JPH05299505A - モジュール自動生成装置および半導体集積回路 - Google Patents
モジュール自動生成装置および半導体集積回路Info
- Publication number
- JPH05299505A JPH05299505A JP4101128A JP10112892A JPH05299505A JP H05299505 A JPH05299505 A JP H05299505A JP 4101128 A JP4101128 A JP 4101128A JP 10112892 A JP10112892 A JP 10112892A JP H05299505 A JPH05299505 A JP H05299505A
- Authority
- JP
- Japan
- Prior art keywords
- functional module
- module
- circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の外部信号と内部回路とを接
続する信号配線あるいは内部回路と内部回路を接続する
信号配線が、機能モジュール内部を通過できるようにし
て、その信号伝播時間を従来より短縮することを目的と
する。 【構成】 半導体集積回路の各部分の概略配置情報や各
部分を接続する配線の数などの回路情報を基に、配線が
通過する領域を持った機能モジュール６を生成する。
続する信号配線あるいは内部回路と内部回路を接続する
信号配線が、機能モジュール内部を通過できるようにし
て、その信号伝播時間を従来より短縮することを目的と
する。 【構成】 半導体集積回路の各部分の概略配置情報や各
部分を接続する配線の数などの回路情報を基に、配線が
通過する領域を持った機能モジュール６を生成する。
Description
【０００１】
【産業上の利用分野】この発明は、配線通過領域を有し
た機能モジュールを自動生成させるモジュール自動生成
装置と、この配線通過領域を有した機能モジュールを有
する半導体集積回路に関する。
た機能モジュールを自動生成させるモジュール自動生成
装置と、この配線通過領域を有した機能モジュールを有
する半導体集積回路に関する。
【０００２】
【従来の技術】ＣＰＵとメモリー部と乗算器とを同一の
チップ内に配置する半導体集積回路の設計では、トラン
ジスタなどの回路素子を１つ１つ組合わせて設計して行
くのではなく、回路素子の組み合わせであるＡＮＤ回路
やＮＡＮＤ回路などの基本的なリーフセルが予め用意さ
れていて、これらの回路を組合わせることにより設計し
ている。
チップ内に配置する半導体集積回路の設計では、トラン
ジスタなどの回路素子を１つ１つ組合わせて設計して行
くのではなく、回路素子の組み合わせであるＡＮＤ回路
やＮＡＮＤ回路などの基本的なリーフセルが予め用意さ
れていて、これらの回路を組合わせることにより設計し
ている。
【０００３】ところで、ＣＰＵは色々な種類があるの
で、リーフセルの組み合わせをある一定の条件で自動的
に行うことは不可能であるが、メモリー部や乗算器は、
それらで構成する半導体集積回路の性能が異なっても、
ある一定の規則に従ってリーフセルを組合わせることに
より設計することが可能であり、自動的に行うことがで
きる。この、パラメータを指定することによりリーフセ
ルを組合わせてより多くの回路素子からなる機能モジュ
ールを自動で生成するのに用いるのがモジュール自動生
成装置であり、例えば、このモジュール自動生成装置
は、ビット数，ワード数，機能モジュールなどのパラメ
ータを与えることにより、機能モジュールであるメモリ
部を自動生成する。
で、リーフセルの組み合わせをある一定の条件で自動的
に行うことは不可能であるが、メモリー部や乗算器は、
それらで構成する半導体集積回路の性能が異なっても、
ある一定の規則に従ってリーフセルを組合わせることに
より設計することが可能であり、自動的に行うことがで
きる。この、パラメータを指定することによりリーフセ
ルを組合わせてより多くの回路素子からなる機能モジュ
ールを自動で生成するのに用いるのがモジュール自動生
成装置であり、例えば、このモジュール自動生成装置
は、ビット数，ワード数，機能モジュールなどのパラメ
ータを与えることにより、機能モジュールであるメモリ
部を自動生成する。
【０００４】この機能モジュールを自動に生成する従来
のモジュール自動生成装置の構成図を図６に示す。図６
において、１はモジュール生成用ライブラリであり、機
能モジュールのパターンを生成するための一構成要素と
なるリーフセルや、半導体集積回路の設計データの正誤
を確認するためのプログラムを実行するために必要なデ
ータを自動生成するためのデータ群が保持されている。
また、２はビット数，ワード数，機能モジュール名など
のパラメータを入力するパラメータ入力部、５ａはパラ
メータ入力部の情報に基づいてモジュール生成用ライブ
ラリ１からリーフセルなどのデータを抽出して機能モジ
ュールを自動生成するモジュールジェネレータ、６ｂは
モジュールジェネレータ５ａにより生成された機能モジ
ュールである。
のモジュール自動生成装置の構成図を図６に示す。図６
において、１はモジュール生成用ライブラリであり、機
能モジュールのパターンを生成するための一構成要素と
なるリーフセルや、半導体集積回路の設計データの正誤
を確認するためのプログラムを実行するために必要なデ
ータを自動生成するためのデータ群が保持されている。
また、２はビット数，ワード数，機能モジュール名など
のパラメータを入力するパラメータ入力部、５ａはパラ
メータ入力部の情報に基づいてモジュール生成用ライブ
ラリ１からリーフセルなどのデータを抽出して機能モジ
ュールを自動生成するモジュールジェネレータ、６ｂは
モジュールジェネレータ５ａにより生成された機能モジ
ュールである。
【０００５】同一論理回路であっても素子の組み合わせ
は１つではなく色々と存在する。したがって、従来のモ
ジュール自動生成装置は、トランジスタなどの回路素子
（以下、素子という）を同一面積内により多く配置し、
また、素子と素子の接続に用いる全ての配線層を有効に
用いるために、論理回路の同一性を損なわないように、
素子間の配線長を短縮し、遅延時間短縮や面積を縮小さ
せるようにリーフセルを作成し、そのリーフセルを用い
て機能モジュールを生成する。
は１つではなく色々と存在する。したがって、従来のモ
ジュール自動生成装置は、トランジスタなどの回路素子
（以下、素子という）を同一面積内により多く配置し、
また、素子と素子の接続に用いる全ての配線層を有効に
用いるために、論理回路の同一性を損なわないように、
素子間の配線長を短縮し、遅延時間短縮や面積を縮小さ
せるようにリーフセルを作成し、そのリーフセルを用い
て機能モジュールを生成する。
【０００６】図７は、従来のモジュール自動生成装置で
生成した大規模な機能モジュールを半導体集積回路の右
隅に配置した場合の例を示す構成図である。２１ｂは半
導体集積回路、２２は内部回路領域、２３は内部回路、
２６は入出力バッファ回路である。この場合、機能モジ
ュール６ｂ内部には隙間がなく、内部回路２３と入出力
バッファ回路２６とを接続する場合、その接続配線５１
は機能モジュール６ｂの部分を迂回して配置される。
生成した大規模な機能モジュールを半導体集積回路の右
隅に配置した場合の例を示す構成図である。２１ｂは半
導体集積回路、２２は内部回路領域、２３は内部回路、
２６は入出力バッファ回路である。この場合、機能モジ
ュール６ｂ内部には隙間がなく、内部回路２３と入出力
バッファ回路２６とを接続する場合、その接続配線５１
は機能モジュール６ｂの部分を迂回して配置される。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
モジュール自動生成装置で生成した機能モジュール６ｂ
が配置された半導体集積回路２１ｂでは、入出力バッフ
ァ回路２６と内部回路２３を接続する信号配線とを接続
する信号配線などからなる接続配線５１が、機能モジュ
ール６ｂ内部を通過することができなかった。したがっ
て、半導体集積回路２１ｂでは、入出力バッファ回路２
６と内部回路２３を接続する接続配線５１を機能モジュ
ール６ｂの周りを大きく迂回させるしかないので、機能
モジュール６ｂが無く内部回路２３と入出力バッファ回
路２６とを直線的に接続する信号配線の信号伝播時間に
比較して、この迂回した接続配線５１の信号伝播時間が
増加してしまうという問題があった。
モジュール自動生成装置で生成した機能モジュール６ｂ
が配置された半導体集積回路２１ｂでは、入出力バッフ
ァ回路２６と内部回路２３を接続する信号配線とを接続
する信号配線などからなる接続配線５１が、機能モジュ
ール６ｂ内部を通過することができなかった。したがっ
て、半導体集積回路２１ｂでは、入出力バッファ回路２
６と内部回路２３を接続する接続配線５１を機能モジュ
ール６ｂの周りを大きく迂回させるしかないので、機能
モジュール６ｂが無く内部回路２３と入出力バッファ回
路２６とを直線的に接続する信号配線の信号伝播時間に
比較して、この迂回した接続配線５１の信号伝播時間が
増加してしまうという問題があった。
【０００８】この発明は、以上のような問題点を解消す
るためになされたもので、半導体集積回路の外部信号と
内部回路とを接続する信号配線あるいは内部回路と内部
回路を接続する信号配線が、機能モジュール内部を通過
できるようにして、その信号伝播時間を従来より短縮す
ることを目的とする。
るためになされたもので、半導体集積回路の外部信号と
内部回路とを接続する信号配線あるいは内部回路と内部
回路を接続する信号配線が、機能モジュール内部を通過
できるようにして、その信号伝播時間を従来より短縮す
ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るモジュー
ル自動生成装置は、半導体集積回路の各部分の概略配置
情報や各部分を接続する配線の数などの回路情報を入力
する回路情報入力手段を有する。またこの発明にかかる
半導体集積回路は、機能モジュールが機能モジュール以
外の内部回路の配線が通る領域を有することを特徴とす
る。
ル自動生成装置は、半導体集積回路の各部分の概略配置
情報や各部分を接続する配線の数などの回路情報を入力
する回路情報入力手段を有する。またこの発明にかかる
半導体集積回路は、機能モジュールが機能モジュール以
外の内部回路の配線が通る領域を有することを特徴とす
る。
【００１０】
【作用】他の回路の配置などを考慮した配線通過領域を
内部に持った機能モジュールが生成され、半導体集積回
路内の機能モジュール以外の回路同士の配線が、機能モ
ジュール部分を迂回せずに、その機能モジュール内の配
線通過領域を通して接続される。
内部に持った機能モジュールが生成され、半導体集積回
路内の機能モジュール以外の回路同士の配線が、機能モ
ジュール部分を迂回せずに、その機能モジュール内の配
線通過領域を通して接続される。
【００１１】
【実施例】以下この発明の１実施例を図を参照して説明
する。 （実施例１）図１は、この発明の１実施例を示すモジュ
ール自動生成装置の構成を示す構成図である。同図にお
いて、３は入出力バッファ回路配置情報入力手段、３ａ
は機能モジュール概略配置入力手段、５はモジュール生
成用ライブラリ１と入出力バッファ回路配置情報入力手
段３と機能モジュール概略配置入力手段３ａとにより、
各情報を入力して内部に配線の通過する領域を持つ機能
モジュールを生成するモジュールジェネレータであり、
他は図６の従来のモジュール自動発生装置と同様であ
る。
する。 （実施例１）図１は、この発明の１実施例を示すモジュ
ール自動生成装置の構成を示す構成図である。同図にお
いて、３は入出力バッファ回路配置情報入力手段、３ａ
は機能モジュール概略配置入力手段、５はモジュール生
成用ライブラリ１と入出力バッファ回路配置情報入力手
段３と機能モジュール概略配置入力手段３ａとにより、
各情報を入力して内部に配線の通過する領域を持つ機能
モジュールを生成するモジュールジェネレータであり、
他は図６の従来のモジュール自動発生装置と同様であ
る。
【００１２】図２（ａ）はこの発明のモジュール自動発
生装置で生成した機能モジュールを示す構成図であり、
６は機能モジュール、２４は機能モジュール６内の配線
通過領域である。図２（ｂ）は機能モジュール６を有す
る半導体集積回路の構成図であり、２１は半導体集積回
路、２２は半導体集積回路２１の内部回路領域、２３は
機能モジュール６以外の内部回路、２７は入力バッファ
回路、３０は出力バッファ回路、３３は双方向バッファ
回路である。
生装置で生成した機能モジュールを示す構成図であり、
６は機能モジュール、２４は機能モジュール６内の配線
通過領域である。図２（ｂ）は機能モジュール６を有す
る半導体集積回路の構成図であり、２１は半導体集積回
路、２２は半導体集積回路２１の内部回路領域、２３は
機能モジュール６以外の内部回路、２７は入力バッファ
回路、３０は出力バッファ回路、３３は双方向バッファ
回路である。
【００１３】また、図３は、図２の各バッファ回路を示
す回路図であり、２８は入力バッファ外部入力端子、２
９は入力バッファ内部出力端子、３１は出力バッファ内
部入力端子、３２は出力バッファ外部出力端子、３４は
双方向バッファ内部入力端子、３５は双方向バッファ内
部出力端子、３６は双方向バッファ内部制御端子、３７
は双方向バッファ外部双方向端子である。
す回路図であり、２８は入力バッファ外部入力端子、２
９は入力バッファ内部出力端子、３１は出力バッファ内
部入力端子、３２は出力バッファ外部出力端子、３４は
双方向バッファ内部入力端子、３５は双方向バッファ内
部出力端子、３６は双方向バッファ内部制御端子、３７
は双方向バッファ外部双方向端子である。
【００１４】モジュールジェネレータ５は、入出力バッ
ファ回路配置情報入力手段３により入力した入出力バッ
ファの配置情報と機能モジュール概略配置入力手段３ａ
により入力した機能モジュールの概略配置情報とを基
に、最適と思われる配線通過領域２４の幅、配線通過領
域２４の数および配線通過領域２４の位置を決定し、図
２（ａ）に示すように、この配線通過領域２４を持った
機能モジュール６を自動生成する。
ファ回路配置情報入力手段３により入力した入出力バッ
ファの配置情報と機能モジュール概略配置入力手段３ａ
により入力した機能モジュールの概略配置情報とを基
に、最適と思われる配線通過領域２４の幅、配線通過領
域２４の数および配線通過領域２４の位置を決定し、図
２（ａ）に示すように、この配線通過領域２４を持った
機能モジュール６を自動生成する。
【００１５】すなわち、図３に示すように、入力バッフ
ァ回路２７および出力バッファ回路３０の内部信号線は
１本であるのに対し、双方向バッファ３３の内部信号線
は３本であり、それぞれ図２に示すように配置されてい
るので、機能モジュール６内の上部を通過したい配線数
は多くなり、機能モジュール６内の下部を通過したい配
線数は少ない。従って、これらの配置情報により、機能
モジュール６の上部は配線通過領域２４の幅が広く、か
つ配線通過領域２４同士の間の距離が狭くなり、機能モ
ジュール６の下部は配線通過領域２４の幅が狭く、かつ
配線通過領域２４同士の間の距離が広くなるように機能
モジュールは生成される。
ァ回路２７および出力バッファ回路３０の内部信号線は
１本であるのに対し、双方向バッファ３３の内部信号線
は３本であり、それぞれ図２に示すように配置されてい
るので、機能モジュール６内の上部を通過したい配線数
は多くなり、機能モジュール６内の下部を通過したい配
線数は少ない。従って、これらの配置情報により、機能
モジュール６の上部は配線通過領域２４の幅が広く、か
つ配線通過領域２４同士の間の距離が狭くなり、機能モ
ジュール６の下部は配線通過領域２４の幅が狭く、かつ
配線通過領域２４同士の間の距離が広くなるように機能
モジュールは生成される。
【００１６】ところで、配線通過領域２４で分割された
機能モジュール６内の領域は、ある１つの配線によって
接続し、機能モジュール６全体の機能が損なわれないよ
うにしている。通過配線領域２４を通過している配線
と、分割された複数の機能モジュール６内の領域を接続
している配線とは異なる配線層を用いており、つまり立
体交差しているので、交わることはない。
機能モジュール６内の領域は、ある１つの配線によって
接続し、機能モジュール６全体の機能が損なわれないよ
うにしている。通過配線領域２４を通過している配線
と、分割された複数の機能モジュール６内の領域を接続
している配線とは異なる配線層を用いており、つまり立
体交差しているので、交わることはない。
【００１７】（実施例２）図４は、この発明の他の１例
を示す構成図であり、４は生成するモジュール内に通過
させることが可能な配線の数を入力する信号配線数情報
入力手段であり他は図１と同様である。また、図５は図
４のモジュール生成装置で生成したモジュールとそれを
配置した半導体集積回路の配置図であり、６ａは図４の
モジュール生成装置で生成した機能モジュール、２１ａ
は機能モジュール６ａが配置された半導体集積回路、２
４ａは機能モジュール６ａの配線通過領域であり、他は
図２と同様である。
を示す構成図であり、４は生成するモジュール内に通過
させることが可能な配線の数を入力する信号配線数情報
入力手段であり他は図１と同様である。また、図５は図
４のモジュール生成装置で生成したモジュールとそれを
配置した半導体集積回路の配置図であり、６ａは図４の
モジュール生成装置で生成した機能モジュール、２１ａ
は機能モジュール６ａが配置された半導体集積回路、２
４ａは機能モジュール６ａの配線通過領域であり、他は
図２と同様である。
【００１８】モジュール自動生成装置は機能モジュール
６ａ内で通過可能な信号配線の数を基に、配線通過領域
２４ａの幅，配線通過領域２４ａの数および配線通過領
域２４ａの位置を決定し、この配線通過領域２４ａを持
った機能モジュール６ａを自動生成する。この場合、通
過する配線の位置に関する情報は存在しないので、機能
モジュール６ａの配線通過領域２４ａは、図５に示すよ
うに、一定の幅と一定の間隔で規則的に配置されてい
る。この機能モジュール６ａが配置された半導体集積回
路２１ａでは、その内部回路２３同士が機能モジュール
６ａの配線通過領域２４ａを通る配線で接続される。実
施例１のように、入出力バッファ回路と内部回路２３の
間を接続する配線は通らないので、位置により配線通過
領域２４ａの幅を変える必要がなく、その幅は均等にな
っている。
６ａ内で通過可能な信号配線の数を基に、配線通過領域
２４ａの幅，配線通過領域２４ａの数および配線通過領
域２４ａの位置を決定し、この配線通過領域２４ａを持
った機能モジュール６ａを自動生成する。この場合、通
過する配線の位置に関する情報は存在しないので、機能
モジュール６ａの配線通過領域２４ａは、図５に示すよ
うに、一定の幅と一定の間隔で規則的に配置されてい
る。この機能モジュール６ａが配置された半導体集積回
路２１ａでは、その内部回路２３同士が機能モジュール
６ａの配線通過領域２４ａを通る配線で接続される。実
施例１のように、入出力バッファ回路と内部回路２３の
間を接続する配線は通らないので、位置により配線通過
領域２４ａの幅を変える必要がなく、その幅は均等にな
っている。
【００１９】
【発明の効果】以上のように、この発明によれば、機能
モジュールを生成するとき、その機能モジュールの周辺
回路の配置などを考慮した、配線が通過できる配線通過
領域をその機能モジュール内に自動生成して機能モジュ
ールを生成することができ、また、その配線通過領域を
持った機能モジュールが配置されるので、半導体集積回
路の周辺部に配置される入出力回路と内部回路とを接続
する信号配線、あるいは、内部回路どうしを接続する信
号配線が、機能モジュール内部を通過可能となり、機能
モジュールを迂回するように配置される場合に比較し
て、それらの信号伝播時間が短くなるという効果があ
る。
モジュールを生成するとき、その機能モジュールの周辺
回路の配置などを考慮した、配線が通過できる配線通過
領域をその機能モジュール内に自動生成して機能モジュ
ールを生成することができ、また、その配線通過領域を
持った機能モジュールが配置されるので、半導体集積回
路の周辺部に配置される入出力回路と内部回路とを接続
する信号配線、あるいは、内部回路どうしを接続する信
号配線が、機能モジュール内部を通過可能となり、機能
モジュールを迂回するように配置される場合に比較し
て、それらの信号伝播時間が短くなるという効果があ
る。
【図面の簡単な説明】
【図１】この発明の１実施例を示すモジュール自動生成
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図２】この発明のモジュール自動発生装置で生成した
機能モジュールとその機能モジュールを配置した半導体
集積回路を示す構成図である。
機能モジュールとその機能モジュールを配置した半導体
集積回路を示す構成図である。
【図３】図２の各バッファ回路を示す回路図である。
【図４】この発明の他の１例を示すモジュール自動生成
装置の構成図である。
装置の構成図である。
【図５】図４のモジュール生成装置で生成したモジュー
ルとそれを配置した半導体集積回路の構成図である。
ルとそれを配置した半導体集積回路の構成図である。
【図６】従来のモジュール自動生成装置の構成図であ
る。
る。
【図７】図６のモジュール自動生成装置で生成した大規
模な機能モジュールを半導体集積回路の右隅に配置した
場合の例を示す構成図である。
模な機能モジュールを半導体集積回路の右隅に配置した
場合の例を示す構成図である。
１ モジュール生成用ライブラリ ２ パラメータ入力部 ３ 入出力バッファ回路配置情報入力手段 ４ 機能モジュール概略配置入力手段 ５ モジュールジェネレータ ６ 機能モジュール ２１ 半導体集積回路 ２２ 内部回路領域 ２３ 内部回路 ２７ 入力バッファ回路 ３０ 出力バッファ回路 ３３ 双方向バッファ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】ＣＰＵとメモリー部と乗算器などを同一
のチップ内に配置する半導体集積回路の設計では、トラ
ンジスタなどの回路素子を１つ１つ組合わせて設計して
行くのではなく、回路素子の組み合わせであるＡＮＤ回
路やＮＡＮＤ回路などの基本的なリーフセルが予め用意
されていて、これらの回路を組合わせることにより設計
している。
のチップ内に配置する半導体集積回路の設計では、トラ
ンジスタなどの回路素子を１つ１つ組合わせて設計して
行くのではなく、回路素子の組み合わせであるＡＮＤ回
路やＮＡＮＤ回路などの基本的なリーフセルが予め用意
されていて、これらの回路を組合わせることにより設計
している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ところで、ＣＰＵは色々な種類があるの
で、リーフセルの組み合わせをある一定の条件で自動的
に行うことは不可能であるが、メモリー部や乗算器は、
それらで構成する半導体集積回路の性能が異なっても、
ある一定の規則に従ってリーフセルを組合わせることに
より設計することが可能であり、自動的に行うことがで
きる。この、パラメータを指定することによりリーフセ
ルを組合わせてより多くの回路素子からなる機能モジュ
ールを自動で生成するのに用いるのがモジュール自動生
成装置であり、例えば、このモジュール自動生成装置
は、ビット数，ワード数，機能モジュール名などのパラ
メータを与えることにより、機能モジュールであるメモ
リ部を自動生成する。
で、リーフセルの組み合わせをある一定の条件で自動的
に行うことは不可能であるが、メモリー部や乗算器は、
それらで構成する半導体集積回路の性能が異なっても、
ある一定の規則に従ってリーフセルを組合わせることに
より設計することが可能であり、自動的に行うことがで
きる。この、パラメータを指定することによりリーフセ
ルを組合わせてより多くの回路素子からなる機能モジュ
ールを自動で生成するのに用いるのがモジュール自動生
成装置であり、例えば、このモジュール自動生成装置
は、ビット数，ワード数，機能モジュール名などのパラ
メータを与えることにより、機能モジュールであるメモ
リ部を自動生成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図７は、従来のモジュール自動生成装置で
生成した大規模な機能モジュールを半導体集積回路の右
隅に配置した場合の例を示す構成図である。２１ｂは半
導体集積回路、２２は内部回路領域、２３は機能モジュ
ール６ｂ以外の内部回路、２６は入出力バッファ回路で
ある。この場合、機能モジュール６ｂ内部には隙間がな
く、内部回路２３と入出力バッファ回路２６とを接続す
る場合、その接続配線５１は機能モジュール６ｂの部分
を迂回して配置される。
生成した大規模な機能モジュールを半導体集積回路の右
隅に配置した場合の例を示す構成図である。２１ｂは半
導体集積回路、２２は内部回路領域、２３は機能モジュ
ール６ｂ以外の内部回路、２６は入出力バッファ回路で
ある。この場合、機能モジュール６ｂ内部には隙間がな
く、内部回路２３と入出力バッファ回路２６とを接続す
る場合、その接続配線５１は機能モジュール６ｂの部分
を迂回して配置される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明が解決しようとする課題】以上のように、従来の
モジュール自動生成装置で生成した機能モジュール６ｂ
が配置された半導体集積回路２１ｂでは、入出力バッフ
ァ回路２６と内部回路２３とを接続する信号配線などか
らなる接続配線５１が、機能モジュール６ｂ内部を通過
することができなかった。したがって、半導体集積回路
２１ｂでは、入出力バッファ回路２６と内部回路２３を
接続する接続配線５１を機能モジュール６ｂの周りを大
きく迂回させるしかないので、機能モジュール６ｂが無
く内部回路２３と入出力バッファ回路２６とを直線的に
接続する信号配線の信号伝播時間に比較して、この迂回
した接続配線５１の信号伝播時間が増加してしまうとい
う問題があった。
モジュール自動生成装置で生成した機能モジュール６ｂ
が配置された半導体集積回路２１ｂでは、入出力バッフ
ァ回路２６と内部回路２３とを接続する信号配線などか
らなる接続配線５１が、機能モジュール６ｂ内部を通過
することができなかった。したがって、半導体集積回路
２１ｂでは、入出力バッファ回路２６と内部回路２３を
接続する接続配線５１を機能モジュール６ｂの周りを大
きく迂回させるしかないので、機能モジュール６ｂが無
く内部回路２３と入出力バッファ回路２６とを直線的に
接続する信号配線の信号伝播時間に比較して、この迂回
した接続配線５１の信号伝播時間が増加してしまうとい
う問題があった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【実施例】以下この発明の１実施例を図を参照して説明
する。 （実施例１）図１は、この発明の１実施例を示すモジュ
ール自動生成装置の構成を示す構成図である。同図にお
いて、３は入出力バッファ回路配置情報入力手段、３ａ
は機能モジュール概略配置入力手段、５はモジュール生
成用ライブラリ１と入出力バッファ回路配置情報入力手
段３と機能モジュール概略配置入力手段３ａとにより、
各情報を入力して内部に配線の通過する領域を持つ機能
モジュールを生成するモジュールジェネレータであり、
他は図６の従来のモジュール自動生成装置と同様であ
る。
する。 （実施例１）図１は、この発明の１実施例を示すモジュ
ール自動生成装置の構成を示す構成図である。同図にお
いて、３は入出力バッファ回路配置情報入力手段、３ａ
は機能モジュール概略配置入力手段、５はモジュール生
成用ライブラリ１と入出力バッファ回路配置情報入力手
段３と機能モジュール概略配置入力手段３ａとにより、
各情報を入力して内部に配線の通過する領域を持つ機能
モジュールを生成するモジュールジェネレータであり、
他は図６の従来のモジュール自動生成装置と同様であ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】図２（ａ）はこの発明のモジュール自動生
成装置で生成した機能モジュールを示す構成図であり、
６は機能モジュール、２４は機能モジュール６内の配線
通過領域である。図２（ｂ）は機能モジュール６を有す
る半導体集積回路の構成図であり、２１は半導体集積回
路、２２は半導体集積回路２１の内部回路領域、２３は
機能モジュール６以外の内部回路、２７は入力バッファ
回路、３０は出力バッファ回路、３３は双方向バッファ
回路である。
成装置で生成した機能モジュールを示す構成図であり、
６は機能モジュール、２４は機能モジュール６内の配線
通過領域である。図２（ｂ）は機能モジュール６を有す
る半導体集積回路の構成図であり、２１は半導体集積回
路、２２は半導体集積回路２１の内部回路領域、２３は
機能モジュール６以外の内部回路、２７は入力バッファ
回路、３０は出力バッファ回路、３３は双方向バッファ
回路である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】（実施例２）図４は、この発明の他の１例
を示す構成図であり、４は生成するモジュール内に通過
させることが可能な配線の数を入力する信号配線数情報
入力手段であり他は図１と同様である。また、図５は図
４のモジュール自動生成装置で生成したモジュールとそ
れを配置した半導体集積回路の配置図であり、６ａは図
４のモジュール自動生成装置で生成した機能モジュー
ル、２１ａは機能モジュール６ａが配置された半導体集
積回路、２４ａは機能モジュール６ａの配線通過領域で
あり、他は図２と同様である。
を示す構成図であり、４は生成するモジュール内に通過
させることが可能な配線の数を入力する信号配線数情報
入力手段であり他は図１と同様である。また、図５は図
４のモジュール自動生成装置で生成したモジュールとそ
れを配置した半導体集積回路の配置図であり、６ａは図
４のモジュール自動生成装置で生成した機能モジュー
ル、２１ａは機能モジュール６ａが配置された半導体集
積回路、２４ａは機能モジュール６ａの配線通過領域で
あり、他は図２と同様である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の１実施例を示すモジュール自動生成
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図２】この発明のモジュール自動生成装置で生成した
機能モジュールとその機能モジュールを配置した半導体
集積回路を示す構成図である。
機能モジュールとその機能モジュールを配置した半導体
集積回路を示す構成図である。
【図３】図２の各バッファ回路を示す回路図である。
【図４】この発明の他の１例を示すモジュール自動生成
装置の構成図である。
装置の構成図である。
【図５】図４のモジュール自動生成装置で生成したモジ
ュールとそれを配置した半導体集積回路の構成図であ
る。
ュールとそれを配置した半導体集積回路の構成図であ
る。
【図６】従来のモジュール自動生成装置の構成図であ
る。
る。
【図７】図６のモジュール自動生成装置で生成した大規
模な機能モジュールを半導体集積回路の右隅に配置した
場合の例を示す構成図である。
模な機能モジュールを半導体集積回路の右隅に配置した
場合の例を示す構成図である。
【符号の説明】 １ モジュール生成用ライブラリ ２ パラメータ入力部 ３ 入出力バッファ回路配置情報入力手段 ４ 機能モジュール概略配置入力手段 ５ モジュールジェネレータ ６ 機能モジュール ２１ 半導体集積回路 ２２ 内部回路領域 ２３ 内部回路 ２７ 入力バッファ回路 ３０ 出力バッファ回路 ３３ 双方向バッファ回路
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 半導体集積回路の設計に用いられる機能
モジュールを自動生成するモジュール自動生成装置にお
いて、 前記半導体集積回路の回路情報を入力する回路情報入力
手段を有することを特徴とするモジュール自動生成装
置。 - 【請求項２】 モジュール自動生成装置により自動に生
成された機能モジュールを有する半導体集積回路におい
て、 前記機能モジュールがその機能モジュール以外の内部回
路の配線が通る領域を有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101128A JPH05299505A (ja) | 1992-04-21 | 1992-04-21 | モジュール自動生成装置および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101128A JPH05299505A (ja) | 1992-04-21 | 1992-04-21 | モジュール自動生成装置および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299505A true JPH05299505A (ja) | 1993-11-12 |
Family
ID=14292442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4101128A Pending JPH05299505A (ja) | 1992-04-21 | 1992-04-21 | モジュール自動生成装置および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19603327A1 (de) * | 1995-01-31 | 1996-08-08 | Nec Corp | Entwurfsverfahren für integrierte Halbleiterschaltungen |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485852A (ja) * | 1990-07-26 | 1992-03-18 | Seiko Epson Corp | 半導体設計方法 |
| JPH04280473A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | マスタースライス型半導体集積回路およびその製造方法 |
-
1992
- 1992-04-21 JP JP4101128A patent/JPH05299505A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485852A (ja) * | 1990-07-26 | 1992-03-18 | Seiko Epson Corp | 半導体設計方法 |
| JPH04280473A (ja) * | 1991-03-07 | 1992-10-06 | Nec Corp | マスタースライス型半導体集積回路およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19603327A1 (de) * | 1995-01-31 | 1996-08-08 | Nec Corp | Entwurfsverfahren für integrierte Halbleiterschaltungen |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6075381A (en) | Programmable logic block in an integrated circuit | |
| US6601227B1 (en) | Method for making large-scale ASIC using pre-engineered long distance routing structure | |
| JP2776120B2 (ja) | 集積回路の電源配線布設方法 | |
| US6601228B1 (en) | Method for modifying an integrated circuit | |
| KR100334001B1 (ko) | 반도체 집적회로의 설계방법 및 자동설계장치 | |
| JPH0677403A (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH05299505A (ja) | モジュール自動生成装置および半導体集積回路 | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| KR100261201B1 (ko) | 반도체 집적회로 및 시스템 | |
| EP0609047A2 (en) | Process for fabricating an ASIC device having a gate-array function block | |
| JP2910734B2 (ja) | レイアウト方法 | |
| JPH11108999A (ja) | スキャンパス回路のクロックツリー形成方法 | |
| JP3148399B2 (ja) | 半導体装置の製造方法 | |
| JPH03227039A (ja) | 半導体集積回路 | |
| JP3221567B2 (ja) | 半導体集積回路及びクロック供給方法 | |
| JPH01189222A (ja) | 信号遅延回路 | |
| JP2570597B2 (ja) | 半導体集積回路のレイアウト設計方法 | |
| JP3003151B2 (ja) | 半導体集積回路の設計方法 | |
| JP3028938B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JPS62176144A (ja) | 半導体集積回路 | |
| JPH09116018A (ja) | 自動配置配線方法 | |
| JPH06163845A (ja) | 半導体装置及びその製造方法 | |
| JP2000124319A (ja) | 半導体集積回路の配線方法 | |
| JPH0863493A (ja) | マスタースライス型半導体集積回路の自動配線設計方法 | |
| JP2005332053A (ja) | Ｌｓｉのレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラム |