JP2595705B2 - ピン配置最適化方法とピン座標表現方法 - Google Patents
ピン配置最適化方法とピン座標表現方法Info
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- JP2595705B2 JP2595705B2 JP1021432A JP2143289A JP2595705B2 JP 2595705 B2 JP2595705 B2 JP 2595705B2 JP 1021432 A JP1021432 A JP 1021432A JP 2143289 A JP2143289 A JP 2143289A JP 2595705 B2 JP2595705 B2 JP 2595705B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VLSIの自動レイアウトシステムのトップダ
ウン設計の段階において、各ブロックの外部ピン位置を
求める為の方法に関するものである。
ウン設計の段階において、各ブロックの外部ピン位置を
求める為の方法に関するものである。
従来の技術 従来より一般に回路設計者が全体の処理の流れを考慮
しながら、人手によりピン配置を求める方法が用いられ
ていた。
しながら、人手によりピン配置を求める方法が用いられ
ていた。
発明が解決しようとする課題 従来の方法ではVLSIのブロックのピン配置において、
ピンの局所的集中の回避と配線長最小化という２個の最
適化の条件を同時に満たすことが困難であった。さら
に、人手によるピン配置では、レイアウト設計に要する
工数が増大し、設計期間短縮が困難であるという問題点
を有する。
ピンの局所的集中の回避と配線長最小化という２個の最
適化の条件を同時に満たすことが困難であった。さら
に、人手によるピン配置では、レイアウト設計に要する
工数が増大し、設計期間短縮が困難であるという問題点
を有する。
本発明はこのような問題点に鑑み、階層的配置配線シ
ステムによる大規模VLSIの設計において、ピンの局所的
集中を避けることを考慮しながら、総配線長を最小化す
るようなピン位置を非常に短期間で求める方法で、しか
も自動化しやすい方法を提案するものである。
ステムによる大規模VLSIの設計において、ピンの局所的
集中を避けることを考慮しながら、総配線長を最小化す
るようなピン位置を非常に短期間で求める方法で、しか
も自動化しやすい方法を提案するものである。
課題を解決するための手段 本発明は、周辺に配置するピンの位置が固定された複
数の固定形状ブロックと、周辺に配置するピンの位置が
変更可能な複数の形状可変ブロックが配置された領域に
対して、前記形状可変ブロックの周辺に配置する前記ピ
ンの配置を配線長の総和の最小化とピンの局所的集中の
回避を目的として求める方法として、配線長の最小化の
みを目的としたピン初期配置手順と、前記初期配置手順
で求めた配置を評価し、ピンの局所的集中を回避するこ
とを目的として、ピンの配置を分散させるピン配置分散
手順を備え、適時これらの手段を適用することを特徴と
するピン配置最適化方法を提供するものである。
数の固定形状ブロックと、周辺に配置するピンの位置が
変更可能な複数の形状可変ブロックが配置された領域に
対して、前記形状可変ブロックの周辺に配置する前記ピ
ンの配置を配線長の総和の最小化とピンの局所的集中の
回避を目的として求める方法として、配線長の最小化の
みを目的としたピン初期配置手順と、前記初期配置手順
で求めた配置を評価し、ピンの局所的集中を回避するこ
とを目的として、ピンの配置を分散させるピン配置分散
手順を備え、適時これらの手段を適用することを特徴と
するピン配置最適化方法を提供するものである。
作用 本発明によれば、VLSIのレイアウト設計のトップダウ
ン設計段階において、各ブロックのピン配置の最適化を
効果的且つ効率的に行なうことができ、CADによるブロ
ックのピン配置の最適化も容易となる。
ン設計段階において、各ブロックのピン配置の最適化を
効果的且つ効率的に行なうことができ、CADによるブロ
ックのピン配置の最適化も容易となる。
実施例 本願発明を説明してゆく為に、まず第12図を用いて、
本発明のピン配置最適化方法が扱うレイアウトのモデル
に関して説明しておく。チップの周辺には、４つのI/O
ブロックB1〜B4が存在し、それらに囲まれた矩形の領域
に大きさの異なる矩形のブロックB11〜B14が存在する。
前記ブロックB11〜B14には形状可変と形状固定の２種類
があり、形状可変ブロックはピンｐの位置及びブロック
上を通過するフィードスルーｆの本数と位置を自由に設
定できる。また、固定形状ブロックはブロック形状、ピ
ンの位置、フィードスルーの位置等があらかじめ固定さ
れている。ピンはブロックの周辺にのみ配置可能であ
る。隣接するブロックに挟まれた帯状配線領域をサブチ
ャネルSC1〜SC13、前記サブチャネル同士が交差する点
をチャネルクロスCC1〜CC10といい、前記サブチャネルS
C1〜SC13を辺で、サブチャネルの両端の前記チャネルク
ロスCC1〜CC10をその辺に接続する頂点で表現したもの
をチャネルグラフＡという。隣接するサブチャネルを併
合して得られる帯状の配線領域をチャネルCH1〜CH7とい
い、前記チャネルグラフＡを前記チャネルの集合で表現
したものをチャネル構造という。第２図に示すように、
前記チャネルグラフＡの前記サブチャネルSC1〜SC13を
等間隔Ｈで分割（量子化）し、それぞれの間に頂点ZNを
設定した配線グラフGrを用いる。前記配線グラフGrの各
辺に対応する配線領域を分割領域Ｄといい、ピンpp1〜p
p4は前記分割領域Ｄに割り当てられる。ブロックのピン
は、まずブロック周辺のいずれかの分割領域に割り当て
られる。ピンを分割領域に割り当てる時に、１個の分割
領域当たりに割り当てることのできる同一ブロックのピ
ンの個数の上限値をピン配置容量という。また、分割領
域に割り当てたピンの個数をピン配置密度という。
本発明のピン配置最適化方法が扱うレイアウトのモデル
に関して説明しておく。チップの周辺には、４つのI/O
ブロックB1〜B4が存在し、それらに囲まれた矩形の領域
に大きさの異なる矩形のブロックB11〜B14が存在する。
前記ブロックB11〜B14には形状可変と形状固定の２種類
があり、形状可変ブロックはピンｐの位置及びブロック
上を通過するフィードスルーｆの本数と位置を自由に設
定できる。また、固定形状ブロックはブロック形状、ピ
ンの位置、フィードスルーの位置等があらかじめ固定さ
れている。ピンはブロックの周辺にのみ配置可能であ
る。隣接するブロックに挟まれた帯状配線領域をサブチ
ャネルSC1〜SC13、前記サブチャネル同士が交差する点
をチャネルクロスCC1〜CC10といい、前記サブチャネルS
C1〜SC13を辺で、サブチャネルの両端の前記チャネルク
ロスCC1〜CC10をその辺に接続する頂点で表現したもの
をチャネルグラフＡという。隣接するサブチャネルを併
合して得られる帯状の配線領域をチャネルCH1〜CH7とい
い、前記チャネルグラフＡを前記チャネルの集合で表現
したものをチャネル構造という。第２図に示すように、
前記チャネルグラフＡの前記サブチャネルSC1〜SC13を
等間隔Ｈで分割（量子化）し、それぞれの間に頂点ZNを
設定した配線グラフGrを用いる。前記配線グラフGrの各
辺に対応する配線領域を分割領域Ｄといい、ピンpp1〜p
p4は前記分割領域Ｄに割り当てられる。ブロックのピン
は、まずブロック周辺のいずれかの分割領域に割り当て
られる。ピンを分割領域に割り当てる時に、１個の分割
領域当たりに割り当てることのできる同一ブロックのピ
ンの個数の上限値をピン配置容量という。また、分割領
域に割り当てたピンの個数をピン配置密度という。
本発明において、ブロックＢは矩形であると仮定し、
第３図に示すように、前記ブロックＢに対するピンの相
対位置を０から4000、前記ブロックＢの中心を０の整数
値で表現し、座標系Ｖという。前記ブロックＢの左辺上
のピン位置ｊは、１≦ｊ≦1000の整数値で表現し、ブロ
ック左辺上の下からj/1000の高さに位置することを意味
する。上辺、右辺、下辺、についても同様に、1001〜20
00、2001〜3000、3001〜4000の値によって、相対位置を
表現する。
第３図に示すように、前記ブロックＢに対するピンの相
対位置を０から4000、前記ブロックＢの中心を０の整数
値で表現し、座標系Ｖという。前記ブロックＢの左辺上
のピン位置ｊは、１≦ｊ≦1000の整数値で表現し、ブロ
ック左辺上の下からj/1000の高さに位置することを意味
する。上辺、右辺、下辺、についても同様に、1001〜20
00、2001〜3000、3001〜4000の値によって、相対位置を
表現する。
分割領域に割り当てられた各ピンは、最終的に前記ブ
ロックＢの周辺上の最も近い１点に割り当てられるが、
そのピン位置は１から4000の相対位置表現で表わす。前
記座標系Ｖは、前記ブロックＢのアスペクト比が変化し
た時でも、ピンのブロックに対する相対位置を一般的に
表現する。ピン配置を変更すると、ブロックの面積及び
ブロック間の配線領域が変化する為、ピン配置問題はフ
ロアプランの問題の一部として位置づけ、同時に考慮す
ることが求められる。
ロックＢの周辺上の最も近い１点に割り当てられるが、
そのピン位置は１から4000の相対位置表現で表わす。前
記座標系Ｖは、前記ブロックＢのアスペクト比が変化し
た時でも、ピンのブロックに対する相対位置を一般的に
表現する。ピン配置を変更すると、ブロックの面積及び
ブロック間の配線領域が変化する為、ピン配置問題はフ
ロアプランの問題の一部として位置づけ、同時に考慮す
ることが求められる。
本発明は、フロアプランの概略決定の段階と、詳細決
定の段階の両局面で用い、段階的にフロアプランを改善
するものである。それぞれの局面において、本発明の前
提条件としては、ブロックの配置とピンの集中を避ける
ための指標が与えられる。一般にピンの配置において
は、面積の最小化、総配線長の最小化のみならず、ピン
の局所的集中を避けることが重要な課題としてあげられ
る。ピン配置問題は、各分割領域におけるピン配置密度
が上限を超えないといった制限のもとで、仮想配線長の
総和を最小化するピン配置を求めることを目的として、
ピンとフィードスルーの配置を求めるものとする。本発
明はフロアプランシステムにおけるピン配置の最適化に
関するものである。次に本発明のピン配置最適化方法の
第一の実施例を第１図を用いて説明する。本発明は、ピ
ンの初期配置手段１と、ピンの分散配置手段２と、ピン
の詳細配置手段３によって構成される。以下に前記の各
手段１〜３での処理の一例を示す。
定の段階の両局面で用い、段階的にフロアプランを改善
するものである。それぞれの局面において、本発明の前
提条件としては、ブロックの配置とピンの集中を避ける
ための指標が与えられる。一般にピンの配置において
は、面積の最小化、総配線長の最小化のみならず、ピン
の局所的集中を避けることが重要な課題としてあげられ
る。ピン配置問題は、各分割領域におけるピン配置密度
が上限を超えないといった制限のもとで、仮想配線長の
総和を最小化するピン配置を求めることを目的として、
ピンとフィードスルーの配置を求めるものとする。本発
明はフロアプランシステムにおけるピン配置の最適化に
関するものである。次に本発明のピン配置最適化方法の
第一の実施例を第１図を用いて説明する。本発明は、ピ
ンの初期配置手段１と、ピンの分散配置手段２と、ピン
の詳細配置手段３によって構成される。以下に前記の各
手段１〜３での処理の一例を示す。
（ピンの初期配置手段１） まずピンの初期配置手段１では、ピン配置容量を無視
し、配線長最小化のみを考慮したピン配置を求める。チ
ャネル構造が与えられた時に、ピンの初期配置を求める
手続き初期配置は、以下のように行なう。
し、配線長最小化のみを考慮したピン配置を求める。チ
ャネル構造が与えられた時に、ピンの初期配置を求める
手続き初期配置は、以下のように行なう。
＜手続き初期配置＞ S1:（配線フラグGr′）作成 ピンの初期配置手段では、配線領域と未定形状ブロッ
ク上のフィードスルーによる探索を可能とする為、前記
配線グラフGrを修正したグラフGr′を用いる。まず配線
領域は、前記配線グラフGrを用いて表現する。次に未定
形状ブロックに対応する面には、第４図（ａ）に示すよ
うに中心に頂点CNを付加し、そこからブロック各辺の中
央、およびブロックの角に最も近い前記配線グラフGr上
の頂点へ枝CE1〜CE4を付加する。さらにフィードスルー
を表現する為に、第４図（ｂ）に示すような、４辺上の
頂点が相対する辺同志の頂点を結ぶ枝を付加する。フィ
ードスルーを表現する枝FT1〜FT8は、フィードスルーピ
ンを配置する辺を求める為のものである。同辺には通過
可能な本数を示す容量CPを与える。前記容量CPは、ブロ
ックのピン数を|P|、分割領域の個数をＴ、各分割領域
に割り当て可能なピンの個数をＮとする時、0.9×（Ｎ
−|P|/T）としている。固定形状ブロックに対応する面
にはフィードスルーピンに対応する辺のみを付加する。
前記グラフGr′の各辺には、以下のように重みを与え
る。ブロック間配線領域に対応する辺の重みは、辺に対
応した分割領域の長さＨとする。中心からブロック周辺
を結ぶ辺の重みは、（中心から周辺の点までのマンハッ
タン距離）×ａとする。ａはピン配置を求める為の探索
木が、未定形状ブロックを通過しにくくする為のペナル
ティを与えるパラメータである。前記フィードスルーFT
1〜FT8に対応する辺の重みは、（フィードスルーの長
さ）×ｂとする。ｂはピ配置を求める為の探索木がフィ
ードスルーを通過しにくくする為のペナルティを与える
パラメータである。a,bは共に1,1としている。未定形状
ブロックのピンの初期位置は、すべてブロック中心の前
記頂点CNとし、固定形状ブロックのピンの初期位置は、
ピンに最も近い頂点とする。（注：各ピンは最終的に、
ブロック周辺上のいずれかの頂点に割り当て、フィード
スルーを通過するネットをフィードスルーを表現する辺
に割り当てる。） S2:ネットを囲む矩形の大きさの順で、以下を行なう。
ク上のフィードスルーによる探索を可能とする為、前記
配線グラフGrを修正したグラフGr′を用いる。まず配線
領域は、前記配線グラフGrを用いて表現する。次に未定
形状ブロックに対応する面には、第４図（ａ）に示すよ
うに中心に頂点CNを付加し、そこからブロック各辺の中
央、およびブロックの角に最も近い前記配線グラフGr上
の頂点へ枝CE1〜CE4を付加する。さらにフィードスルー
を表現する為に、第４図（ｂ）に示すような、４辺上の
頂点が相対する辺同志の頂点を結ぶ枝を付加する。フィ
ードスルーを表現する枝FT1〜FT8は、フィードスルーピ
ンを配置する辺を求める為のものである。同辺には通過
可能な本数を示す容量CPを与える。前記容量CPは、ブロ
ックのピン数を|P|、分割領域の個数をＴ、各分割領域
に割り当て可能なピンの個数をＮとする時、0.9×（Ｎ
−|P|/T）としている。固定形状ブロックに対応する面
にはフィードスルーピンに対応する辺のみを付加する。
前記グラフGr′の各辺には、以下のように重みを与え
る。ブロック間配線領域に対応する辺の重みは、辺に対
応した分割領域の長さＨとする。中心からブロック周辺
を結ぶ辺の重みは、（中心から周辺の点までのマンハッ
タン距離）×ａとする。ａはピン配置を求める為の探索
木が、未定形状ブロックを通過しにくくする為のペナル
ティを与えるパラメータである。前記フィードスルーFT
1〜FT8に対応する辺の重みは、（フィードスルーの長
さ）×ｂとする。ｂはピ配置を求める為の探索木がフィ
ードスルーを通過しにくくする為のペナルティを与える
パラメータである。a,bは共に1,1としている。未定形状
ブロックのピンの初期位置は、すべてブロック中心の前
記頂点CNとし、固定形状ブロックのピンの初期位置は、
ピンに最も近い頂点とする。（注：各ピンは最終的に、
ブロック周辺上のいずれかの頂点に割り当て、フィード
スルーを通過するネットをフィードスルーを表現する辺
に割り当てる。） S2:ネットを囲む矩形の大きさの順で、以下を行なう。
１）第５図（ａ）に示すように、ネット毎に前記グラフ
Gr′上でのピンp1〜p4のスタイナー木Ｔを求める。スタ
イナー木Ｔを求めるアルゴリズムは、文献［文献１ナン
−ピンチェン：“ニュウ アルゴリズムス フォーシュ
タイナー トゥリー オン グラフス."アイ．イー．イ
ー．イー．アイ．エス．シー．エー．エス/83,1983（Na
ng−PingChen,“New algorithms for Steiner tree on
Graphs",IEEE ISCAS/83 1983）に示されたものを用い
る。
Gr′上でのピンp1〜p4のスタイナー木Ｔを求める。スタ
イナー木Ｔを求めるアルゴリズムは、文献［文献１ナン
−ピンチェン：“ニュウ アルゴリズムス フォーシュ
タイナー トゥリー オン グラフス."アイ．イー．イ
ー．イー．アイ．エス．シー．エー．エス/83,1983（Na
ng−PingChen,“New algorithms for Steiner tree on
Graphs",IEEE ISCAS/83 1983）に示されたものを用い
る。
２）前記スタイナー木Ｔ上で、取り除く枝がなくなるま
で、以下の処理を行なった結果を第５図（ｂ）に示す。
前記スタイナー木Ｔのリーフとなる頂点ｖを探し、前記
頂点ｖに接続する枝をｅ、前記頂点ｖのもう一方の頂点
をｕとする。前記頂点ｖと前記頂点ｕが同じブロック内
あるいは周辺の領域に対応した頂点である場合、前記枝
ｅ＝（v,u）を削除する。
で、以下の処理を行なった結果を第５図（ｂ）に示す。
前記スタイナー木Ｔのリーフとなる頂点ｖを探し、前記
頂点ｖに接続する枝をｅ、前記頂点ｖのもう一方の頂点
をｕとする。前記頂点ｖと前記頂点ｕが同じブロック内
あるいは周辺の領域に対応した頂点である場合、前記枝
ｅ＝（v,u）を削除する。
３）第５図（ｂ）に示すように、ネットに含まれるピン
p1〜p4に対して、前記ピンp1〜p4を含むブロックの周辺
に、前記スタイナー木Ｔが占める領域Area（p1））Area
（p4）を前記ピンp1〜p4の初期配置とする。
p1〜p4に対して、前記ピンp1〜p4を含むブロックの周辺
に、前記スタイナー木Ｔが占める領域Area（p1））Area
（p4）を前記ピンp1〜p4の初期配置とする。
（ピンの分散配置手段２） 次にピンの分散配置手段２では、ピン配置容量を定義
して、ピン配置密度を分散させる為の配置改善を行な
う。初期配置では、配線長の最小化のみを考慮していた
為、ピンが局所的に集中し、ピン配置容量を越える個数
のピンが配置された分割領域が点在している。分散配置
の段階では、各分割領域に割り当てられたピンの個数
が、ピン配置容量以下となるように幾つかのピンを移動
し、ピンの配置を分散させることを目的とする。初期配
置から、ピンを移動する場合には、どのピンをどちらの
方向へどれだけ移動するのが良いか、どのピンは初期配
置にできるだけ固定したほうが良いか、等を良く考慮し
実行することが重要な課題であるが、著者等は以下のこ
とを考慮した。
して、ピン配置密度を分散させる為の配置改善を行な
う。初期配置では、配線長の最小化のみを考慮していた
為、ピンが局所的に集中し、ピン配置容量を越える個数
のピンが配置された分割領域が点在している。分散配置
の段階では、各分割領域に割り当てられたピンの個数
が、ピン配置容量以下となるように幾つかのピンを移動
し、ピンの配置を分散させることを目的とする。初期配
置から、ピンを移動する場合には、どのピンをどちらの
方向へどれだけ移動するのが良いか、どのピンは初期配
置にできるだけ固定したほうが良いか、等を良く考慮し
実行することが重要な課題であるが、著者等は以下のこ
とを考慮した。
１）クリティカルネットに属するピンは、他のネットの
ピンより初期配置に優先的に割り当てる。
ピンより初期配置に優先的に割り当てる。
２）ネットNTのすべてのピンpn1〜pn4を囲む矩形REC（N
T）を第６図に示す。前記矩形REC（NT）の周辺上に接す
るピンp1,p2,p4は、矩形の内部に存在するピンp3に較べ
て、前記ネットNTの配線長に与える影響が大きい為、そ
れらのピンを割り当てる先としては、前記矩形REC（N
T）の内部の分割領域を優先する。
T）を第６図に示す。前記矩形REC（NT）の周辺上に接す
るピンp1,p2,p4は、矩形の内部に存在するピンp3に較べ
て、前記ネットNTの配線長に与える影響が大きい為、そ
れらのピンを割り当てる先としては、前記矩形REC（N
T）の内部の分割領域を優先する。
３）配線の折れ曲がり数が少なくなるようなピン配置を
優先する。第７図の例では、第７図（ａ）は配線HLの折
れ曲がり数が１、第７図（ｂ）は折れ曲がり数が０とな
ており、（ｂ）のようなピン配置を優先する。
優先する。第７図の例では、第７図（ａ）は配線HLの折
れ曲がり数が１、第７図（ｂ）は折れ曲がり数が０とな
ており、（ｂ）のようなピン配置を優先する。
４）１つのネット内で、同一のサブチャネル上の分割領
域に割り当てられる２端子が存在する場合、これらのピ
ンの座標位置が揃うように配置を調整する。
域に割り当てられる２端子が存在する場合、これらのピ
ンの座標位置が揃うように配置を調整する。
ピンの分散配置処理においては、第８図に示すよう
に、ブロックＢに含まれる各ピンに対して、Ｂの周辺上
の分割領域D1,D2,……,Dnのどの領域に割り当てるのが
好ましいかという優先度と、各分割領域に割り当てるこ
とのできるピンの個数を第９図に示すような有向グラフ
Ga（Ｂ）を用いて表現する。前記グラフGa（Ｂ）は各ブ
ロックに対して１個を定義する。前記グラフGa（Ｂ）の
頂点は、配置すべき各ピンに対応した頂点集合Vp＝
｛p1,p2,…,Pk｝と、ブロックＢの各分割領域に対応し
た頂点集合Vd＝｛D1,D2,…,Dn｝及び仮想頂点ｓとｔよ
り構成される。次に、前記グラフGa（Ｂ）に付加する有
向枝について示す。各有向枝ｅは容量ｃ（ｅ）を属性と
して持つ。頂点piに対応するピンを頂点Djに対応する分
割領域に割り当てることが可能な場合のみ、頂点piから
頂点Djに向かって、有向枝eij＝（pi,Dj）を与え、容量
をＣ（eij）＝１とする。頂点ｓからVpの各頂点piへ向
かって有向枝esi＝（s,pi）を引き、容量をｃ（esi）＝
１とする。Vdの各頂点Diから頂点ｔへ有向枝ejt＝（Dj,
t）を引き、容量ｃ（ejt）はDjに対応した分割領域に割
り当て可能なピンの個数から、すでに前記分割領域Djに
割り当てられているフィードスルーピンの個数を減じた
値とする。もし、Vpに含まれる各頂点から、Vdに含まれ
る全頂点へ向かう有向枝が存在し、Vdの頂点からｔに向
かう有向枝の容量が十分大きければ、前記グラフGa
（Ｂ）において頂点ｓから頂点ｔへの最大整数フローを
求めることが、各ピンを割り当てる分割領域を決定する
ことに対応する。すなわち、ｓからｔへの最大整数フロ
ーの解において、各ピンｐに対応した頂点ｐから出る有
向枝ｅで、フローが１となるものは、唯一つに決定し、
その有向枝ｅの先に接続する頂点Ｄに対応した分割領域
Ｄが、ピンｐの割り当て先となる。各有効枝に、割当て
の優先度を考慮したコストを付加し、最小コスト最大整
数フローを求めることによって、割当ての優先度を考慮
したピン割り当てが求められる。本分散配置手続きは、
ブロック毎にピンの分割領域への割り当て優先度を表現
するコストを求め、最小コスト最大整数フロー問題を解
くことによって、ピンの割り当てを求めるものである。
扱うブロックの順番は、ブロック周辺の分割領域に存在
する他のブロックの固定されたピンの総数の降順に行な
う。
に、ブロックＢに含まれる各ピンに対して、Ｂの周辺上
の分割領域D1,D2,……,Dnのどの領域に割り当てるのが
好ましいかという優先度と、各分割領域に割り当てるこ
とのできるピンの個数を第９図に示すような有向グラフ
Ga（Ｂ）を用いて表現する。前記グラフGa（Ｂ）は各ブ
ロックに対して１個を定義する。前記グラフGa（Ｂ）の
頂点は、配置すべき各ピンに対応した頂点集合Vp＝
｛p1,p2,…,Pk｝と、ブロックＢの各分割領域に対応し
た頂点集合Vd＝｛D1,D2,…,Dn｝及び仮想頂点ｓとｔよ
り構成される。次に、前記グラフGa（Ｂ）に付加する有
向枝について示す。各有向枝ｅは容量ｃ（ｅ）を属性と
して持つ。頂点piに対応するピンを頂点Djに対応する分
割領域に割り当てることが可能な場合のみ、頂点piから
頂点Djに向かって、有向枝eij＝（pi,Dj）を与え、容量
をＣ（eij）＝１とする。頂点ｓからVpの各頂点piへ向
かって有向枝esi＝（s,pi）を引き、容量をｃ（esi）＝
１とする。Vdの各頂点Diから頂点ｔへ有向枝ejt＝（Dj,
t）を引き、容量ｃ（ejt）はDjに対応した分割領域に割
り当て可能なピンの個数から、すでに前記分割領域Djに
割り当てられているフィードスルーピンの個数を減じた
値とする。もし、Vpに含まれる各頂点から、Vdに含まれ
る全頂点へ向かう有向枝が存在し、Vdの頂点からｔに向
かう有向枝の容量が十分大きければ、前記グラフGa
（Ｂ）において頂点ｓから頂点ｔへの最大整数フローを
求めることが、各ピンを割り当てる分割領域を決定する
ことに対応する。すなわち、ｓからｔへの最大整数フロ
ーの解において、各ピンｐに対応した頂点ｐから出る有
向枝ｅで、フローが１となるものは、唯一つに決定し、
その有向枝ｅの先に接続する頂点Ｄに対応した分割領域
Ｄが、ピンｐの割り当て先となる。各有効枝に、割当て
の優先度を考慮したコストを付加し、最小コスト最大整
数フローを求めることによって、割当ての優先度を考慮
したピン割り当てが求められる。本分散配置手続きは、
ブロック毎にピンの分割領域への割り当て優先度を表現
するコストを求め、最小コスト最大整数フロー問題を解
くことによって、ピンの割り当てを求めるものである。
扱うブロックの順番は、ブロック周辺の分割領域に存在
する他のブロックの固定されたピンの総数の降順に行な
う。
＜手続き分散配置＞ S1:配線領域グラフCrの各分割領域Ｄに対して、固定さ
れたピンの総数Fp（Ｄ）を以下の手順で求める。
れたピンの総数Fp（Ｄ）を以下の手順で求める。
１）各分割領域に対し、Fp（Ｄ）＝０とする。
２）周辺のI/Oブロックを含めた固定ブロックの各ピン
ｐに対して行なう。
ｐに対して行なう。
３）ｐが属する分割領域Ｄに対して、Fp（Ｄ）＝Fp
（Ｄ）＋１とする。
（Ｄ）＋１とする。
S2:未定形状ブロックが存在する間、以下を行なう。
S2−1:未定形状ブロックＢの内、同ブロックの周辺の分
割領域のFp値の総和が最大であるものを取り出す。グラ
フGa（Ｂ）の頂点を配置すべき各ピンに対応した頂点集
合Vp＝｛p1,p2,…,Pk｝と、ブロックＢの各分割領域に
対応した頂点集合Vd＝｛D1,D2,…,Dn｝及び仮想頂点Ｓ
とｔより構成する。頂点ｓからVpの各頂点piへ向かって
有向枝esi＝（s,pi）を引き、容量をＣ（esi）＝１とす
る。Vdの各頂点Djから頂点ｔへ有向枝ejt＝（Dj,t）を
引き、容量ｃ（ejt）はDjに対応した分割領域に割り当
て可能なピンの個数から、すでに同分割領域に割り当て
られているフィードスルーピンの個数を減じた値とす
る。
割領域のFp値の総和が最大であるものを取り出す。グラ
フGa（Ｂ）の頂点を配置すべき各ピンに対応した頂点集
合Vp＝｛p1,p2,…,Pk｝と、ブロックＢの各分割領域に
対応した頂点集合Vd＝｛D1,D2,…,Dn｝及び仮想頂点Ｓ
とｔより構成する。頂点ｓからVpの各頂点piへ向かって
有向枝esi＝（s,pi）を引き、容量をＣ（esi）＝１とす
る。Vdの各頂点Djから頂点ｔへ有向枝ejt＝（Dj,t）を
引き、容量ｃ（ejt）はDjに対応した分割領域に割り当
て可能なピンの個数から、すでに同分割領域に割り当て
られているフィードスルーピンの個数を減じた値とす
る。
S2−2:初期配置より求められた各ピンの分割領域を基
に、次のように枝とコストを与える。
に、次のように枝とコストを与える。
１）ピンｐの初期配置Area（Ｐ）が、ブロックＢの端点
の場合、第10図（ａ）のように、同端点が含まれる分割
領域Djへの割り当てに対応する枝のコストを１とし、そ
こから分割領域が遠ざかる毎に１つずつコストを増や
す。配線の折れ曲がりを考慮する為に、ブロックに前記
ピンの初期配置手段で求めたスタイナー木Ｔの枝が接続
する方向と、向きが異なる辺上の分割領域へ向かう枝の
コストにαを付加する。
の場合、第10図（ａ）のように、同端点が含まれる分割
領域Djへの割り当てに対応する枝のコストを１とし、そ
こから分割領域が遠ざかる毎に１つずつコストを増や
す。配線の折れ曲がりを考慮する為に、ブロックに前記
ピンの初期配置手段で求めたスタイナー木Ｔの枝が接続
する方向と、向きが異なる辺上の分割領域へ向かう枝の
コストにαを付加する。
２）ピンｐの初期配置Area（Ｐ）が領域の場合、第10図
（ｂ）のように、同領域に含まれる分割領域Djへの割り
当てに対応する枝のコストを１とし、そこから分割領域
が遠ざかる毎に１つずつコストを増す。同領域の属する
辺（ブロックＢの）と異なる辺上の分割領域に向かう枝
のコストにαを付加する。
（ｂ）のように、同領域に含まれる分割領域Djへの割り
当てに対応する枝のコストを１とし、そこから分割領域
が遠ざかる毎に１つずつコストを増す。同領域の属する
辺（ブロックＢの）と異なる辺上の分割領域に向かう枝
のコストにαを付加する。
３）ピンｐの初期配置Area（Ｐ）が辺上の点の場合、第
10図（Ｃ）のように、同点が含まれる分割領域Djへの割
り当てに対応する枝のコストを１とし、そこから遠ざか
る毎に１つずつコストを増す。同領域の属する辺（ブロ
ックＢの）以外の分割領域に向かう枝のコストにαを付
加する。
10図（Ｃ）のように、同点が含まれる分割領域Djへの割
り当てに対応する枝のコストを１とし、そこから遠ざか
る毎に１つずつコストを増す。同領域の属する辺（ブロ
ックＢの）以外の分割領域に向かう枝のコストにαを付
加する。
４）ピンｐが２端子ネットに含まれ、しかも接続すべき
もう一方のピンｑが、ブロックＢの周辺の分割領域Diに
固定されている場合には、Diのコストを１とし、Diから
遠ざかる毎に１づつコストを増す。
もう一方のピンｑが、ブロックＢの周辺の分割領域Diに
固定されている場合には、Diのコストを１とし、Diから
遠ざかる毎に１づつコストを増す。
５）第10図（ｄ）に示すように、チップ上でネットNTの
すべてのピンを囲む矩形外の分割領域への割り当てに対
応するコストにβを付加する。
すべてのピンを囲む矩形外の分割領域への割り当てに対
応するコストにβを付加する。
S2−3:最小コスト最大整数フローを求め、フロー１が与
えられた枝に基づいてピンの割り当てを決定する。
えられた枝に基づいてピンの割り当てを決定する。
S2−4:ブロックＢの各ピンｐに対して、ｐが属する分割
領域Ｄに対して、Fp（Ｄ）＝Fp（Ｄ）＋１とする。
領域Ｄに対して、Fp（Ｄ）＝Fp（Ｄ）＋１とする。
（ピンの詳細配置手段３） 次にピンの詳細配置手段３では、各分割領域に割り当
てられたピンのピン配置座標系における配置を求める。
以下では、各分割領域における処理を示す。分割領域Ｄ
のピン配置容量をＮとする。分割領域をＮ個の分割領域
D1,D2,…,DNに分割する。第11図に示すように、分割領
域に割り当てられたピンに対応した頂点集合Vp′＝
｛p1,p2,…pk｝と、分割領域に対応した頂点集合Vd′＝
｛D1,D2,…,DN｝に関して、ピンの分散配置手段で用い
た有向グラフCa（Ｄ）を作成する。グラフGa（Ｄ）にお
いて、Vd′の各頂点Djから頂点ｔへの有向枝ejt＝（Dj,
t）の容量ｃ（ejt）はすべて１となる。以下に有効枝e
jt＝（pi,Dj）に付加するコストについて示す。
てられたピンのピン配置座標系における配置を求める。
以下では、各分割領域における処理を示す。分割領域Ｄ
のピン配置容量をＮとする。分割領域をＮ個の分割領域
D1,D2,…,DNに分割する。第11図に示すように、分割領
域に割り当てられたピンに対応した頂点集合Vp′＝
｛p1,p2,…pk｝と、分割領域に対応した頂点集合Vd′＝
｛D1,D2,…,DN｝に関して、ピンの分散配置手段で用い
た有向グラフCa（Ｄ）を作成する。グラフGa（Ｄ）にお
いて、Vd′の各頂点Djから頂点ｔへの有向枝ejt＝（Dj,
t）の容量ｃ（ejt）はすべて１となる。以下に有効枝e
jt＝（pi,Dj）に付加するコストについて示す。
１）ピンpiの初期配置が、分割領域Ｄを含む時、piをDi
に割り当てるコストをすべて１とする。
に割り当てるコストをすべて１とする。
２）分割領域Ｄが水平方向で且つ、ピンpiの初期配置
が、分割領域Ｄよりも左（右）にある時、D1,D2,…,DN
に割り当てるコストを左（右）から順に、1,2,…,Nとす
る。
が、分割領域Ｄよりも左（右）にある時、D1,D2,…,DN
に割り当てるコストを左（右）から順に、1,2,…,Nとす
る。
３）分割領域Ｄが垂直方向で且つ、ピンpiの初期配置
が、分割領域Ｄよりも上（下）にある時、D1,D2,…,DN
に割り当てるコストを上（下）から順に、1,2,…,Nとす
る。
が、分割領域Ｄよりも上（下）にある時、D1,D2,…,DN
に割り当てるコストを上（下）から順に、1,2,…,Nとす
る。
４）（前記ピンの分散配置手段２ コスト４）と同じ） ５）（前記ピンの分散配置手段２ コスト５）と同じ）
その後、前記ピンの分散配置手段２と同様にグラフGa
（Ｄ）上で、最小コスト最大整数フローを求め、各ピン
piを割り当てる領域をD1,D2,…,DNの内の１つとする。
最後にブロック周辺上でのピンの割り当て位置に応じ
て、ピン配置を１から4000の座標で表現する。
その後、前記ピンの分散配置手段２と同様にグラフGa
（Ｄ）上で、最小コスト最大整数フローを求め、各ピン
piを割り当てる領域をD1,D2,…,DNの内の１つとする。
最後にブロック周辺上でのピンの割り当て位置に応じ
て、ピン配置を１から4000の座標で表現する。
（補足）バンドルピンに関して 対象とするピンがバンドルピンの場合、さらに次の処
理を行なう。バンドルネット内で配線の交差を防ぐよ
う、バンドルピンを整列して配置する。すなわち、概略
配線より求められた配線経路を探索することにより、昇
（降）順フラグを各バンドルピンに立てる。次に、ネッ
ト名に含まれる（）内の数字を各ピンの重みとし、フラ
グの昇降順で重みをソートして、順にピン配置する。
理を行なう。バンドルネット内で配線の交差を防ぐよ
う、バンドルピンを整列して配置する。すなわち、概略
配線より求められた配線経路を探索することにより、昇
（降）順フラグを各バンドルピンに立てる。次に、ネッ
ト名に含まれる（）内の数字を各ピンの重みとし、フラ
グの昇降順で重みをソートして、順にピン配置する。
発明の効果 以上説明したように、本発明によれば,VLSIのレイア
ウト設計のトップダウン設計の段階において、ピンの配
置を効率的かつ効果的に決めることができる。従って、
最終的に得られるチップレイアウトの面積や配線長の最
小化を実現し、設計工数を大幅に削減することができる
などの効果は顕著である。
ウト設計のトップダウン設計の段階において、ピンの配
置を効率的かつ効果的に決めることができる。従って、
最終的に得られるチップレイアウトの面積や配線長の最
小化を実現し、設計工数を大幅に削減することができる
などの効果は顕著である。
第１図は本発明の処理の流れを示すフロチャート図、第
２図は本発明に用いられる配線グラフと分割領域の説明
図、第３図は本発明に用いられるピン配置の座標系の説
明図、第４図は本発明に用いられる未定形状ブロックと
フィードスルーを表現するグラフの説明図、第５図は本
発明の一実施例を説明する為の説明図、第６図はネット
のすべてのピンを囲む矩形を説明する為の説明図、第７
図は本発明の一実施例のうち折れ曲がり数の変化を説明
する為の説明図、第８図は本発明に用いられる分割領域
を説明する為の説明図、第９図は本発明に用いられるグ
ラフGa（Ｂ）を説明する為の説明図、第10図は本発明に
用いられるコストの付加方法を説明する為の説明図、第
11図は本発明に用いられるグラフGa（Ｄ）を説明するた
めの説明図、第12図は一般的なチップ上のブロック配置
並びにその表現グラフの説明図である。 １……ピンの初期配置手段、２……ピンの分散配置手
段、３……ピンの詳細配置手段。
２図は本発明に用いられる配線グラフと分割領域の説明
図、第３図は本発明に用いられるピン配置の座標系の説
明図、第４図は本発明に用いられる未定形状ブロックと
フィードスルーを表現するグラフの説明図、第５図は本
発明の一実施例を説明する為の説明図、第６図はネット
のすべてのピンを囲む矩形を説明する為の説明図、第７
図は本発明の一実施例のうち折れ曲がり数の変化を説明
する為の説明図、第８図は本発明に用いられる分割領域
を説明する為の説明図、第９図は本発明に用いられるグ
ラフGa（Ｂ）を説明する為の説明図、第10図は本発明に
用いられるコストの付加方法を説明する為の説明図、第
11図は本発明に用いられるグラフGa（Ｄ）を説明するた
めの説明図、第12図は一般的なチップ上のブロック配置
並びにその表現グラフの説明図である。 １……ピンの初期配置手段、２……ピンの分散配置手
段、３……ピンの詳細配置手段。
Claims (6)
- 【請求項１】周辺に配置するピンの位置が固定された複
数の固定形状ブロックと、周辺に配置するピンの位置が
変更可能な複数の形状可変ブロックが配置された領域に
対して、前記形状可変ブロックの周辺に配置する前記ピ
ンの配置を、配線長の総和の最小化とピンの局所的集中
の回避を目的として求める方法として、配線長の最小化
のみを目的としたピン初期配置手順と、前記初期配置手
順で求めたピン配置を評価し、ピンの局所的集中を回避
することを目的としてピンの配置を分散させるピン配置
分散手順を備え、順次これらの手順を適用することを特
徴とするピン配置最適化方法。 - 【請求項２】ブロック間の配線領域を辺と頂点の結合に
よって表現した配線グラフを用い、前記配線グラフの辺
を量子化した領域に分割し、前記量子化された各領域に
割り当てることが可能なピンの個数を制限することによ
り、ピンの局所的集中を回避することを特徴とするピン
配置最適化方法。 - 【請求項３】ブロックのピンの集合Ｐ＝｛P1,P2,・・・
・,Pk｝、ブロック周辺の量子化された領域の集合Ｄ＝
｛D1,D2,・・・・,Dm｝に対応した頂点の集合を設け、
前記各ピンPiを割り当てることが可能な前記量子化され
た領域をDjとする時、前記ピンPiに対応した頂点から、
前記量子化された領域Djに対応した頂点へ前記ピンPiを
割り当てる有用性仕様を表現するコストを付けた有向辺
ｄを設け、前記有向辺ｅの流量制限値を１とし、前記頂
点と異なる頂点ｓとｔを設け、前記頂点ｓから前記ピン
に対応した各頂点へ有向辺ｅを設け、前記有向辺ｄの流
量制限値を１とし、前記量子化された領域Djに対応した
各頂点から、前記頂点ｔへ有向辺ｆを設け、前記量子化
された領域Djに割り当て可能なピンの個数を前記有向辺
ｆの流量制限値とする構造を用い、前記構造において前
記頂点ｓから前記頂点ｔへの前記各有向辺の流量を整数
とし、コストを最小化し、流量を最大化する流れを求
め、前記ピンに対応する頂点と、前記量子化された領域
に対応する頂点の間の流量が１である有向辺に応じたピ
ン配置を求める手順を用いることを特徴とするピン配置
最適化方法。 - 【請求項４】ピン初期配置手順として、ブロック間の配
線領域を量子化した領域に分割し、同電位に結線すべき
ピンの集合間の配線の長さを前記配線が通過する量子化
された領域の個数とし、各々の配線の長さを最小化する
手順を用いたことを特徴とする特許請求の範囲第一項記
載のピン配置最適化方法。 - 【請求項５】ピン配置分散手順において、ブロックのピ
ンの集合Ｐ＝｛P1,P2,・・・・,Pk｝、ブロック周辺の
量子化された領域の集合Ｄ＝｛D1,D2,・・・・,Dm｝に
対応した頂点の集合を設け、前記各ピンPiを割り当てる
ことが可能な前記量子化された領域をDjとする時、前記
ピンPiに対応した頂点から、前記量子化された領域Djに
対応した頂点へ、初期配置へ割り当てる場合を最小のコ
ストとし、初期配置からの距離、配線の折れ曲がり数、
前記ピンPiと同電位に結線すべきピンの集合を囲む最小
矩形の内部であるか、外部であるかの条件に応じて増加
するような前記コストを付加した有向辺ｄを設け、前記
有向辺ｅの流量制限値を１とし、前記頂点と異なる頂点
ｓとｔを設け、前記頂点ｓから前記ピンに対応した各頂
点へ有向辺ｅを設け、前記有向辺ｄの流量制限値を１と
し、前記量子化された領域Djに対応した各頂点から、前
記頂点ｔへ有向辺ｆを設け、前記量子化された領域Djに
割り当て可能なピンの個数を前記有向辺ｆの流量制限値
とする構造を用い、前記構造において前記頂点ｓから前
記頂点ｔへの前記各有向辺の流量を整数とし、コストを
最小化し、流量を最大化する流れを求め、前記ピンに対
応する頂点と、前記量子化された領域に対応する頂点の
間の流量が１である有向辺の応じたピン配置を求める手
順を用いることを特徴とする特許請求の範囲第一項記載
のピン配置最適化方法。 - 【請求項６】ブロックに対するピンの相対位置をａから
ａ＋４＊ｂの実数で表現し、前記ブロックの中心の座標
をａで表現し、前記ブロックの左辺上のピン位置をａ＜
ｊ≦ａ＋ｂの実数値ｊで、前記ブロック左辺の下端から
（ｊ−ａ）:bの高さに位置することを表現し、前記ブロ
ックの上辺上のピン位置をａ＋ｂ＜ｊ≦ａ＋２＊ｂの実
数値ｊで、前記ブロック上辺の左端から（j-a-b）:bの
点に位置することを表現し、前記ブロックの右辺上のピ
ン位置をａ＋２＊ｂ＜ｊ≦ａ＋３＊ｂの実数値ｊで、前
記ブロック左辺の上端から（j-a-2＊ｂ）:bの高さに位
置することを表現し、前記ブロックの下辺上のピン位置
をａ＋３＊ｂ＜ｊ≦ａ＋４＊ｂの実数値ｊで、前記ブロ
ック下辺の右端から（1-a-3＊ｂ）:bの点に位置するこ
とを表現する座標系、あるいは、前記座標系を回転また
は、ミラー反転した座標系を用いて、ブロック周辺のピ
ンの位置を表現することを特徴とするピン座標表現方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021432A JP2595705B2 (ja) | 1989-01-31 | 1989-01-31 | ピン配置最適化方法とピン座標表現方法 |
| US08/037,463 US5404313A (en) | 1989-01-31 | 1993-03-25 | System for assigning positions of block terminals in a VLSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021432A JP2595705B2 (ja) | 1989-01-31 | 1989-01-31 | ピン配置最適化方法とピン座標表現方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202036A JPH02202036A (ja) | 1990-08-10 |
| JP2595705B2 true JP2595705B2 (ja) | 1997-04-02 |
Family
ID=12054821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021432A Expired - Fee Related JP2595705B2 (ja) | 1989-01-31 | 1989-01-31 | ピン配置最適化方法とピン座標表現方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404313A (ja) |
| JP (1) | JP2595705B2 (ja) |
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| JP3224460B2 (ja) * | 1993-09-27 | 2001-10-29 | 富士通株式会社 | ソルダクリーム製版製造データ作成システム |
| US5638293A (en) * | 1994-09-13 | 1997-06-10 | Lsi Logic Corporation | Optimal pad location method for microelectronic circuit cell placement |
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| US5892688A (en) * | 1996-06-28 | 1999-04-06 | Lsi Logic Corporation | Advanced modular cell placement system with iterative one dimensional preplacement optimization |
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| US5963455A (en) * | 1996-06-28 | 1999-10-05 | Lsi Logic Corporation | Advanced modular cell placement system with functional sieve optimization technique |
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| US5870312A (en) * | 1996-06-28 | 1999-02-09 | Lsi Logic Corporation | Advanced modular cell placement system with dispersion-driven levelizing system |
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| US6460169B1 (en) | 1999-10-21 | 2002-10-01 | International Business Machines Corporation | Routing program method for positioning unit pins in a hierarchically designed VLSI chip |
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| JP2014211824A (ja) * | 2013-04-19 | 2014-11-13 | 富士通株式会社 | 設計支援装置、設計支援方法、および設計支援プログラム |
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-
1989
- 1989-01-31 JP JP1021432A patent/JP2595705B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-25 US US08/037,463 patent/US5404313A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202036A (ja) | 1990-08-10 |
| US5404313A (en) | 1995-04-04 |
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