JP3024241B2 - 集積回路の自動配置配線システム - Google Patents
集積回路の自動配置配線システムInfo
- Publication number
- JP3024241B2 JP3024241B2 JP3072402A JP7240291A JP3024241B2 JP 3024241 B2 JP3024241 B2 JP 3024241B2 JP 3072402 A JP3072402 A JP 3072402A JP 7240291 A JP7240291 A JP 7240291A JP 3024241 B2 JP3024241 B2 JP 3024241B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- delay time
- routing
- placement
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の自動配置配
線システムに利用され、特に、ゲートアレイ型半導体集
積回路におけるクロック等タイミングの重用なネット
（ＮＥＴ）の配置配線方式に関する。
線システムに利用され、特に、ゲートアレイ型半導体集
積回路におけるクロック等タイミングの重用なネット
（ＮＥＴ）の配置配線方式に関する。
【０００２】
【従来の技術】近年、ゲートアレイ型半導体集積回路で
は、高集積化、大規模化が急速に進んでおり、これに伴
う配線幅の縮小は、配線抵抗を増大させている。また、
配線容量に関しても、設計寸法の微細化により、フリン
ジング効果の影響が増大し、配線幅が細くなったとして
も、配線密度の高いところでは、かえって容量が増大す
る傾向にある。配線の遅延時間は、抵抗と容量の積に比
例するので、近年の配線抵抗、および配線容量の増大
は、これまで無視できたアルミニウム等の抵抗値の低い
金属配線の遅延時間でさえも、無視できないほど大きく
なっている。実際、１mm当りの抵抗と容量が、各々、50
Ω/mm 、0.2pF/mmの金属で、20mmの長さの配線をしたと
すれば、配線のみの遅延時間でさえ、２nsを超える場合
がある。これは、高速化の進む半導体集積回路の中にあ
って非常に大きな値だといえる。
は、高集積化、大規模化が急速に進んでおり、これに伴
う配線幅の縮小は、配線抵抗を増大させている。また、
配線容量に関しても、設計寸法の微細化により、フリン
ジング効果の影響が増大し、配線幅が細くなったとして
も、配線密度の高いところでは、かえって容量が増大す
る傾向にある。配線の遅延時間は、抵抗と容量の積に比
例するので、近年の配線抵抗、および配線容量の増大
は、これまで無視できたアルミニウム等の抵抗値の低い
金属配線の遅延時間でさえも、無視できないほど大きく
なっている。実際、１mm当りの抵抗と容量が、各々、50
Ω/mm 、0.2pF/mmの金属で、20mmの長さの配線をしたと
すれば、配線のみの遅延時間でさえ、２nsを超える場合
がある。これは、高速化の進む半導体集積回路の中にあ
って非常に大きな値だといえる。
【０００３】このような配線遅延時間の増大により、注
意しなければならないのは、クロックバスのように、タ
イミングが重要なネットである。例えば、図７のように
一つのクロックドライバ７で多数のフリップフロップ８
を動かす場合、クロックドライバ７に一番近いフリップ
フロップ８と一番遠いフリップフロップ８とでは、クロ
ック信号の動作は、配線の遅延時間だけずれることにな
る。
意しなければならないのは、クロックバスのように、タ
イミングが重要なネットである。例えば、図７のように
一つのクロックドライバ７で多数のフリップフロップ８
を動かす場合、クロックドライバ７に一番近いフリップ
フロップ８と一番遠いフリップフロップ８とでは、クロ
ック信号の動作は、配線の遅延時間だけずれることにな
る。
【０００４】従って、配線の遅延時間が増大すれば、本
来、同時に動作しなければならないはずのフリップフロ
ップ８の動作するタイミングが、大きくばらつき誤動作
を起こす危険性がある。この危険性を避けるためには、
どのフリップフロップ８も、クロックドライバ７からの
配線長が同じになるように配置配線してやればよい。し
かし、ゲートアレイ型半導体集積回路ではＴＡＴ（ター
ンアランドタイム）の短縮が重要なため、配置配線は全
て計算機を用いて、ラインサーチ法や、ＭＡＺＥ法など
のアルゴリズムに従って、自動で行う。そのような処理
の中で、クロックバスの最適な配線を考えるのは困難で
ある。この問題を解決するために、最近のゲートアレイ
型半導体集積回路の自動配置配線方式は、クロックバス
を一番最初に配線するようにし、また、それはできるだ
け冗長配線のない最短距離で行う。そしてクロックバス
の配線が完了してから、他のブロックの配線を行う方式
をとっている。
来、同時に動作しなければならないはずのフリップフロ
ップ８の動作するタイミングが、大きくばらつき誤動作
を起こす危険性がある。この危険性を避けるためには、
どのフリップフロップ８も、クロックドライバ７からの
配線長が同じになるように配置配線してやればよい。し
かし、ゲートアレイ型半導体集積回路ではＴＡＴ（ター
ンアランドタイム）の短縮が重要なため、配置配線は全
て計算機を用いて、ラインサーチ法や、ＭＡＺＥ法など
のアルゴリズムに従って、自動で行う。そのような処理
の中で、クロックバスの最適な配線を考えるのは困難で
ある。この問題を解決するために、最近のゲートアレイ
型半導体集積回路の自動配置配線方式は、クロックバス
を一番最初に配線するようにし、また、それはできるだ
け冗長配線のない最短距離で行う。そしてクロックバス
の配線が完了してから、他のブロックの配線を行う方式
をとっている。
【０００５】
【発明が解決しようとする課題】この従来の配置配線方
式では、配線処理のみでクロックバスの最適な配線を行
おうとするが、実際には配置がよくなければ最適な配線
はできない。しかし、一般のアルゴリズムでは、ブロッ
クの配置はそのブロックにつながるネットの引きの強さ
によって決まるため、クロックネットについてのみよい
配置になるとは必ずしもいうことができない。
式では、配線処理のみでクロックバスの最適な配線を行
おうとするが、実際には配置がよくなければ最適な配線
はできない。しかし、一般のアルゴリズムでは、ブロッ
クの配置はそのブロックにつながるネットの引きの強さ
によって決まるため、クロックネットについてのみよい
配置になるとは必ずしもいうことができない。
【０００６】また、図７のような回路構成の場合、配線
の遅延時間を考えないとしても、負荷が非常に重いため
クロックドライバ７の出力波形がなまり、やはり誤動作
を起こす可能性がある。そのため、図７のような回路
は、図８のように、クロックドライバ７を二つに分割す
るのが普通である。しかし、実際に配置配線が行われた
ときに、クロックドライバ７がどのように配置される
か、つまり、図８のようになるか、または図９のように
なるかで、各フリップフロップ８へのクロック信号が伝
わる時間のばらつき方（クロックスキューと呼ぶ）は異
なる。逆に、クロックドライバ７をうまく配置してやれ
ば、配線長が多少ばらついても、クロックスキューを小
さくおさえることが可能であるが、従来の配置配線方式
では、そのような処理は行うことができない。
の遅延時間を考えないとしても、負荷が非常に重いため
クロックドライバ７の出力波形がなまり、やはり誤動作
を起こす可能性がある。そのため、図７のような回路
は、図８のように、クロックドライバ７を二つに分割す
るのが普通である。しかし、実際に配置配線が行われた
ときに、クロックドライバ７がどのように配置される
か、つまり、図８のようになるか、または図９のように
なるかで、各フリップフロップ８へのクロック信号が伝
わる時間のばらつき方（クロックスキューと呼ぶ）は異
なる。逆に、クロックドライバ７をうまく配置してやれ
ば、配線長が多少ばらついても、クロックスキューを小
さくおさえることが可能であるが、従来の配置配線方式
では、そのような処理は行うことができない。
【０００７】また、非常に長い配線では、途中にバッフ
ァを入れて分割したほうが、遅延時間が早く、しかもな
まりの少ない波形を伝えることができるが、従来の配置
配線方式では、このような処理も行うことができない。
ァを入れて分割したほうが、遅延時間が早く、しかもな
まりの少ない波形を伝えることができるが、従来の配置
配線方式では、このような処理も行うことができない。
【０００８】以上説明したように、従来の集積回路の自
動配置配線システムでは、機能ブロックの配置をよくし
て配線を行い、クロックスキューを小さくすることがで
きない欠点があった。
動配置配線システムでは、機能ブロックの配置をよくし
て配線を行い、クロックスキューを小さくすることがで
きない欠点があった。
【０００９】本発明の目的は、前記の欠点を除去するこ
とにより、機能ブロックの配置をよくして配線を行い、
クロックスキューを小さくできる配置配線方式を有する
集積回路の自動配置配線システムを提供することにあ
る。
とにより、機能ブロックの配置をよくして配線を行い、
クロックスキューを小さくできる配置配線方式を有する
集積回路の自動配置配線システムを提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、機能ブロック
の配置配線を自動的に行う配置配線手段を備えた集積回
路の自動配置配線システムにおいて、前記配置配線手段
は、配線遅延時間を算出する配線遅延時間算出手段と、
この配線遅延時間算出手段により配置配線結果を解析し
てクリティカルパスを見出し、このクリティカルパスに
おいて所望の遅延時間を実現するように配線を分割し、
バッファを挿入できる再配置領域を求めるクリティカル
パス解析手段と、前記再配置領域の中に前記バッファを
挿入し領域内について再配置配線を行い配線長の違いに
よる遅延時間のばらつきを小さく抑える再配置配線手段
とを含むことを特徴とする。
の配置配線を自動的に行う配置配線手段を備えた集積回
路の自動配置配線システムにおいて、前記配置配線手段
は、配線遅延時間を算出する配線遅延時間算出手段と、
この配線遅延時間算出手段により配置配線結果を解析し
てクリティカルパスを見出し、このクリティカルパスに
おいて所望の遅延時間を実現するように配線を分割し、
バッファを挿入できる再配置領域を求めるクリティカル
パス解析手段と、前記再配置領域の中に前記バッファを
挿入し領域内について再配置配線を行い配線長の違いに
よる遅延時間のばらつきを小さく抑える再配置配線手段
とを含むことを特徴とする。
【００１１】
【作用】クリティカルパス解析手段は、配線遅延時間算
出手段により配置配線結果を解析しクリティカルパスを
見出し、このクリティカルパスにおいて所望の遅延時間
を実現するように配線を分割し、バッファを挿入できる
再配置領域を求める。そして、再配置配線手段により再
配置領域内にバッファを挿入し、クリティカル配線をこ
のバッファを介して分割配線し、バッファ挿入によって
生じた他機能ブロックの配置替えを再配置領域内で行
う。
出手段により配置配線結果を解析しクリティカルパスを
見出し、このクリティカルパスにおいて所望の遅延時間
を実現するように配線を分割し、バッファを挿入できる
再配置領域を求める。そして、再配置配線手段により再
配置領域内にバッファを挿入し、クリティカル配線をこ
のバッファを介して分割配線し、バッファ挿入によって
生じた他機能ブロックの配置替えを再配置領域内で行
う。
【００１２】従って、機能ブロックの配置をよくして配
線を行い、クロックスキューを小さくすることが可能と
なる。
線を行い、クロックスキューを小さくすることが可能と
なる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の一実施例の要部を示すブロ
ック構成図である。
ック構成図である。
【００１５】本実施例は、原始レイアウトデータ21を入
力し、機能ブロックの配置配線を自動的に行い配置配線
データ22を出力する配置配線手段30を備えた集積回路の
自動配置配線システムにおいて、配置配線手段30は、本
発明の特徴とするところの、配線遅延時間を算出する配
線遅延時間算出手段31と、この配線遅延時間算出手段31
により配置配線結果を解析し、クリティカルパスにおい
て所望の遅延時間を実現するように配線を分割し、バッ
ファを挿入できる再配置領域を求めるクリティカルパス
解析手段32と、前記再配置領域の中に前記バッファを挿
入し領域内について再配置配線を行う再配置配線手段33
とを含んでいる。なお、ここで、配置配線手段30は、例
えば、アプリケーションプログラムが走る電子計算機に
よって実現される。
力し、機能ブロックの配置配線を自動的に行い配置配線
データ22を出力する配置配線手段30を備えた集積回路の
自動配置配線システムにおいて、配置配線手段30は、本
発明の特徴とするところの、配線遅延時間を算出する配
線遅延時間算出手段31と、この配線遅延時間算出手段31
により配置配線結果を解析し、クリティカルパスにおい
て所望の遅延時間を実現するように配線を分割し、バッ
ファを挿入できる再配置領域を求めるクリティカルパス
解析手段32と、前記再配置領域の中に前記バッファを挿
入し領域内について再配置配線を行う再配置配線手段33
とを含んでいる。なお、ここで、配置配線手段30は、例
えば、アプリケーションプログラムが走る電子計算機に
よって実現される。
【００１６】次に、本実施例の動作について、図２に示
す流れ図、ならびに図３〜図５に示す本実施例の適用例
の処理過程を示す説明図を参照して説明する。
す流れ図、ならびに図３〜図５に示す本実施例の適用例
の処理過程を示す説明図を参照して説明する。
【００１７】始めに、原始レイアウトデータ21を入力し
機能ブロックの配置を行う（ステップＳ１）。図３は配
置処理の終わった状態を表す。次にクリティカルパスと
して、機能ブロック１から機能ブロック２をつなぐパス
を見出し、配線６を設ける。（ステップＳ２、Ｓ３）。
その結果が図３である。次に、配線６の途中にバッファ
を入れることにより、機能ブロック１から機能ブロック
２の遅延時間を早めることができるかどうかを調べる
（ステップＳ４、Ｓ５、Ｓ６）。
機能ブロックの配置を行う（ステップＳ１）。図３は配
置処理の終わった状態を表す。次にクリティカルパスと
して、機能ブロック１から機能ブロック２をつなぐパス
を見出し、配線６を設ける。（ステップＳ２、Ｓ３）。
その結果が図３である。次に、配線６の途中にバッファ
を入れることにより、機能ブロック１から機能ブロック
２の遅延時間を早めることができるかどうかを調べる
（ステップＳ４、Ｓ５、Ｓ６）。
【００１８】単位長当りの配線抵抗および容量を各々
Ｒ、Ｃとすれば、配線の遅延時間はＲとＣの組みを何組
もつなげた分布定数回路として扱うことにより近似でき
る。配線長をｌ、機能ブロック２の入力端子容量をＣL
とすれば、この配線の遅延時間Ｔd0は、次の(1) 式で近
似できる。 Ｔd0≒Ｒｌ・｛１／２ Ｃ（ｌ＋１）＋ＣL ｝ ……(1)
Ｒ、Ｃとすれば、配線の遅延時間はＲとＣの組みを何組
もつなげた分布定数回路として扱うことにより近似でき
る。配線長をｌ、機能ブロック２の入力端子容量をＣL
とすれば、この配線の遅延時間Ｔd0は、次の(1) 式で近
似できる。 Ｔd0≒Ｒｌ・｛１／２ Ｃ（ｌ＋１）＋ＣL ｝ ……(1)
【００１９】(1) 式から、配線長ｌが増加すると、遅
延時間は２次関数的に増加することがわかる。この配線
を、ｌ1 とｌ−ｌ1 の長さに２分割し、間にバッファを
入れるとすると、配線の遅延時間Ｔd1は、バッファの入
力端子容量をＣB とすると次の(2) 式で与えられる。 Ｔd1＝Ｒｌ1 ｛１／２ Ｃ（ｌ1 ＋１）＋ＣB ｝＋Ｒ（ｌ−ｌ1 ）｛１／２ Ｃ（ｌ−ｌ1 ＋１）＋ＣL ｝ ＝Ｒｌ｛１／２ Ｃ（ｌ＋１）＋ＣL ｝−Ｒｌ1 ｛Ｃ（ｌ−ｌ1 ）＋ＣL −ＣB ｝ ……(2)
延時間は２次関数的に増加することがわかる。この配線
を、ｌ1 とｌ−ｌ1 の長さに２分割し、間にバッファを
入れるとすると、配線の遅延時間Ｔd1は、バッファの入
力端子容量をＣB とすると次の(2) 式で与えられる。 Ｔd1＝Ｒｌ1 ｛１／２ Ｃ（ｌ1 ＋１）＋ＣB ｝＋Ｒ（ｌ−ｌ1 ）｛１／２ Ｃ（ｌ−ｌ1 ＋１）＋ＣL ｝ ＝Ｒｌ｛１／２ Ｃ（ｌ＋１）＋ＣL ｝−Ｒｌ1 ｛Ｃ（ｌ−ｌ1 ）＋ＣL −ＣB ｝ ……(2)
【００２０】また、信号を駆動する、機能ブロック１の
スイッチング速度も、配線容量が変われば変化するの
で、配線を分割することによる、スイッチング速度の減
少ΔＴ1 は、出力インピーダンスをＺとすれば次の(3)
式で与えられる、 ΔＴ1 ＝Ｚ（Ｃｌ＋ＣL ）−Ｚ（Ｃｌ1 ＋ＣB ） ＝Ｚ｛Ｃ（ｌ−ｌ1 ）＋ＣL −ＣB ｝ ……(3)
スイッチング速度も、配線容量が変われば変化するの
で、配線を分割することによる、スイッチング速度の減
少ΔＴ1 は、出力インピーダンスをＺとすれば次の(3)
式で与えられる、 ΔＴ1 ＝Ｚ（Ｃｌ＋ＣL ）−Ｚ（Ｃｌ1 ＋ＣB ） ＝Ｚ｛Ｃ（ｌ−ｌ1 ）＋ＣL −ＣB ｝ ……(3)
【００２１】これに対し、分割前よりも増加する遅延
時間は、バッファのゲート遅延ＴB で、これは、バッフ
ァの出力インピーダンスをＺB、基本遅延時間をＥB と
すると次の(4) 式で与えられる。 ＴB ＝ＺB ｛Ｃ（ｌ−ｌ1 ）＋ＣL ｝＋ＥB ……(4)
時間は、バッファのゲート遅延ＴB で、これは、バッフ
ァの出力インピーダンスをＺB、基本遅延時間をＥB と
すると次の(4) 式で与えられる。 ＴB ＝ＺB ｛Ｃ（ｌ−ｌ1 ）＋ＣL ｝＋ＥB ……(4)
【００２２】従って、分割前よりも、遅延時間を小さく
するためには、 Ｔd0＞Ｔd1＋ＴB −ΔＴ1 ……(5) となるような、ｌ1 を決めてやればよい。このようにし
て、求まったｌ1 の領域が図４の再配置領域４である。
するためには、 Ｔd0＞Ｔd1＋ＴB −ΔＴ1 ……(5) となるような、ｌ1 を決めてやればよい。このようにし
て、求まったｌ1 の領域が図４の再配置領域４である。
【００２３】次に、この再配置領域４内に、バッファを
配置するために、機能ブロック３を下方にずらして、バ
ッファとしての機能ブロック５を挿入し配線６を分割配
線する（ステップＳ７、Ｓ８）。再配置配線を行った結
果が図５である。このとき、機能ブロック３が動かせな
い場合は、再配置領域４の中で配置可能なセルを探し、
なければメッセージを出力し、処理を終わり、次の配線
に移る。そして、他にクリティカルパスがあるかないか
を検討し（ステップＳ９）、あればステップＳ２に戻
り、なければ配線処理を行い終了する（ステップＳ10)
。
配置するために、機能ブロック３を下方にずらして、バ
ッファとしての機能ブロック５を挿入し配線６を分割配
線する（ステップＳ７、Ｓ８）。再配置配線を行った結
果が図５である。このとき、機能ブロック３が動かせな
い場合は、再配置領域４の中で配置可能なセルを探し、
なければメッセージを出力し、処理を終わり、次の配線
に移る。そして、他にクリティカルパスがあるかないか
を検討し（ステップＳ９）、あればステップＳ２に戻
り、なければ配線処理を行い終了する（ステップＳ10)
。
【００２４】図６は、本実施例による他の適用例を示す
説明図である。(1)〜(4) 式を用いれば、配線を分割さ
せる処理は、遅延時間を小さくするだけではなく、逆に
大きくすることも可能であることは明らかである。図６
では遅延時間を大きくする目的で、クロックドライバ７
のすぐ近くに配置されたフリップフロップ８の手前にバ
ッファ９を配置して、このバッファ９を介して、クロッ
クドライバ７とフリップフロップ11とを接続している。
説明図である。(1)〜(4) 式を用いれば、配線を分割さ
せる処理は、遅延時間を小さくするだけではなく、逆に
大きくすることも可能であることは明らかである。図６
では遅延時間を大きくする目的で、クロックドライバ７
のすぐ近くに配置されたフリップフロップ８の手前にバ
ッファ９を配置して、このバッファ９を介して、クロッ
クドライバ７とフリップフロップ11とを接続している。
【００２５】また、バッファ10は、これとは逆に、遅延
時間を小さくするために、クロックドライバ７と、クロ
ックドライバ７より遠くに配置されたフリップフロップ
11との配線の中間点あたりに配置して、このバッファ10
を介して配線している。このようにすることにより、配
線長の違いによる遅延時間のばらつきを小さくすること
ができる。
時間を小さくするために、クロックドライバ７と、クロ
ックドライバ７より遠くに配置されたフリップフロップ
11との配線の中間点あたりに配置して、このバッファ10
を介して配線している。このようにすることにより、配
線長の違いによる遅延時間のばらつきを小さくすること
ができる。
【００２６】
【発明の効果】以上説明したように、本発明は、集積回
路の配置配線処理の中に、配線遅延時間計算手段、クリ
ティカルパス解析手段および再配置配線手段を持つこと
により、機能ブロックの配置をよくし、配線長のばらつ
きによる遅延時間のばらつきを小さくし、スキュー効果
を小さくできる効果がある。
路の配置配線処理の中に、配線遅延時間計算手段、クリ
ティカルパス解析手段および再配置配線手段を持つこと
により、機能ブロックの配置をよくし、配線長のばらつ
きによる遅延時間のばらつきを小さくし、スキュー効果
を小さくできる効果がある。
【図１】 本発明の一実施例の要部を示すブロック構成
図。
図。
【図２】 その動作を示す流れ図。
【図３】 その適用例の配置状態を示す説明図。
【図４】 その適用例のクリティカルパス解析結果を示
す説明図。
す説明図。
【図５】 その適用例の再配置配線結果を示す説明図。
【図６】 その別の適用例の再配置配線結果を示す説明
図。
図。
【図７】 従来の第一の配置配線例を示す説明図。
【図８】 従来の第二の配置配線例を示す説明図。
【図９】 従来の第三の配置配線例を示す説明図。
１、２、３、５ 機能ブロック ４ 再配置領域 ６ 配線 ７ クロックドライバ ８、11 フリップフロップ ９、10 バッファ 21 原始レイアウトデータ 22 配置配線データ 30 配置配線手段 31 配線遅延時間算出手段 32 クリティカルパス解析手段 33 再配置配線手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82
Claims (1)
- 【請求項１】 機能ブロックの配置配線を自動的に行う
配置配線手段を備えた集積回路の自動配置配線システム
において、 前記配置配線手段は、 配線遅延時間を算出する配線遅延時間算出手段と、 この配線遅延時間算出手段により配置配線結果を解析し
てクリティカルパスを見出し、このクリティカルパスに
おいて所望の遅延時間を実現するように配線を分割し、
バッファを挿入できる再配置領域を求めるクリティカル
パス解析手段と、 前記再配置領域の中に前記バッファを挿入し領域内につ
いて再配置配線を行い配線長の違いによる遅延時間のば
らつきを小さく抑える再配置配線手段とを含むことを特
徴とする集積回路の自動配置配線システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072402A JP3024241B2 (ja) | 1991-03-11 | 1991-03-11 | 集積回路の自動配置配線システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072402A JP3024241B2 (ja) | 1991-03-11 | 1991-03-11 | 集積回路の自動配置配線システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04282772A JPH04282772A (ja) | 1992-10-07 |
| JP3024241B2 true JP3024241B2 (ja) | 2000-03-21 |
Family
ID=13488251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072402A Expired - Fee Related JP3024241B2 (ja) | 1991-03-11 | 1991-03-11 | 集積回路の自動配置配線システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024241B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3001403B2 (ja) * | 1995-09-29 | 2000-01-24 | 日本電気株式会社 | 論理回路のレイアウト方法 |
| JP3530025B2 (ja) | 1998-06-16 | 2004-05-24 | 富士通株式会社 | 概略配線決定方法及び記憶媒体 |
-
1991
- 1991-03-11 JP JP3072402A patent/JP3024241B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04282772A (ja) | 1992-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6405350B1 (en) | System and method for improving crosstalk errors via the insertion of delay gates | |
| Tellez et al. | Minimal buffer insertion in clock trees with skew and slew rate constraints | |
| JP4160733B2 (ja) | 集積回路内のマクロを横切る配線をマクロ内に設計する方法およびシステム | |
| US6543041B1 (en) | Method and apparatus for reducing signal integrity and reliability problems in ICS through netlist changes during placement | |
| JP2572322B2 (ja) | 回路セルとそれらの回路セルの間を接続するルーティングとを集積回路上に配置させる方法 | |
| JPH0997842A (ja) | 論理回路のレイアウト方法 | |
| US10169526B2 (en) | Incremental parasitic extraction for coupled timing and power optimization | |
| US20050283750A1 (en) | Method and apparatus for designing a layout, and computer product | |
| US7162707B2 (en) | Scan path timing optimizing apparatus determining connection order of scan path circuits to realize optimum signal timings | |
| JP2674462B2 (ja) | 半導体装置 | |
| US20080148213A1 (en) | Routing method for reducing coupling between wires of an electronic circuit | |
| JP3024241B2 (ja) | 集積回路の自動配置配線システム | |
| JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| JP3102408B2 (ja) | 信号遅延低減方法及び装置 | |
| JPH10326303A (ja) | クロック分配方式 | |
| JP3134838B2 (ja) | ブロック間配線装置 | |
| JPH08221460A (ja) | 回路シミュレーション方法および配線間容量抽出装置 | |
| JP3425920B2 (ja) | クロックツリー設計装置、クロックツリー設計方法、及び、記録媒体 | |
| JP3028938B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP3132655B2 (ja) | 半導体集積回路におけるクロックネットのレイアウト方法およびレイアウト装置 | |
| JP2908447B1 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2692608B2 (ja) | 集積回路配置装置および方法 | |
| JPH08236634A (ja) | 半導体集積回路の配置配線方法 | |
| JPH08185422A (ja) | レイアウト装置 | |
| JPH0367371A (ja) | ノイズ検証方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |