JP4227304B2 - 概略配線方法及び装置並びに概略配線プログラムを格納した記録媒体 - Google Patents
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- G06F30/394—Routing
Description
(1)パスの始点、終点、及び経路が前記禁止を通るか否か判定する。
(2)禁止領域を通らない場合は処理を終了する。
(3)パスの始点あるいは終点いずれかが禁止にある場合は、始点あるいは終点を前記禁止領域外に移動した後にパスの集合を更新し、禁止領域外のパスの始点あるいは終点が見つからない場合はパスを変更せずに処理を終了する。
(4)パスが禁止領域を通っている場合は禁止を通らないような経路に変更する。
(1)配線領域を所定の大きさに分割したブロックの各々について、ブロックを通過できる線分数の最大値を示す配線容量と、ブロックを現在通過している線分数を示す配線混雑度をそれぞれ定義する。
(2)ブロックの配線混雑度が配線容量以下の場合は、処理を終了する。
(3)ブロックの配線混雑度が配線容量を越えている場合は、ブロックを通過するパスについて、始点及び終点がブロックの外にある場合は、始点及び終点を変更せずに、ブロックを通らない経路を見つけてパスを変更し、見つからなければ元のパスを維持する。
(4)パスの始点と終点のいずれか一方がブロック内で他方がブロック外にある場合は、ブロック内の端点をブロック外に見つけ、ブロックを通らない経路を見つけパスを変更し、見つからなければ元のパスを維持する。
(5)パスの始点及び終点の両方がブロック内にある場合は元のパスを維持する。
(6)パスが修正されたらブロックの配線混雑度を再計算して配線容量以下になるまで処理を繰り返す。
(1)処理対象とするパスに属する枝をスタイナー木から外して始点から辿れる枝の集合である第1部分木T1と、終点から辿れる枝の集合である第2部分木T2とに分ける。
(2)第1部分木T1の始点はそのままで、第2部分木T2の枝の中から始点からのマンハッタン距離が最短になる枝上の終点を見つけて第1候補パスを生成する。
(3)第2部分木T2の終点はそのままで、第1部分木T1の枝の中から前記終点からの距離が最短になる枝上の始点を見つけて第2候補パスを生成する。
(4)第1候補パスの距離d1が第2候補パスの距離d2以下で且つ対象パスの距離d以下の場合、即ち、
d1<d2、且つd1<d
の場合、終点を変更した第1候補パスを新パスとして集合パスを更新する。
(5)第1候補パスの距離d2が第1候補パスの距離d1以下で且つ対象パスの距離d以下の場合、即ち、
d2<d1、且つd2<d
の場合、終点を変更した第1候補パスを新パスとして記集合パスを更新する。
(6)第1および第2候補パスの距離d1,d2が対象パスの距離d以上の場合、即ち、
d1≧d、且つd2≧d
の場合、始点及び終点を変えずパスをそのまま維持する。
(1)パスの始点:スタイナーポイントか元のスタイナー木の葉(端子)
(2)パスの終点:スタイナーポイントか元のスタイナー木の葉(端子)
(3)始点から終点への経路:枝のリスト
このような要素で構成されるパスとして、図9のサブツリーの集合にあっては、5つのパスp1〜p5に分割することができる。例えばパスp1は端子t1をパスの始点とし、またスタイナーポイントs1をパスの終点とし、始点t1と終点s1の経路として枝e1を持つ。このようにスタイナーポイントs1,s2の設定で生成されたパスの集合は、図10のようにパスリスト52として格納され、このパスリスト52が生成されたスタイナー木を表現している。
修正ルール1はパスの線長が元のスタイナー木に比べて増えないように、パスの始点,終点を変更する。これに伴い、途中の経路も変わる。新しい始点の候補は、パスの元の始点から辿れる全てのスタイナー木の枝上の点(グリッドグラフ上の頂点)となる。同様に新しい終点の候補は、パスの元の終点から辿ることのできる全てのスタイナー木の枝上の点となる。パスの線長が元のスタイナー木に比べて増えないようにするためには、新しい始点または終点の候補のうち、制約を満たし且つ線長が最短になるような候補点を選ぶ。このような候補点がない場合は、制約を満たす候補点を選ぶ。この場合には線長が増えることになる。パスの修正後は、スタイナー木の構造が変わってスタイナーポイントが変わるため、スタイナー木を構成する全てのパスを再計算する必要がある。この修正ルール1における1本のパスについての修正に要する計算時間はO(en)=O(N)である。
修正ルール2はパスの線長が元のスタイナー木に比べて増えないように、パスの始点と終点は変えずに途中の経路だけを変更する。途中の経路の変更でパスの線長が元のスタイナー木に比べて増えないようにするためには、パスの始点と終点を囲む矩形の中を通る経路を選択すればよい。配線禁止等の制約で始点と終点を囲む矩形の中を通ることができない場合は、線長は増えることになる。この修正ルール2の計算時間は、パスの始点と終点を囲む矩形の中の経路パターンをいくつか決めておくことにより、計算時間をO(1)で抑えることができる。
禁止迂回処理にあっては、パスの始点または終点に隣接する枝上のグリッドグラフ頂点が配線禁止領域にある場合には、始点または終点が配線禁止領域にあるものと見做して修正ルール1を適用する。
図2は迷路法の説明図
図3は線分探索法の説明図
図4はスタイナー木を利用した方法の説明図
図5は本発明が適用されるVLSI自動設計システムのブロック図
図6は本発明の概略配線装置の機能ブロック図
図7は本発明の概略配線処理のフローチャート
図8は本発明で初期解として生成するスタイナー木の説明図
図9は図8のスタイナー木をスタイナーポイントのパスに分割したサブスタイナ一木の説明図
図10は図9のパス集合を示すパスリストの説明図
図11は本発明の禁止領域迂回処理のフローチャート
図12は本発明の禁止領域迂回処理の説明図
図13は本発明の配線混雑領域迂回処理のフローチャート
図14は図13に続く本発明の配線混雑領域迂回処理のフローチャート
図15は本発明の配線混雑領域迂回処理の説明図
図16は本発明の配線長改善処理のフローチャート
図17は本発明の配線長改善処理の説明図
図18は本発明の層配置処理の説明図
Claims (9)
- チップ上に配置されたセルのネット端子間の概略配線を求める概略配線方法に於いて、
層、禁止領域、配線容量といった制約条件なしに生成したスタイナー木を初期解として生成するスタイナー木生成過程と、
前記スタイナー木を、少なくとも3本以上の枝の交点であるスタイナーポイントを値にもつ複数のパスに分割するパス集合を生成するパス集合生成過程と、
前記スタイナー木のパス集合につき、前記制約条件を考慮したパスの修正により、線長がなるべく増えないようにスタイナー木の部分修正を繰り返して概略配線を得るパス修正過程と、
を備え、
前記パス修正過程は、
前記スタイナー木のパス集合に対し、前記禁止領域を通るパスを、前記禁止領域を通らないパスに変更する禁止領域迂回過程と、
前記スタイナー木のパス集合に対し、前記配線容量を越える配線数の配線混雑領域を通るパスを、前記配線容量以下の配線数となるように前記配線混雑領域を通らないパスに変更する配線混雑領域迂回過程と、
前記スタイナー木のパス集合に対し、前記制約条件に基づくスタイナー木の部分修正の終了後に、各パスの線長を改善するようにパスに変更する線長改善過程と、
を備え、
前記禁止領域迂回過程は、
パスの始点、終点、及び経路が前記禁止領域を通るか否か判定し、
禁止領域を通らない場合は処理を終了し、
パスの始点あるいは終点いずれかが禁止領域にある場合は、始点あるいは終点を前記禁止領域外に移動した後に前記パスの集合を更新し、禁止領域外のパスの始点あるいは終点が見つからない場合はパスを変更せずに処理を終了し、
パスが前記禁止領域を通っている場合は、禁止領域を通らないような経路に変更し、
前記配線混雑領域迂回過程は、
配線領域を所定の大きさに分割したブロックの各々について、前記ブロックを通過できる線分数の最大値を示す配線容量と、前記ブロックを現在通過している線分数を示す配線混雑度をそれぞれ定義し、
前記ブロックの配線混雑度が配線容量以下の場合は、処理を終了し、
前記ブロックの配線混雑度が配線容量を越えている場合は、前記ブロックを通過するパスについて、始点及び終点がブロックの外にある場合は、始点及び終点を変更せずに、ブロックを通らない経路を見つけてパスを変更し、見つからなければ元のパスを維持し、
パスの始点と終点のいずれか一方がブロック内で他方がブロック外にある場合は、ブロック内の端点をブロック外に見つけ、ブロックを通らない経路を見つけパスを変更し、見つからなければ元のパスを維持し、
パスの始点及び終点の両方がブロック内にある場合は元のパスを維持し、
パスが修正されたらブロックの配線混雑度を再計算して前記配線容量以下になるまで前記処理を繰り返し、
前記線長改善過程は、
処理対象とするパスに属する枝をスタイナー木から外して始点から辿れる枝の集合である第1部分木T1と、終点から辿れる枝の集合である第2部分木T2とに分け、
前記第1部分木T1の始点はそのままで、前記第2部分木T2の枝の中から前記始点からのマンハッタン距離が最短になる枝上の終点を見つけて第1候補パスを生成し、
前記第2部分木T2の終点はそのままで、前記第1部分木T1の枝の中から前記終点からの距離が最短になる枝上の始点を見つけて第2候補パスを生成し、
前記第1候補パスの距離d1が前記第2候補パスの距離d2以下で且つ前記処理対象とするパスの距離d以下の場合は、終点を変更した前記第1候補パスを新パスとして前記パ スの集合を更新し、
前記第2候補パスの距離d2が前記第2候補パスの距離d1以下で且つ前記処理対象とするパスの距離d以下の場合は、始点を変更した前記第2候補パスを新パスとして前記パスの集合を更新し、
前記第1および第2候補パスの距離d1、d2が各々前記処理対象とするパスの距離d以上の場合は、始点及び終点を変えずパスをそのまま維持することを特徴とする概略配線方法。 - 請求項1の概略配線方法に於いて、前記禁止領域迂回過程は、
前記禁止領域にある始点を外部に移動する場合、移動先の新たな始点として元の始点から辿れる前記スタイナー木の枝上の点を候補点とし、また移動先の新たな終点として元の終点から辿れる前記スタイナー木の全ての枝上の点を候補点とし、前記候補点のうち、前記禁止領域外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んでパスを変更する第1修正過程と、
前記禁止領域を経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記禁止領域の外を通る経路を選んでパスを変更する第2修正過程と、
を備えたことを特徴とする概略配線方法。 - 請求項1の概略配線方法に於いて、前記配線混雑領域迂回過程は、
前記ブロック内に始点又は終点がある場合、移動先の新たな始点又は終点として元の始点又は終点から辿れる前記スタイナー木の枝上の点を候補点とし、前記候補点のうち、前記ブロック外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んで前記ブロックを通らない経路を見つけてパスを変更する第1修正過程と、
前記ブロックを経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記ブロックの外を通る経路を選んでパスを変更する第2修正過程と、
を備えたことを特徴とする概略配線方法。 - チップ上に配置されたセルのネット端子間の概略配線を求める概略配線装置に於いて、
層、禁止領域、配線容量といった制約条件なしに生成したスタイナー木を初期解として生成するスタイナー木生成部と、
前記スタイナー木を、少なくとも3本以上の枝の交点であるスタイナーポイントを値にもつ複数のパスに分割するパス集合を生成するパス集合生成部と、
前記スタイナー木のパス集合につき、前記制約条件を考慮したパスの修正により、線長がなるべく増えないようにスタイナー木の部分修正を繰り返して概略配線を得るパス修正部と、
を備え、前記パス修正部は、
前記スタイナー木のパス集合に対し、前記禁止領域を通るパスを、前記禁止領域を通らないパスに変更する禁止領域迂回処理部と、
前記スタイナー木のパス集合に対し、前記配線容量を越える配線数の配線混雑領域を通るパスを、前記配線容量以下の配線数となるように前記配線混雑領域を通らないパスに変更する配線混雑領域迂回処理部と、
前記スタイナー木のパス集合に対し、前記制約条件に基づくスタイナー木の部分修正の終了後に、各パスの線長を改善するようにパスに変更する線長改善処理部と、
を備え、
前記禁止領域迂回処理部は、
パスの始点、終点、及び経路が前記禁止領域を通るか否か判定し、
禁止領域を通らない場合は処理を終了し、
パスの始点あるいは終点いずれかが禁止領域にある場合は、始点あるいは終点を前記禁止領域外に移動した後に前記パスの集合を更新し、禁止領域外のパスの始点あるいは終点が見つからない場合はパスを変更せずに処理を終了し、
パスが前記禁止領域を通っている場合は、禁止領域を通らないような経路に変更し、
前記配線混雑領域迂回処理部は、
配線領域を所定の大きさに分割したブロックの各々について、前記ブロックを通過できる線分数の最大値を示す配線容量と、前記ブロックを現在通過している線分数を示す配線混雑度をそれぞれ定義し、
前記ブロックの配線混雑度が配線容量以下の場合は、処理を終了し、
前記ブロックの配線混雑度が配線容量を越えている場合は、前記ブロックを通過するパスについて、始点及び終点がブロックの外にある場合は、始点及び終点を変更せずに、ブロックを通らない経路を見つけてパスを変更し、見つからなければ元のパスを維持し、
パスの始点と終点のいずれか一方がブロック内で他方がブロック外にある場合は、ブロック内の端点をブロック外に見つけ、ブロックを通らない経路を見つけパスを変更し、見つからなければ元のパスを維持し、
パスの始点及び終点の両方がブロック内にある場合は元のパスを維持し、
パスが修正されたらブロックの配線混雑度を再計算して前記配線容量以下になるまで前記処理を繰り返し、
前記線長改善処理部は、
処理対象とするパスに属する枝をスタイナー木から外して始点から辿れる枝の集合である第1部分木T1と、終点から辿れる枝の集合である第2部分木T2とに分け、
前記第1部分木T1の始点はそのままで、前記第2部分木T2の枝の中から前記始点からのマンハッタン距離が最短になる枝上の終点を見つけて第1候補パスを生成し、
前記第2部分木T2の終点はそのままで、前記第1部分木T1の枝の中から前記終点からの距離が最短になる枝上の始点を見つけて第2候補パスを生成し、
前記第1候補パスの距離d1が前記第2候補パスの距離d2以下で且つ前記処理対象とするパスの距離d以下の場合は、終点を変更した前記第1候補パスを新パスとして前記パスの集合を更新し、
前記第2候補パスの距離d2が前記第2候補パスの距離d1以下で且つ前記処理対象とするパスの距離d以下の場合は、始点を変更した前記第2候補パスを新パスとして前記パスの集合を更新し、
前記第1および第2候補パスの距離d1、d2が各々前記処理対象とするパスの距離d以上の場合は、始点及び終点を変えずパスをそのまま維持することを特徴とする概略配線装置。 - 請求項4の概略配線装置に於いて、前記禁止領域迂回処理部は、
前記禁止領域にある始点を外部に移動する場合、移動先の新たな始点として元の始点から辿れる前記スタイナー木の枝上の点を候補点とし、また移動先の新たな終点として元の終点から辿れる前記スタイナー木の全ての枝上の点を候補点とし、前記候補点のうち、前記禁止領域外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んでパスを変更する第1修正部と、
前記禁止領域を経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記禁止領域の外を通る経路を選んでパスを変更する第2修正部程と、
を備えたことを特徴とする概略配線装置。 - 請求項4の概略配線装置に於いて、前記配線混雑領域迂処理回部は、
前記ブロック内に始点又は終点がある場合、移動先の新たな始点又は終点として元の始点又は終点から辿れる前記スタイナー木の枝上の点を候補点とし、前記候補点のうち、前記ブロック外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んで前記ブロックを通らない経路を見つけてパスを変更する第1修正部と、
前記ブロックを経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記ブロックの外を通る経路を選んでパスを変更する第2修正部と、
を備えたことを特徴とする概略配線装置。 - チップ上に配置されたセルのネット端子間の概略配線を求める概略配線処理プログラムを格納したコンピュータ読取り可能な記録媒体に於いて、
層、禁止領域、配線容量といった制約条件なしに生成したスタイナー木を初期解として生成するスタイナー木生成モジュールと、
前記スタイナー木を、少なくとも3本以上の枝の交点であるスタイナーポイントを値にもつ複数のパスに分割するパス集合を生成するパス集合生成モジュールと、
前記スタイナー木のパス集合につき、前記制約条件を考慮したパスの修正により、線長がなるべく増えないようにスタイナー木の部分修正を繰り返して概略配線を得るパス修正モジュールと、
を備え、前記パス修正モジュールは、
前記スタイナー木のパス集合に対し、前記禁止領域を通るパスを、前記禁止領域を通らないパスに変更する禁止領域迂回処理モジュールと、
前記スタイナー木のパス集合に対し、前記配線容量を越える配線数の配線混雑領域を通るパスを、前記配線容量以下の配線数となるように前記配線混雑領域を通らないパスに変更する混雑領域迂回処理モジュールと、
前記スタイナー木のパス集合に対し、前記制約条件に基づくスタイナー木の部分修正の終了後に、各パスの線長を改善するようにパスに変更する線長改善処理モジュールと、
を備え、
前記禁止領域迂回処理モジュールは、
パスの始点、終点、及び経路が前記禁止領域を通るか否か判定し、
禁止領域を通らない場合は処理を終了し、
パスの始点あるいは終点いずれかが禁止領域にある場合は、始点あるいは終点を前記禁止領域外に移動した後に前記パスの集合を更新し、禁止領域外のパスの始点あるいは終点が見つからない場合はパスを変更せずに処理を終了し、
パスが前記禁止領域を通っている場合は、禁止領域を通らないような経路に変更し、
前記配線混雑領域迂回処理モジュールは、
配線領域を所定の大きさに分割したブロックの各々について、前記ブロックを通過できる線分数の最大値を示す配線容量と、前記ブロックを現在通過している線分数を示す配線混雑度をそれぞれ定義し、
前記ブロックの配線混雑度が配線容量以下の場合は、処理を終了し、
前記ブロックの配線混雑度が配線容量を越えている場合は、前記ブロックを通過するパスについて、始点及び終点がブロックの外にある場合は、始点及び終点を変更せずに、ブロックを通らない経路を見つけてパスを変更し、見つからなければ元のパスを維持し、
パスの始点と終点のいずれか一方がブロック内で他方がブロック外にある場合は、ブロック内の端点をブロック外に見つけ、ブロックを通らない経路を見つけパスを変更し、見つからなければ元のパスを維持し、
パスの始点及び終点の両方がブロック内にある場合は元のパスを維持し、
パスが修正されたらブロックの配線混雑度を再計算して前記配線容量以下になるまで前記処理を繰り返し、
前記線長改善処理モジュールは、
処理対象とするパスに属する枝をスタイナー木から外して始点から辿れる枝の集合である第1部分木T1と、終点から辿れる枝の集合である第2部分木T2とに分け、
前記第1部分木T1の始点はそのままで、前記第2部分木T2の枝の中から前記始点からのマンハッタン距離が最短になる枝上の終点を見つけて第1候補パスを生成し、
前記第2部分木T2の終点はそのままで、前記第1部分木T1の枝の中から前記終点からの距離が最短になる枝上の始点を見つけて第2候補パスを生成し、
前記第1候補パスの距離d1が前記第2候補パスの距離d2以下で且つ前記処理対象とするパスの距離d以下の場合は、終点を変更した前記第1候補パスを新パスとして前記パスの集合を更新し、
前記第2候補パスの距離d2が前記第2候補パスの距離d1以下で且つ前記処理対象とするパスの距離d以下の場合は、始点を変更した前記第2候補パスを新パスとして前記パスの集合を更新し、
前記第1および第2候補パスの距離d1、d2が各々前記処理対象とするパスの距離d以上の場合は、始点及び終点を変えずパスをそのまま維持する概略配線処理プログラムを格納したことを特徴とする記録媒体。 - 請求項7の記録媒体に於いて、前記禁止領域迂回処理モジュールは、
前記禁止領域にある始点を外部に移動する場合、移動先の新たな始点として元の始点から辿れる前記スタイナー木の枝上の点を候補点とし、また移動先の新たな終点として元の終点から辿れる前記スタイナー木の全ての枝上の点を候補点とし、前記候補点のうち、前記禁止領域外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んでパスを変更する第1修正モジュールと、
前記禁止領域を経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記禁止領域の外を通る経路を選んでパスを変更する第2修正部モジュールと、
を備えたことを特徴とする記録媒体。 - 請求項7の記録媒体に於いて、前記配線混雑領域迂回処理モジュールは、
前記ブロック内に始点又は終点がある場合、移動先の新たな始点又は終点として元の始点又は終点から辿れる前記スタイナー木の枝上の点を候補点とし、前記候補点のうち、前記ブロック外にあり且つ線長が最短になる候補点を新たな始点又は終点に選んで前記ブロックを通らない経路を見つけてパスを変更する第1修正モジュールと、
前記ブロックを経路が通過する場合、始点および終点を変更することなく線長がなるべく増えないように前記ブロックの外を通る経路を選んでパスを変更する第2修正モジュールと、
を備えたことを特徴とする記録媒体。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111582431A (zh) * | 2020-05-14 | 2020-08-25 | 福州大学 | 一种两步式X结构Steiner最小树构建方法 |
Families Citing this family (104)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3986717B2 (ja) * | 1999-12-01 | 2007-10-03 | 富士通株式会社 | パス決定方法及び記憶媒体 |
US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
US7139992B2 (en) * | 2000-12-01 | 2006-11-21 | Sun Microsystems, Inc. | Short path search using tiles and piecewise linear cost propagation |
US20020104061A1 (en) * | 2000-12-01 | 2002-08-01 | Sun Microsystems, Inc. | Systems and methods for linear minimal convolution |
US6957410B2 (en) * | 2000-12-07 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for adaptively selecting the wiring model for a design region |
US6516455B1 (en) * | 2000-12-06 | 2003-02-04 | Cadence Design Systems, Inc. | Partitioning placement method using diagonal cutlines |
CN1529864B (zh) * | 2000-12-06 | 2010-05-05 | 凯登斯设计系统有限公司 | 在布局中考虑到斜布线的方法和装置 |
US7080336B2 (en) * | 2000-12-06 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs |
US7055120B2 (en) * | 2000-12-06 | 2006-05-30 | Cadence Design Systems, Inc. | Method and apparatus for placing circuit modules |
US6826737B2 (en) | 2000-12-06 | 2004-11-30 | Cadence Design Systems, Inc. | Recursive partitioning placement method and apparatus |
US7003754B2 (en) * | 2000-12-07 | 2006-02-21 | Cadence Design Systems, Inc. | Routing method and apparatus that use of diagonal routes |
US7024650B2 (en) * | 2000-12-06 | 2006-04-04 | Cadence Design Systems, Inc. | Method and apparatus for considering diagonal wiring in placement |
US6858935B1 (en) | 2000-12-07 | 2005-02-22 | Cadence Design Systems, Inc. | Simulating euclidean wiring directions using manhattan and diagonal directional wires |
US6858928B1 (en) | 2000-12-07 | 2005-02-22 | Cadence Design Systems, Inc. | Multi-directional wiring on a single metal layer |
US7073150B2 (en) * | 2000-12-07 | 2006-07-04 | Cadence Design Systems, Inc. | Hierarchical routing method and apparatus that use diagonal routes |
US6915501B2 (en) | 2001-01-19 | 2005-07-05 | Cadence Design Systems, Inc. | LP method and apparatus for identifying routes |
US6738960B2 (en) * | 2001-01-19 | 2004-05-18 | Cadence Design Systems, Inc. | Method and apparatus for producing sub-optimal routes for a net by generating fake configurations |
US7036101B2 (en) * | 2001-02-26 | 2006-04-25 | Cadence Design Systems, Inc. | Method and apparatus for scalable interconnect solution |
US6591411B2 (en) * | 2001-03-15 | 2003-07-08 | International Business Machines Corporation | Apparatus and method for determining buffered steiner trees for complex circuits |
US6996512B2 (en) * | 2001-04-19 | 2006-02-07 | International Business Machines Corporation | Practical methodology for early buffer and wire resource allocation |
US7107564B1 (en) * | 2001-06-03 | 2006-09-12 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
US6957411B1 (en) | 2001-06-03 | 2005-10-18 | Cadence Design Systems, Inc. | Gridless IC layout and method and apparatus for generating such a layout |
US7069530B1 (en) | 2001-06-03 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for routing groups of paths |
US6895567B1 (en) | 2001-06-03 | 2005-05-17 | Cadence Design Systems, Inc. | Method and arrangement for layout of gridless nonManhattan semiconductor integrated circuit designs |
US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
US7143382B2 (en) | 2001-08-23 | 2006-11-28 | Cadence Design Systems, Inc. | Method and apparatus for storing routes |
US6795958B2 (en) | 2001-08-23 | 2004-09-21 | Cadence Design Systems, Inc. | Method and apparatus for generating routes for groups of related node configurations |
US6931616B2 (en) * | 2001-08-23 | 2005-08-16 | Cadence Design Systems, Inc. | Routing method and apparatus |
US6877149B2 (en) | 2001-08-23 | 2005-04-05 | Cadence Design Systems, Inc. | Method and apparatus for pre-computing routes |
US7398498B2 (en) | 2001-08-23 | 2008-07-08 | Cadence Design Systems, Inc. | Method and apparatus for storing routes for groups of related net configurations |
JP4490006B2 (ja) * | 2001-08-24 | 2010-06-23 | 富士通株式会社 | 自動配線方法,自動配線処理装置および自動配線処理プログラム |
US7058913B1 (en) | 2001-09-06 | 2006-06-06 | Cadence Design Systems, Inc. | Analytical placement method and apparatus |
JP2003132106A (ja) * | 2001-10-24 | 2003-05-09 | Bogenpfeil:Kk | 適切ネットワーク形状である準最小の木の形成・探索・生成方法及びそのプログラムを記録した情報記録媒体 |
JP2003167935A (ja) * | 2001-12-03 | 2003-06-13 | Fujitsu Ltd | 配線経路決定装置、グループ決定装置、配線経路決定プログラム、およびグループ決定プログラム |
US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
US7036105B1 (en) * | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
US6792587B2 (en) * | 2002-01-28 | 2004-09-14 | Sun Microsystems, Inc. | 2.5-D graph for multi-layer routing |
US6615401B1 (en) * | 2002-03-06 | 2003-09-02 | Lsi Logic Corporation | Blocked net buffer insertion |
US6904584B2 (en) * | 2002-05-06 | 2005-06-07 | International Business Machines Corporation | Method and system for placing logic nodes based on an estimated wiring congestion |
US7058917B1 (en) | 2002-06-04 | 2006-06-06 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
US7069531B1 (en) | 2002-07-15 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states in a space with more than two dimensions |
US7047512B1 (en) | 2002-06-04 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
US7051298B1 (en) | 2002-06-04 | 2006-05-23 | Cadence Design Systems, Inc. | Method and apparatus for specifying a distance between an external state and a set of states in space |
US7010771B2 (en) * | 2002-11-18 | 2006-03-07 | Cadence Design Systems, Inc. | Method and apparatus for searching for a global path |
US7624367B2 (en) | 2002-11-18 | 2009-11-24 | Cadence Design Systems, Inc. | Method and system for routing |
US6996789B2 (en) * | 2002-11-18 | 2006-02-07 | Cadence Design Systems, Inc. | Method and apparatus for performing an exponential path search |
US6988257B2 (en) * | 2002-11-18 | 2006-01-17 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7093221B2 (en) | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
US7216308B2 (en) | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
US6892369B2 (en) * | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
US7171635B2 (en) * | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7480885B2 (en) * | 2002-11-18 | 2009-01-20 | Cadence Design Systems, Inc. | Method and apparatus for routing with independent goals on different layers |
US7003752B2 (en) * | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7047513B2 (en) * | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
US7080342B2 (en) * | 2002-11-18 | 2006-07-18 | Cadence Design Systems, Inc | Method and apparatus for computing capacity of a region for non-Manhattan routing |
US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
US7707307B2 (en) * | 2003-01-09 | 2010-04-27 | Cisco Technology, Inc. | Method and apparatus for constructing a backup route in a data communications network |
US6990648B2 (en) * | 2003-04-04 | 2006-01-24 | International Business Machines Corporation | Method for identification of sub-optimally placed circuits |
US20040267977A1 (en) * | 2003-06-30 | 2004-12-30 | Mysore Sriram | Topology based replacement routing of signal paths |
JP2005100239A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデル |
US7152217B1 (en) * | 2004-04-20 | 2006-12-19 | Xilinx, Inc. | Alleviating timing based congestion within circuit designs |
US7784010B1 (en) | 2004-06-01 | 2010-08-24 | Pulsic Limited | Automatic routing system with variable width interconnect |
US7131096B1 (en) | 2004-06-01 | 2006-10-31 | Pulsic Limited | Method of automatically routing nets according to current density rules |
US7848240B2 (en) * | 2004-06-01 | 2010-12-07 | Cisco Technology, Inc. | Method and apparatus for forwarding data in a data communications network |
US7373628B1 (en) | 2004-06-01 | 2008-05-13 | Pulsic Limited | Method of automatically routing nets using a Steiner tree |
US8095903B2 (en) | 2004-06-01 | 2012-01-10 | Pulsic Limited | Automatically routing nets with variable spacing |
US7257797B1 (en) | 2004-06-07 | 2007-08-14 | Pulsic Limited | Method of automatic shape-based routing of interconnects in spines for integrated circuit design |
US20060281221A1 (en) * | 2005-06-09 | 2006-12-14 | Sharad Mehrotra | Enhanced routing grid system and method |
WO2007074402A2 (en) * | 2005-06-21 | 2007-07-05 | Pulsic Limited | High-speed shape-based router |
US7603644B2 (en) | 2005-06-24 | 2009-10-13 | Pulsic Limited | Integrated circuit routing and compaction |
US7363607B2 (en) | 2005-11-08 | 2008-04-22 | Pulsic Limited | Method of automatically routing nets according to parasitic constraint rules |
US8201128B2 (en) | 2006-06-16 | 2012-06-12 | Cadence Design Systems, Inc. | Method and apparatus for approximating diagonal lines in placement |
US8250514B1 (en) | 2006-07-13 | 2012-08-21 | Cadence Design Systems, Inc. | Localized routing direction |
US7861205B2 (en) * | 2008-07-07 | 2010-12-28 | Cadence Design Systems, Inc. | Spine selection mode for layout editing |
JP5309878B2 (ja) * | 2008-10-17 | 2013-10-09 | 富士通株式会社 | 配線方法、自動配線装置、及びプログラム |
US8458636B1 (en) | 2009-03-18 | 2013-06-04 | Pulsic Limited | Filling vacant areas of an integrated circuit design |
JP2010287001A (ja) * | 2009-06-10 | 2010-12-24 | Fujitsu Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
US8365129B2 (en) * | 2009-12-04 | 2013-01-29 | Microsoft Corporation | Edge routing using connection regions |
JP2011186625A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 半導体集積回路のレイアウト装置及びレイアウト方法 |
US8417709B2 (en) * | 2010-05-27 | 2013-04-09 | International Business Machines Corporation | Automatic refinement of information extraction rules |
US8370786B1 (en) * | 2010-05-28 | 2013-02-05 | Golden Gate Technology, Inc. | Methods and software for placement improvement based on global routing |
US9747406B2 (en) * | 2010-11-29 | 2017-08-29 | Synopsys, Inc. | Spine routing with multiple main spines |
US8365120B2 (en) * | 2010-12-02 | 2013-01-29 | International Business Machines Corporation | Resolving global coupling timing and slew violations for buffer-dominated designs |
US8418113B1 (en) | 2011-10-03 | 2013-04-09 | International Business Machines Corporation | Consideration of local routing and pin access during VLSI global routing |
US8635577B2 (en) * | 2012-06-01 | 2014-01-21 | International Business Machines Corporation | Timing refinement re-routing |
US8621412B1 (en) * | 2012-09-11 | 2013-12-31 | Apple Inc. | Micro-regions for auto place and route optimization |
US9541401B1 (en) * | 2013-02-13 | 2017-01-10 | The United States Of America, As Represented By The Secretary Of The Navy | Method and system for determining shortest oceanic routes |
US10192019B2 (en) * | 2013-09-25 | 2019-01-29 | Synopsys, Inc. | Separation and minimum wire length constrained maze routing method and system |
US9396302B2 (en) * | 2013-10-02 | 2016-07-19 | Utah State University | Global router using graphics processing unit |
US10719653B2 (en) | 2013-10-09 | 2020-07-21 | Synopsys, Inc. | Spine routing and pin grouping with multiple main spines |
US9298874B2 (en) | 2014-02-07 | 2016-03-29 | Qualcomm Incorporated | Time-variant temperature-based 2-D and 3-D wire routing |
US10794721B2 (en) * | 2016-07-13 | 2020-10-06 | Taymour Semnani | Real-time mapping using geohashing |
GB2571333B (en) * | 2018-02-26 | 2021-12-01 | Advanced Risc Mach Ltd | Integrated circuit design |
CN110096823B (zh) * | 2019-05-08 | 2022-10-04 | 深圳职业技术学院 | 基于二进制编码的数字集成电路布线方法及终端设备 |
US11829909B2 (en) * | 2020-11-06 | 2023-11-28 | Sap Se | Route finder for integrated planning |
CN112883682B (zh) * | 2021-03-15 | 2022-04-29 | 北京华大九天科技股份有限公司 | 集成电路的总体布线方法及设备和存储介质 |
CN113255284B (zh) * | 2021-05-30 | 2023-07-18 | 上海立芯软件科技有限公司 | 全局布线中快速局部拆线重布方法 |
AU2022316165A1 (en) * | 2021-07-23 | 2024-01-18 | David Michael WARME | Computer-implemented methods and systems for strengthening violated inequalities |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6239024A (ja) * | 1985-08-14 | 1987-02-20 | Fujitsu Ltd | 理論線長によるデイレ−解析処理装置 |
JPH02244280A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | 配線方式 |
JPH10313058A (ja) * | 1997-05-13 | 1998-11-24 | Toshiba Corp | 半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路設計プログラムを記録したコンピュータ読み取り可能な記録媒体、及び、半導体集積回路製造方法 |
-
1998
- 1998-12-22 JP JP2000590207A patent/JP4227304B2/ja not_active Expired - Fee Related
- 1998-12-22 WO PCT/JP1998/005815 patent/WO2000038228A1/ja active Application Filing
-
2001
- 2001-03-08 US US09/800,490 patent/US6415427B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111582431A (zh) * | 2020-05-14 | 2020-08-25 | 福州大学 | 一种两步式X结构Steiner最小树构建方法 |
CN111582431B (zh) * | 2020-05-14 | 2022-07-08 | 福州大学 | 一种两步式X结构Steiner最小树构建方法 |
Also Published As
Publication number | Publication date |
---|---|
US20010009031A1 (en) | 2001-07-19 |
WO2000038228A1 (fr) | 2000-06-29 |
US6415427B2 (en) | 2002-07-02 |
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