JPS6239024A - 理論線長によるデイレ−解析処理装置 - Google Patents
理論線長によるデイレ−解析処理装置Info
- Publication number
- JPS6239024A JPS6239024A JP60178986A JP17898685A JPS6239024A JP S6239024 A JPS6239024 A JP S6239024A JP 60178986 A JP60178986 A JP 60178986A JP 17898685 A JP17898685 A JP 17898685A JP S6239024 A JPS6239024 A JP S6239024A
- Authority
- JP
- Japan
- Prior art keywords
- line length
- delay
- wiring
- route
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ概要〕
ＬＳＩにおける素子の配置によって、信号伝達の遅延時
間が定まり、所望する処理速度が得られない場合や、Ｌ
ＳＩの正常な動作が保証されない場合がある。従って、
ＬＳ！設計においては、信号のディレーを解析し、評価
することが必要となる。本発明は、実際の配線経路を算
出する前に。
間が定まり、所望する処理速度が得られない場合や、Ｌ
ＳＩの正常な動作が保証されない場合がある。従って、
ＬＳ！設計においては、信号のディレーを解析し、評価
することが必要となる。本発明は、実際の配線経路を算
出する前に。
特にスタイナー木の近似解によって、仮想配線経路を定
め、配置終了時に直ちに仮想配線経路に基づく理論線長
により、高精度にディレー解析が行われるようにし、イ
ンタラクティブに配置を修正できるようにして、高速な
Ｌ Ｓ Ｉの１／イ゛７ウトを可能にしている。
め、配置終了時に直ちに仮想配線経路に基づく理論線長
により、高精度にディレー解析が行われるようにし、イ
ンタラクティブに配置を修正できるようにして、高速な
Ｌ Ｓ Ｉの１／イ゛７ウトを可能にしている。
未発明は、ｉ、ｓｉのレイ゛ソ′つ；・容計算機にょう
処理するシステムであって、特に仮想配線経路に基づく
理論線長により、信号の遅延時間をＪＷ析し。
処理するシステムであって、特に仮想配線経路に基づく
理論線長により、信号の遅延時間をＪＷ析し。
−インタラクティブに素子の配置変更とディし・−評価
とを操り返すことができるようにした理論線長によるデ
ィレー解析処理装置に関するものである。
とを操り返すことができるようにした理論線長によるデ
ィレー解析処理装置に関するものである。
近年の高速計算機の開発設計においては、信号の遅延時
間を精密に解析することが必須となっており、その解析
結果によって、ＬＳＩにおけるマクロセル等の素子の配
置を変更して、最適な結果が得られるようにすることが
行われている。
間を精密に解析することが必須となっており、その解析
結果によって、ＬＳＩにおけるマクロセル等の素子の配
置を変更して、最適な結果が得られるようにすることが
行われている。
一般に、ＬＳＩにおける信号の遅延要因としては、素子
固有のディレー、配線に関するディレー。
固有のディレー、配線に関するディレー。
およびファンアラ１−．ドツト、ＬＳＩビン容量等によ
るその他のディ１．・−がある６素子固有のディレーは
、素子種類毎に予め法主ったディレー値などを持つので
、予め定義付けることが可能である。
るその他のディ１．・−がある６素子固有のディレーは
、素子種類毎に予め法主ったディレー値などを持つので
、予め定義付けることが可能である。
一方、配線に関するディレーの場合１分岐点位置が考慮
された配線長によるディレー値が重要な要素となり、従
って、素子の配置が決まって、その配線処理がなされな
げれば、満足するディ［／−評価を行うことができない
。
された配線長によるディレー値が重要な要素となり、従
って、素子の配置が決まって、その配線処理がなされな
げれば、満足するディ［／−評価を行うことができない
。
第６図は従来方式による問題点を説明するための図であ
る。
る。
従来５例えば第６図に示すように、論理入力情報に基づ
いて、素子配置処理を行い１次に素子間の配線処理を行
い、その実際の配線処理結果から。
いて、素子配置処理を行い１次に素子間の配線処理を行
い、その実際の配線処理結果から。
ディレー評価のための各素子のインタフェース・データ
を抽出・作成し、実線長すなわち実際の各配線の長さに
基づいてディレー評価を行うようにしていた。そして、
ディレー評価結果をプリンタ等に出力する。設計者は、
その評価結果のリストを見て、満足する結果が得られな
い場合、マクロセル等の素子の配置変更を指示し、ディ
レー評価のためのジョブを再投入して、満足する結果が
得られるまで、同様に処理を繰り返す。
を抽出・作成し、実線長すなわち実際の各配線の長さに
基づいてディレー評価を行うようにしていた。そして、
ディレー評価結果をプリンタ等に出力する。設計者は、
その評価結果のリストを見て、満足する結果が得られな
い場合、マクロセル等の素子の配置変更を指示し、ディ
レー評価のためのジョブを再投入して、満足する結果が
得られるまで、同様に処理を繰り返す。
素子間の配線処理では。いわゆるり−（Ｌｅｅ）のアル
ゴリズムや２周知のライン・サーチ法が用いられる。こ
の配線処理は、配線障害物のチェック等を厳密に行い、
実際に配線可能な経路を探索するので、非常に時間がか
かり２例えばＩ Ｌ Ｓ ＋について、１時間以上の計
算機処理時間を費やす。
ゴリズムや２周知のライン・サーチ法が用いられる。こ
の配線処理は、配線障害物のチェック等を厳密に行い、
実際に配線可能な経路を探索するので、非常に時間がか
かり２例えばＩ Ｌ Ｓ ＋について、１時間以上の計
算機処理時間を費やす。
そのため、ディレー評価は、バッチ処理でなされるのが
普通であり、１回のディレー評価のためのターン・アラ
ウンドが非常に長くなるという問題があった。
普通であり、１回のディレー評価のためのターン・アラ
ウンドが非常に長くなるという問題があった。
本発明は」二記問題点の解決を図り、ディレー評価およ
びそれによる素子配置変更を、高速に行い得るようにし
、効率的なＬＳＩ設計を可能とすることを目的とする。
びそれによる素子配置変更を、高速に行い得るようにし
、効率的なＬＳＩ設計を可能とすることを目的とする。
第１図は本発明の基本構成図を示す。
第１図において、１０はキーボード、１１はディスプレ
イ、１２はマンマシン・インタフェース部、１３は素子
の配置変更を指示するコマンド等を受は付けるコマンド
処理部、１４ばディスプレイ１１への表示制御を行う表
示制御部、１５は素子の種類や接続情報等のＬＳＩ設計
に関する情ｔＲが格納された設計用データベース、１Ｇ
はマクロセル等の素子の自動配置を行う素子配置部、１
７は配置変更コマンドに従って素子の配置を変更する配
置変更部、１８は各素子の種類と回転方向情報等により
、各素子の端子位置座標を算出する端子位置算出部、１
９は仮想配線経路による理論線長に基づきディレーを評
価する理論線長ディレー評価部、２０は配線禁止領域上
に配線の分岐点が予想される場合、禁止領域の迂回点を
想定する迂回点設定部、２１はスタイナー木の近似解に
より。
イ、１２はマンマシン・インタフェース部、１３は素子
の配置変更を指示するコマンド等を受は付けるコマンド
処理部、１４ばディスプレイ１１への表示制御を行う表
示制御部、１５は素子の種類や接続情報等のＬＳＩ設計
に関する情ｔＲが格納された設計用データベース、１Ｇ
はマクロセル等の素子の自動配置を行う素子配置部、１
７は配置変更コマンドに従って素子の配置を変更する配
置変更部、１８は各素子の種類と回転方向情報等により
、各素子の端子位置座標を算出する端子位置算出部、１
９は仮想配線経路による理論線長に基づきディレーを評
価する理論線長ディレー評価部、２０は配線禁止領域上
に配線の分岐点が予想される場合、禁止領域の迂回点を
想定する迂回点設定部、２１はスタイナー木の近似解に
より。
配線の短い仮想配線経路を定めるスタイナー木近似解算
出部、２２は理論線長によりディレー解析を行うディレ
ー解析部、２３はディレー解析結果を表示する解析結果
表示部、２４はＬｅｅアルゴリズムやラインサーチ法に
より、実際の配線経路を定める素子間配線部、２５は実
際の配線経路によるディレー評価を行う実線長ディレー
評価部を表す。
出部、２２は理論線長によりディレー解析を行うディレ
ー解析部、２３はディレー解析結果を表示する解析結果
表示部、２４はＬｅｅアルゴリズムやラインサーチ法に
より、実際の配線経路を定める素子間配線部、２５は実
際の配線経路によるディレー評価を行う実線長ディレー
評価部を表す。
マンマシン・インタフェース部１２および理論線長ディ
レー評価部１９を除いた部分は、従来。
レー評価部１９を除いた部分は、従来。
バッチ処理によりなされていた処理と同様な処理を行う
と考えてよい。実線長ディレー評価部２５は、必要に応
じて設ければよい。
と考えてよい。実線長ディレー評価部２５は、必要に応
じて設ければよい。
〔作用］
本発明は、素子配置終了後に、理論線長ディ１／−評価
部１９により、仮想配線経路を想定して。
部１９により、仮想配線経路を想定して。
高精度ム理論線長を得ることができるようにし。
これに基づいてディレー評価を行い、マンマシン・イン
タフェース部１２により、インタラクティブに素子配置
の変更を行い得るようにしたものである。仮想配線経路
は、配線禁止領域を大局的にとらえたもので迂回点が定
められて、いわゆるスタイナー木の近似解によって決定
される。従って。
タフェース部１２により、インタラクティブに素子配置
の変更を行い得るようにしたものである。仮想配線経路
は、配線禁止領域を大局的にとらえたもので迂回点が定
められて、いわゆるスタイナー木の近似解によって決定
される。従って。
線長の予測が、迅速かつ高精度に行われ、瞬時的に予測
した理論線長によるディレー評価結果が出力され、その
場で直ちに、素子の配置にディレー評価結果を反映させ
ることができる。
した理論線長によるディレー評価結果が出力され、その
場で直ちに、素子の配置にディレー評価結果を反映させ
ることができる。
第２図は迂回点の設定を説明する図、第３図はスタイナ
ー木による配線経路の決定を、説明する回。
ー木による配線経路の決定を、説明する回。
第４図は混雑度による迂回点設定を説明する図。
第５図は本発明の実施例に係る理論線長と実線長との比
較を示す図である。
較を示す図である。
論理入力情報により、各種ゲートやフリップフロップ等
の必要とされるマクロが決定され、その接続情報が定め
られると、第１図図示素子配置部１６は、各素子の自動
配置を行う。この配置は。
の必要とされるマクロが決定され、その接続情報が定め
られると、第１図図示素子配置部１６は、各素子の自動
配置を行う。この配置は。
例えば、約２．０００ Ｘ ２．０００グリツドの格子
点を基準座標として行われ、端子位Ｗ’Ｊ−出部１８は
、各素子の入出力端子の位置座標を、各素子の種類と回
転方向とにより算出する。
点を基準座標として行われ、端子位Ｗ’Ｊ−出部１８は
、各素子の入出力端子の位置座標を、各素子の種類と回
転方向とにより算出する。
本発明では、素子間の実際の配線を行う前に。
コマンド処理部１３を介して、理論線長ディレー評価部
１９を起動できるようになっている。
１９を起動できるようになっている。
理論線長ディレー評価部１９の迂回点設定部２０は、第
２図に示すように、禁止領域３０における配線の迂回点
を定める、なお、この禁止領域は２素子の配置が終了し
た時点で知ることが可能である。例えば、第２図（イ）
図示のように禁止領域３０上に分岐点Ｘが予想された場
合、第２図（ロ）図示のように分岐点Ｘを、禁止領域３
０の左右上下いずれかへ移動させる。
２図に示すように、禁止領域３０における配線の迂回点
を定める、なお、この禁止領域は２素子の配置が終了し
た時点で知ることが可能である。例えば、第２図（イ）
図示のように禁止領域３０上に分岐点Ｘが予想された場
合、第２図（ロ）図示のように分岐点Ｘを、禁止領域３
０の左右上下いずれかへ移動させる。
次にスタイナー木近似解算出部２１は、いわゆるスタイ
ナー木による仮想配線経路を定める。スタイナー木の完
全解は難解であるが、近似解は比較的簡単に求めること
ができる。例えば、第３図（イ）図示のようにグリッド
３１上に接続すべき点Ａ、Ｂ、Ｃ，Ｄの４点があるとす
る。最初に配線区間の短い区間の点Ｂ、Ｃを選び、その
仮想経路を設定する。経路ＢＥＣまたは経路ＢＦＣの２
つの候補が選ばれる。次にこの経路上の点を含む短い区
間の点が探し出される。これにより１点りが選ばれ、第
３図（ロ）図示のように、経路ＢＦＣ上の点Ｆと１点り
との間に、経路ＦＨＤまたは経路ＦＧＤが仮定される。
ナー木による仮想配線経路を定める。スタイナー木の完
全解は難解であるが、近似解は比較的簡単に求めること
ができる。例えば、第３図（イ）図示のようにグリッド
３１上に接続すべき点Ａ、Ｂ、Ｃ，Ｄの４点があるとす
る。最初に配線区間の短い区間の点Ｂ、Ｃを選び、その
仮想経路を設定する。経路ＢＥＣまたは経路ＢＦＣの２
つの候補が選ばれる。次にこの経路上の点を含む短い区
間の点が探し出される。これにより１点りが選ばれ、第
３図（ロ）図示のように、経路ＢＦＣ上の点Ｆと１点り
との間に、経路ＦＨＤまたは経路ＦＧＤが仮定される。
経路ＢＥＣは、消去される。次に、同様にこれらの経路
上の点と点へとの最短に交わる点Ｉ（が選ばれ、最終的
に第３図（ハ）図示のようにスタイナー木が定められる
。
上の点と点へとの最短に交わる点Ｉ（が選ばれ、最終的
に第３図（ハ）図示のようにスタイナー木が定められる
。
このような処理がすべてのネット（等電位で接続される
ライン）について繰り返され、その結果得られる仮想配
線経路は、実際の配線に近い形のものとなる。
ライン）について繰り返され、その結果得られる仮想配
線経路は、実際の配線に近い形のものとなる。
なお、迂回点設定部２０は２次のように配線混雑度を考
慮した迂回点を想定してもよい。例えば第４図（イ）図
示のように、配置の終了した結果をもとに、配線混雑度
を予想する。Ａ−Ｂ間の配線通過確率は、おおよそ横方
向の格子線上は１／６、縦方向の格子線上は１１５と予
想できる。同様に、Ｃ−Ｄ間の配線通過確率は、それぞ
れ、１／４．１／３である。このような、配線通過確率
から２例えば点Ｃ１点りを頂点とする領域を準禁止領域
と定め、その外側の点Ｅ、Ｆ、Ｇを接続するにあたって
９分岐点Ｘが準禁止領域の外になるように迂回させる。
慮した迂回点を想定してもよい。例えば第４図（イ）図
示のように、配置の終了した結果をもとに、配線混雑度
を予想する。Ａ−Ｂ間の配線通過確率は、おおよそ横方
向の格子線上は１／６、縦方向の格子線上は１１５と予
想できる。同様に、Ｃ−Ｄ間の配線通過確率は、それぞ
れ、１／４．１／３である。このような、配線通過確率
から２例えば点Ｃ１点りを頂点とする領域を準禁止領域
と定め、その外側の点Ｅ、Ｆ、Ｇを接続するにあたって
９分岐点Ｘが準禁止領域の外になるように迂回させる。
ディレー解析部２２は、仮想配線経路から各線長予測を
行い、必要に応じて抵抗割付を行って。
行い、必要に応じて抵抗割付を行って。
ゲート・ディレーや理論線長ディレーのテーブルを作成
する。そして、これらの情報に基づいて。
する。そして、これらの情報に基づいて。
ディレーを解析する。即ち、各ラッチ動作条件が保証さ
れているか否か、ラッチ間の動作条件が満足されている
か否か、マックス・バス・ディレーが規定値以下である
か否かなどを調べる。
れているか否か、ラッチ間の動作条件が満足されている
か否か、マックス・バス・ディレーが規定値以下である
か否かなどを調べる。
その結果は、解析結果表示部２３に通知され。
解析結果表示部２３は２表示制御部１４に表示依頼を行
い、ディスプレイ１１にディレー評価結果を表示させる
。
い、ディスプレイ１１にディレー評価結果を表示させる
。
満足する結果が得られない場合、キーボード１０から素
子の配置変更コマンドを投入し、配置変更部１７によっ
て、素子の配置を変更し、その後。
子の配置変更コマンドを投入し、配置変更部１７によっ
て、素子の配置を変更し、その後。
再び理論線長ディレー評価部１９によって、正しく変更
されたかどうか、ディレー評価を行う。
されたかどうか、ディレー評価を行う。
理論線長によるディレー評価から正しい配置であると予
想できた場合、素子間配線部２４によって、素子間の実
際の配線を行い、必要に応じて。
想できた場合、素子間配線部２４によって、素子間の実
際の配線を行い、必要に応じて。
実線長ディレー評価部２５によって、従来と同様な実線
長によるディレー評価を行う。
長によるディレー評価を行う。
第５図は、理論線長と実線長との比較を示すグラフの一
部分を示している。なお、実際には、縦・横４０００グ
リッド程度までの範囲が示される。
部分を示している。なお、実際には、縦・横４０００グ
リッド程度までの範囲が示される。
理論線長と実線長とが一致すれば、望ましいと言える。
グラフ上の数値は、各素子間配線の対応数を表している
。待て、ＡないしＧは、それぞれ以下の数ｎに対応する
、 Ａ：１０≦ｎく２０ Ｂ：２０≦ｎく３０ Ｃ：３０≦ｎく４０ Ｄ：４０≦ｎく５０ Ｅ：５０≦ｎ＜５Ｑ Ｆ：６０≦ｎ〈７０ Ｇニア０≦ｎ 例えば、理論線長が１０００グリツドで実線長も１００
０グリツドであるものは、「Ａ」で表されているので、
１０ないし２０個存在する。
。待て、ＡないしＧは、それぞれ以下の数ｎに対応する
、 Ａ：１０≦ｎく２０ Ｂ：２０≦ｎく３０ Ｃ：３０≦ｎく４０ Ｄ：４０≦ｎく５０ Ｅ：５０≦ｎ＜５Ｑ Ｆ：６０≦ｎ〈７０ Ｇニア０≦ｎ 例えば、理論線長が１０００グリツドで実線長も１００
０グリツドであるものは、「Ａ」で表されているので、
１０ないし２０個存在する。
１つのＬＳＩについての比較結果は。
（理論線長）÷（実線長）ＸＩＱＯ″ｑ９７（％）であ
った。
った。
例えば、実配線経路により、ディレー評価を行う場合、
素子間配線に１〜２時間かかる。これは。
素子間配線に１〜２時間かかる。これは。
経路上のすべての点について、禁止されていないかどう
かを調べ、例えばＬｓｅアルゴリズムやライン・サーチ
法によって、厳密に配線経路を探索していくためである
。これに対し１本発明の実施例によれば、禁止領域の扱
いについて、接続点と接続点との間に禁止領域があるか
どうかについてのみチｘ−ツクがなされ、スタイナー木
によって、経路が定められるので、＠うデータ量も点を
主体としたもので少なく２例えば配置終了後、数秒で理
論線長によるディレー評価がなされる。
かを調べ、例えばＬｓｅアルゴリズムやライン・サーチ
法によって、厳密に配線経路を探索していくためである
。これに対し１本発明の実施例によれば、禁止領域の扱
いについて、接続点と接続点との間に禁止領域があるか
どうかについてのみチｘ−ツクがなされ、スタイナー木
によって、経路が定められるので、＠うデータ量も点を
主体としたもので少なく２例えば配置終了後、数秒で理
論線長によるディレー評価がなされる。
以上説明１，７、ノ、−ように２本発明によれば１．迅
速かつ高精度にディレー評価を行うことができる。よ・
うになり、かつインタラクティブ操作により、評価１吉
果をその場で直５Ｌこ反映させて、百拭行する、二とが
可能εこなろので、ＬＳ １７計時間を大幅に短；嶺す
ることが可能になる。
速かつ高精度にディレー評価を行うことができる。よ・
うになり、かつインタラクティブ操作により、評価１吉
果をその場で直５Ｌこ反映させて、百拭行する、二とが
可能εこなろので、ＬＳ １７計時間を大幅に短；嶺す
ることが可能になる。
第１図は本発明の基本構成図、第２図は迂回点の設定を
説明する図２第３図はスフイナー末による配線経路の決
定を説明する図、第４図は混雑度による迂回点設定を説
明する図、第５図は本発明の実施例に係る理論線長と実
線長との比較を示す図、第６図は従来方式の問題点を説
明するための図である。 図中、ｌＯはキーボード、ｌｌはディスプレイ。 １２はマ〉′マシン・・ｆンタフェース部、Ｌ６は素子
配置部、１７は配置変更部、１８は端子位置算出部、１
９は理論線長ディレー評価部、２０は迂回点設定部、２
１はスタイナー木近似Ｍ算出部。 ２２はディレーＭ析部、２３は解析結果表示部を表す。 特許＋ｉ願人 富士通株式会二対−代理人弁理士
森１）蒐（外１名） 第Ｃ図 ←−−陳ぜ４ − ぐ＼
説明する図２第３図はスフイナー末による配線経路の決
定を説明する図、第４図は混雑度による迂回点設定を説
明する図、第５図は本発明の実施例に係る理論線長と実
線長との比較を示す図、第６図は従来方式の問題点を説
明するための図である。 図中、ｌＯはキーボード、ｌｌはディスプレイ。 １２はマ〉′マシン・・ｆンタフェース部、Ｌ６は素子
配置部、１７は配置変更部、１８は端子位置算出部、１
９は理論線長ディレー評価部、２０は迂回点設定部、２
１はスタイナー木近似Ｍ算出部。 ２２はディレーＭ析部、２３は解析結果表示部を表す。 特許＋ｉ願人 富士通株式会二対−代理人弁理士
森１）蒐（外１名） 第Ｃ図 ←−−陳ぜ４ − ぐ＼
Claims (1)
- 【特許請求の範囲】 ＬＳＩ設計における素子配置を計算機により処理するＬ
ＳＩレイアウトシステムにおいて、素子配置に関する変
更情報をインタラクティブに入力する手段（１３、１７
）と、 各素子の端子位置を算出する手段（１８）と、所定の配
線禁止領域を迂回する点を設定する手段（２０）と、 スタイナー木の近似解によって線長予測を行う手段（２
１）と、 上記線長予測に基づいて信号のディレーを解析する手段
（２２）と、 ディレー解析結果を表示する手段（２３）とを少なくと
も備え、 仮想配線経路に基づいてディレー評価が行われるように
したことを特徴とする理論線長によるディレー解析処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178986A JPS6239024A (ja) | 1985-08-14 | 1985-08-14 | 理論線長によるデイレ−解析処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178986A JPS6239024A (ja) | 1985-08-14 | 1985-08-14 | 理論線長によるデイレ−解析処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239024A true JPS6239024A (ja) | 1987-02-20 |
Family
ID=16058114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178986A Pending JPS6239024A (ja) | 1985-08-14 | 1985-08-14 | 理論線長によるデイレ−解析処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038228A1 (fr) * | 1998-12-22 | 2000-06-29 | Fujitsu Limited | Appareil et procede de cablage brute et support d'enregistrement conservant un programme de cablage brute |
| JP2011076154A (ja) * | 2009-09-29 | 2011-04-14 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、設計支援方法、半導体素子、およびマクロ |
| JP2012141715A (ja) * | 2010-12-28 | 2012-07-26 | Micronics Japan Co Ltd | 配線経路作成プログラム及び配線経路作成方法 |
-
1985
- 1985-08-14 JP JP60178986A patent/JPS6239024A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038228A1 (fr) * | 1998-12-22 | 2000-06-29 | Fujitsu Limited | Appareil et procede de cablage brute et support d'enregistrement conservant un programme de cablage brute |
| US6415427B2 (en) | 1998-12-22 | 2002-07-02 | Fujitsu Limited | Method and apparatus for global routing, and storage medium having global routing program stored therein |
| JP2011076154A (ja) * | 2009-09-29 | 2011-04-14 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、設計支援方法、半導体素子、およびマクロ |
| US8584069B2 (en) | 2009-09-29 | 2013-11-12 | Fujitsu Semiconductor Limited | Apparatus and method for design support using layout positions of first and second terminals |
| JP2012141715A (ja) * | 2010-12-28 | 2012-07-26 | Micronics Japan Co Ltd | 配線経路作成プログラム及び配線経路作成方法 |
| US8365130B2 (en) | 2010-12-28 | 2013-01-29 | Micronics Japan Co., Ltd. | Computer program and method for generating wire routing pattern |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5197016A (en) | Integrated silicon-software compiler | |
| US6260179B1 (en) | Cell arrangement evaluating method, storage medium storing cell arrangement evaluating program, cell arranging apparatus and method, and storage medium storing cell arranging program | |
| Roth et al. | Programmed algorithms to compute tests to detect and distinguish between failures in logic circuits | |
| JP2564344B2 (ja) | 半導体集積回路の設計方式 | |
| US7975235B2 (en) | Signal navigation and label propagation in block diagrams | |
| US5436849A (en) | Incremental logic synthesis system for efficient revision of logic circuit designs | |
| US20100205575A1 (en) | Methods, Systems, and Computer-Program Products for Item Selection and Positioning Suitable for High-Altitude and Context Sensitive Editing of Electrical Circuits | |
| EP0657832A2 (en) | Autonomous evolution type hardware design system | |
| US6086625A (en) | Method and apparatus for designing a circuit by describing logic design information with a hardware description language | |
| Snow et al. | A technology-relative computer-aided design system: Abstract representations, transformations, and design tradeoffs | |
| US6480993B1 (en) | Accurate layout modeling for centerline-based detail routing | |
| JP3459481B2 (ja) | 論理回路設計用パス解析表示装置 | |
| JPS6239024A (ja) | 理論線長によるデイレ−解析処理装置 | |
| US6961690B1 (en) | Behaviorial digital simulation using hybrid control and data flow representations | |
| JP3422645B2 (ja) | 回路素子配置装置 | |
| JP3112896B2 (ja) | 半導体集積回路のフロアプランニング方法及び装置 | |
| JPH07129647A (ja) | Ｃａｄシステム | |
| JPH05250437A (ja) | 論理回路自動生成装置 | |
| Martin et al. | Integrating Machine-Learning Probes in FPGA CAD: Why and How? | |
| Beckermeyer | Interactive graphic consoles: environment and software | |
| JPS5846173B2 (ja) | 論理配線設計方式 | |
| US20060030965A1 (en) | Method and apparatus for automating VLSI modifications made after routing has been performed | |
| US10997349B1 (en) | Incremental chaining in the presence of anchored figures | |
| JP3912854B2 (ja) | 有限要素モデル処理方法及び装置 | |
| JPH07104876B2 (ja) | 設計支援方法及び設計支援装置 |