JP3504739B2 - 階層レイアウト設計を用いたクロック配線設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図２８〜図３１） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例（図２〜図２７） 発明の効果

【０００２】

【産業上の利用分野】本発明は、ＬＳＩやプリント基板
などにおける配線パタン，セル等のレイアウト設計を行
なう際に用いられる方法および装置に関し、特に、階層
レイアウト設計(hierarchical layout design)を用いて
クロック信号線の配線設計を行なうクロック配線設計方
法に関する。

【０００３】一般に、ＬＳＩやプリント基板におけるレ
イアウト設計を行なう際、クロック信号を与える１つの
ドライバ端子とそのクロック信号を受信すべき複数のレ
シーバ端子との間に配線されるクロック信号線は、ドラ
イバ端子からのクロック信号が各レシーバ端子へほぼ同
時（理想的には全く同時）に到達するように配線される
ことが望まれる。クロック信号がドライバ端子から各レ
シーバ端子へ到達するまでの時間のばらつきを、クロッ
クスキューと呼ぶ。

【０００４】近年、ＬＳＩ等においてはクロック周波数
が高まるにつれて、クロック信号のゼロスキュー配線つ
まりクロックスキューがゼロとなるような配線が要求さ
れている。また、ＬＳＩ等の集積度が上がるにつれて、
レイアウト設計時間の短縮化も要求されている。これら
の２つの要求を満たすために、階層レイアウト設計方式
によりレイアウト設計時間を短縮しながら、クロック信
号線のスキューの最小化をも実現する必要がある。

【０００５】なお、階層レイアウト設計方式は、チップ
上の配線設計対象領域を複数のレイアウト階層に分割
し、各レイアウト階層毎にその内部の配線設計を行なっ
た後に各レイアウト階層相互間の配線を行なうことによ
り、チップ全体の配線設計を完了するものである。この
ような階層レイアウト設計方式を用いることで、ＬＳＩ
等の集積度が上がった場合などに、チップ全体の配線設
計を一度に行なう手法に比べてレイアウト設計時間を大
幅に短縮することができる。

【０００６】

【従来の技術】図２８〜図３１により、階層レイアウト
設計を用いて行なわれる一般的なクロック信号線の配線
設計手順について説明する。なお、図２８〜図３１にお
いて、太線で囲まれた領域“Layout０”はチップレベル
の領域（配線対象のチップ全体）を示し、細線で囲まれ
た領域“Layout１”〜“Layout５”は、それぞれチップ
上の領域“Layout０”内において分割・設定されたレイ
アウト階層を示している。ここでは、５つのレイアウト
階層が設定された場合について図示する。

【０００７】また、図２８〜図３１において、“●”は
クロック信号を与えるドライバ端子ＤＶ１を示し、
“○”はドライバ端子ＤＶ１からのクロック信号を受信
すべきレシーバ端子ＲＶ１〜ＲＶ４を示し、“◎”は各
レイアウト階層“Layout１”〜“Layout５”の領域境界
上に設定されるクロック供給端子Ｍ０〜Ｍ４を示してい
る。

【０００８】そして、図２８〜図３１では、レイアウト
階層“Layout１”内に１つのドライバ端子ＤＶ１を配置
するとともに、レイアウト階層“Layout２”〜“Layout
５”内にそれぞれレシーバ端子ＲＶ１，ＲＶ４，ＲＶ
２，ＲＶ３を配置した場合が示されている。まず、図２
８に示すように、チップ上の全領域“Layout０”内を例
えば５つの領域“Layout１”〜“Layout５”に分割する
ことにより、チップ全体に対してレイアウト階層化を行
なってから、図２９に示すように、各レイアウト階層
“Layout１”〜“Layout５”の領域境界上においてクロ
ック供給端子Ｍ０〜Ｍ４の配置位置を決定する。

【０００９】クロック供給端子は１つのレイアウト階層
に対して１つずつ設定され、図２９に示す例では、レイ
アウト階層“Layout１”の境界上にはドライバ端子ＤＶ
１からのクロック信号をレイアウト階層“Layout１”外
へ出力するためのクロック供給端子Ｍ０が設定され、レ
イアウト階層“Layout２”〜“Layout５”の境界上に
は、それぞれクロック信号をレシーバ端子ＲＶ１，ＲＶ
４，ＲＶ２，ＲＶ３へ供給するためのクロック供給端子
Ｍ１，Ｍ４，Ｍ２，Ｍ３が設定される。

【００１０】次に、図３０に示すように、各レイアウト
階層“Layout１”〜“Layout５”毎にその内部における
クロック信号線の配線処理、つまり、ドライバ端子ＤＶ
１とクロック供給端子Ｍ０との間、および、レシーバ端
子ＲＶ１〜ＲＶ４とクロック供給端子Ｍ１〜Ｍ４との間
の配線設計を行なってから、最後に、図３１に示すよう
に、各レイアウト階層“Layout１”〜“Layout５”の領
域境界上に設定されたクロック供給端子Ｍ０〜Ｍ４相互
間の配線接続設計を行なっている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た階層レイアウト設計を用いた従来のクロック配線設計
手順では、各レイアウト階層毎に配線設計を行なってか
ら、各レイアウト階層相互間の接続を行なうため、以下
のような課題がある。 各レイアウト階層内の配線設計を行なう際に、他のレ
イアウト階層内における配線設計状態を考慮することが
できない。

【００１２】レイアウト階層どうしでバランスのとれ
た配線を行なえない。 チップ全体を考慮したクロック配線を行なえない。 従って、階層レイアウト設計を用いることによりレイア
ウト設計時間を短縮することはできても、配線設計の自
由度が低くなるために、クロックスキューを最小化しゼ
ロスキュー配線を実現するためには、トライ・アンド・
エラーで配線設計を何度か繰り返し行なう必要があり、
却ってレイアウト設計時間が増大してしまうことにな
る。

【００１３】また、実際にＬＳＩ等のレイアウト設計を
進めるに当たっては、一部のレイアウト階層のみのレイ
アウト設計が先行する場合があり、全てのレイアウト階
層の配線設計が終了していなくてもクロック信号線の配
線処理が要求されることも考えられるが、上述した従来
のクロック配線設計手順では、全てのレイアウト階層の
配置と各レイアウト階層内のセル配置とが終了していな
ければ、クロック信号のように各階層に分岐する信号系
の配線設計を行なえないなどの課題もある。

【００１４】本発明は、このような課題に鑑み創案され
たもので、クロック信号系が複数のレイアウト階層に分
岐していても、分岐先の各レイアウト階層を意識し且つ
配線設計対象領域全体を考慮しながらレイアウト階層単
位に配線設計を行なえるようにして、クロックスキュー
の最小化を実現しつつ配線設計時間の短縮化をも実現で
きるようにした、階層レイアウト設計を用いたクロック
配線設計方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の階層レイアウト設計を用いたクロッ
ク配線設計方法は、配線設計対象領域を複数のレイアウ
ト階層に分割して配線設計を行なう際に、クロック信号
を与えるドライバ端子とこのドライバ端子からのクロッ
ク信号を受信すべき複数のレシーバ端子との間にクロッ
ク信号線を配線するためのものであって、図１に示す２
つのステップＳ１，Ｓ２の処理を踏むことにより実施さ
れる。

【００１６】 つまり、ステップＳ１で、各レシーバ端
子へのクロック信号到達時間が等しくなる等ディレイ分
岐点を考慮しながら、複数のレイアウト階層間にまたが
って複数のレシーバ端子間にクロック信号線を配線して
から、ステップＳ２で、複数のレシーバ端子間における
等ディレイ分岐点とドライバ端子との間にクロック信号
線を配線する。より具体的には、前記複数のレイアウト
階層間にまたがって前記複数のレシーバ端子間にクロッ
ク信号線を配線すべく、前記複数のレシーバ端子を２個
１組のペアにグループ分けするレシーバ端子ペア作成処
理を行ない、前記レシーバ端子ペア作成処理によりグル
ープ分けされた各ペア毎に、当該ペアのレシーバ端子間
のクロック信号線を仮配線するレシーバ端子間接続処理
と、当該ペアのレシーバ端子間のクロック信号線上にお
いて両レシーバ端子へのクロック信号到達時間が等しく
なる等ディレイ分岐点を探索する等ディレイ分岐点探索
処理とを行ない、当該ペアのレシーバ端子間のクロック
信号線について、前記等ディレイ分岐点探索処理により
探索された等ディレイ分岐点を含むレイアウト階層内
で、前記等ディレイ分岐点探索処理により探索された等
ディレイ分岐点の位置が等ディレイ分岐点となる状態を
保持しながら、当該ペアのレシーバ端子間のクロック信
号線が当該ペアのレシーバ端子間に対して予め指定され
た指定配線長となるように実配線としての指定長配線を
行なってから、前記複数のレシーバ端子間における等デ
ィレイ分岐点と前記ドライバ端子との間におけるクロッ
ク信号線の配線を行なう（請求項１）。

【００１７】

【００１８】 また、等ディレイ分岐点探索処理により
探索された等ディレイ分岐点が複数個存在する場合に
は、複数の等ディレイ分岐点を２個１組のペアにグルー
プ分けする等ディレイ分岐点ペア作成処理を行ない、各
ペア毎に、当該ペアの等ディレイ分岐点間のクロック信
号線を配線する等ディレイ分岐点間接続処理と、当該ペ
アの等ディレイ分岐点間のクロック信号線上において等
ディレイ分岐点を探索する等ディレイ分岐点再探索処理
を行なってから、等ディレイ分岐点ペア作成処理，等デ
ィレイ分岐点間接続処理および等ディレイ分岐点再探索
処理を、等ディレイ分岐点が少なくとも１個になるまで
繰り返し行なう（請求項２）。

【００１９】 上述したレシーバ端子間接続処理に際し
ては、各ペアのレシーバ端子間で最短かつレイアウト階
層境界辺の通過数が最小となるレイアウト階層間経路を
選択し、そのレイアウト階層間経路が通過するレイアウ
ト階層境界辺上における最適位置にレイアウト階層接続
端子を配置してから、そのレイアウト階層接続端子を通
過し且つ当該ペアのレシーバ端子間を結ぶクロック信号
線の最短配線を行ない、等ディレイ分岐点探索処理に際
して、当該最短配線により得られた当該ペアのレシーバ
端子間のクロック信号線上において等ディレイ分岐点を
探索するようにする（請求項３）。

【００２０】 このとき、前記等ディレイ分岐点探索処
理により探索された等ディレイ分岐点を含むレイアウト
階層内で当該ペアのレシーバ端子間の指定長配線を行な
えない場合には、当該等ディレイ分岐点を含まない他方
のレイアウト階層におけるクロック信号線も当該指定長
配線の対象とする（請求項４）。

【００２１】 また、上述した等ディレイ分岐点間接続
処理に際しても、レシーバ端子間接続処理と同様に、各
ペアの等ディレイ分岐点間で最短かつレイアウト階層境
界辺の通過数が最小となるレイアウト階層間経路を選択
し、そのレイアウト階層間経路が通過するレイアウト階
層境界辺上における最適位置にレイアウト階層接続端子
を配置してから、そのレイアウト階層接続端子を通過し
且つ当該ペアの等ディレイ分岐点間を結ぶクロック信号
線の最短配線を行ない、等ディレイ分岐点再探索処理に
際して、当該最短配線により得られた当該ペアの等ディ
レイ分岐点間のクロック信号線上において等ディレイ分
岐点を探索するようにする（請求項５）。

【００２２】 このときも、当該ペアの等ディレイ分岐
点間のクロック信号線について、等ディレイ分岐点再探
索処理により探索された等ディレイ分岐点を含むレイア
ウト階層内で、前記等ディレイ分岐点再探索処理により
探索された等ディレイ分岐点の位置が等ディレイ分岐点
となる状態を保持しながら、当該ペアの等ディレイ分岐
点間のクロック信号線が当該ペアの等ディレイ分岐点間
に対して予め指定された指定配線長となるように実配線
としての指定長配線を行なう（請求項６）。前記等ディ
レイ分岐点再探索処理により探索された等ディレイ分岐
点を含むレイアウト階層内で当該ペアの等ディレイ分岐
点間の指定長配線を行なえない場合には、当該等ディレ
イ分岐点を含まない他方のレイアウト階層におけるクロ
ック信号線も当該指定長配線の対象とする（請求項
７）。

【００２３】 一方、相互間を配線されていない等ディ
レイ分岐点のペアが１組のみになった場合には、ドライ
バ端子と当該ペアの等ディレイ分岐点との間で最短かつ
レイアウト階層境界辺の通過数が最小となるレイアウト
階層間経路を選択し、そのレイアウト階層間経路が通過
したレイアウト階層境界辺上における最適位置にレイア
ウト階層接続端子を配置してから、そのレイアウト階層
接続端子を通過し且つドライバ端子と当該ペアの等ディ
レイ分岐点との間を結ぶクロック信号線について、ドラ
イバ端子から各等ディレイ分岐点へのクロック信号到達
時間が等しくなるように且つ所定配線長になるように各
レイアウト階層毎に指定配線長を割り当て、当該クロッ
ク信号線が各レイアウト階層で割り当てられた前記指定
配線長となるように実配線としての指定長配線を行なう
（請求項８）。

【００２４】 また、等ディレイ分岐点が１個のみにな
った場合には、ドライバ端子と当該等ディレイ分岐点と
の間で最短かつレイアウト階層境界辺の通過数が最小と
なるレイアウト階層間経路を選択し、そのレイアウト階
層間経路が通過したレイアウト階層境界辺上における最
適位置にレイアウト階層接続端子を配置してから、その
レイアウト階層接続端子を通過し且つドライバ端子と当
該等ディレイ分岐点との間を結ぶクロック信号線につい
て所定配線長になるように各レイアウト階層毎に指定配
線長を割り当て、当該クロック信号線が各レイアウト階
層で割り当てられた前記指定配線長となるように実配線
としての指定長配線を行なう（請求項９）。

【００２５】 さらに、配線設計対象領域に属するドラ
イバ端子およびレシーバ端子のうち、その端子をもつセ
ルが所定のレイアウト階層内で未だ配置されていないも
のが存在する場合には、当該セルが当該セルの属するレ
イアウト階層の中央に配置されているものと仮定して、
クロック信号線の配線設計を行なうようにする（請求項
１０）。

【００２６】

【作用】図１により上述した本発明の階層レイアウト設
計を用いたクロック配線設計方法では、ステップＳ１の
処理により複数のレイアウト階層間にまたがって複数の
レシーバ端子間にクロック信号線が配線され、ステップ
Ｓ２の処理により複数のレシーバ端子間における等ディ
レイ分岐点とドライバ端子との間にクロック信号線が配
線されるので、クロック信号系が複数のレイアウト階層
に分岐しても、各レイアウト階層を意識し且つ配線設計
対象領域全体を考慮しながらレイアウト階層単位に配線
設計を行なうことができる（請求項１）。

【００２７】 ステップＳ１の処理に際しては、レシー
バ端子ペア作成処理によりグループ分けされた各ペア毎
に、レシーバ端子間接続処理および等ディレイ分岐点探
索処理が行なわれるので、各ペア毎にレシーバ端子間の
配線設計を容易に行なえ、また、各ペア毎の等ディレイ
分岐点を容易に探索できる（請求項１）。また、等ディ
レイ分岐点が複数個存在する場合には、等ディレイ分岐
点ペア作成処理によりグループ分けされた各ペア毎に、
等ディレイ分岐点間接続処理および等ディレイ分岐点再
探索処理が行なわれ、各ペア毎に等ディレイ分岐点間の
配線設計を容易に行なえ、また、各ペア毎の等ディレイ
分岐点を容易に探索でき、これらの処理を繰り返し実行
することにより、複数のレシーバ端子間における等ディ
レイ分岐点を少なくとも１個まで容易に限定できる（請
求項２）。

【００２８】 上述したレシーバ端子間接続処理および
等ディレイ分岐点間接続処理では、各ペアのレシーバ端
子間もしくは等ディレイ分岐点間で最適なレイアウト階
層間経路および最適なレイアウト階層接続端子を選択し
て各ペアの最短配線が行なわれ、当該最短配線により得
られたクロック信号線上において等ディレイ分岐点が探
索され、その等ディレイ分岐点をドライバ端子に接続す
ることで、複数のレシーバ端子のクロックスキューを最
小化することができる（請求項３，４）。

【００２９】 このとき、等ディレイ分岐点を含むレイ
アウト階層内で、最短配線されたクロック信号線を、等
ディレイ分岐点の位置を保持しながら決めれた配線長に
なるように配線することにより、指定長配線が行なわれ
るが（請求項１，５）、等ディレイ分岐点を含むレイア
ウト階層内だけで指定長配線を行なえない場合には、他
のレイアウト階層におけるクロック信号線に対しても指
定長配線を行なう（請求項４，７）。

【００３０】 一方、等ディレイ分岐点のペアが１組の
みになった場合には、ドライバ端子と各等ディレイ分岐
点との間で最適なレイアウト階層間経路および最適なレ
イアウト階層接続端子を選択し、レイアウト階層接続端
子を通過してドライバ端子と各等ディレイ分岐点との間
を結ぶクロック信号線が、ドライバ端子を等ディレイ分
岐点とし且つ所定配線長になるように配線されるので、
複数のレシーバ端子のクロックスキューを最小化するこ
とができる（請求項８）。

【００３１】 また、等ディレイ分岐点が１個のみにな
った場合には、ドライバ端子と等ディレイ分岐点との間
で最適なレイアウト階層間経路および最適なレイアウト
階層接続端子を選択し、レイアウト階層接続端子を通過
してドライバ端子と等ディレイ分岐点との間を結ぶクロ
ック信号線が所定配線長になるように配線されるので、
複数のレシーバ端子のクロックスキューを最小化するこ
とができる（請求項９）。

【００３２】 さらに、ドライバ端子およびレシーバ端
子の中に、所定レイアウト階層内に未配置のものが存在
する場合には、そのセルが所定レイアウト階層の中央に
配置されているものと仮定して、クロック信号線の配線
設計を行なうことにより、全てのレイアウト階層におい
てセル配置が決定していなくても、セル配置の決定した
レイアウト階層においてクロック信号線の配線処理を先
行して行なうことができる（請求項１０）。

【００３３】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本実施例の方法を適用されるワークステー
ションの構成を示すブロック図で、本実施例のクロック
配線設計方法は、図２に示すような構成の、階層レイア
ウト設計可能なソフトウエアをもつワークステーション
により実施される。この図２において、１はデータベー
ス（ＤＢ）、２は中央処理部（ＣＰＵ）、３はメモリ、
４はグラフィックディスプレイ、５はキーボード，マウ
ス等の入力部である。

【００３４】ここで、データベース１は、配線設計対象
のＬＳＩ等のチップについての設計データ（セル，セル
配置情報，レイアウト階層領域情報等）を格納するもの
であり、中央処理部２は、メモリ３に格納される階層レ
イアウト設計用のプログラムに従って動作し、データベ
ース１からの設計データに基づいて、配線設計対象領域
に対して階層レイアウト設計による配線設計を行なうも
のである。

【００３５】また、メモリ３は、前述のように階層レイ
アウト設計用のプログラムを格納するほか、図１５，図
２５〜図２７にて後述するクロック配線設計に必要な各
種テーブル等を格納するものであり、グラフィックディ
スプレイ４は、配線設計対象領域における配線設計状況
を、例えば図１０〜図１４や図１６〜図２４に示すよう
に逐次表示するものであり、入力部５は、配線設計に必
要なデータを適宜入力するためのものである。

【００３６】この図２に示すようなワークステーション
を用いて、以下に図３〜図２４により説明するごとく、
階層レイアウト設計によりクロック信号線の配線設計が
行なわれる。本実施例のクロック配線設計方法は、１つ
のクロック信号系に着目し、そのクロック信号系におい
て１つのドライバ端子から複数のレシーバ端子へのクロ
ック信号の到達時間（ディレイ）が等しくなるように、
レイアウト階層間を縫ってクロック信号線の配線設計を
行なうものである。従って、このような方法により全て
のクロック信号系の配線設計を行なうことで、ＬＳＩ等
の配線設計対象全体でのクロックスキューの最小化（ゼ
ロスキュー配線）を実現できるようになっている。

【００３７】本実施例のクロック配線設計方法により配
線設計を行なうに当たって、図３，図４にそれぞれ示す
２つの配線モデルを予め設定しておく。なお、これらの
図３，図４にはドライバ端子が１個、レシーバ端子が４
個の場合のモデル例が示されているが、これに限定され
るものではない。図３，図４において、“●”はクロッ
ク信号を与えるドライバ端子ＤＶを示し、“○”はドラ
イバ端子ＤＶからのクロック信号を受信すべきレシーバ
端子ＲＶ１〜ＲＶ４を示し、“□”は等ディレイ分岐点
ＥＤ１〜ＥＤ３を示し、ｌ，ｒ，ｗは指定配線長を示し
ている。

【００３８】また、ＥＤ１は、レシーバ端子ＲＶ１，Ｒ
Ｖ２間のクロック信号線上の等ディレイ分岐点であり、
ＥＤ２は、レシーバ端子ＲＶ３，ＲＶ４間のクロック信
号線上の等ディレイ分岐点であり、ＥＤ３は、等ディレ
イ分岐点ＥＤ１，ＥＤ２間のクロック信号線上の等ディ
レイ分岐点である。そして、図３に示す第１配線モデル
では、レシーバ端子ＲＶ１とＲＶ２との間を配線すると
ともにレシーバ端子ＲＶ３とＲＶ４との間を配線し、レ
シーバ端子ＲＶ１，ＲＶ２間の配線上の等ディレイ分岐
点ＥＤ１とレシーバ端子ＲＶ３，ＲＶ４間の配線上の等
ディレイ分岐点ＥＤ２とを探索した後、ドライバ端子Ｄ
Ｖと各等ディレイ分岐点ＥＤ１，ＥＤ２との間を配線し
ている。ここで、各区間ＲＶ１−ＥＤ１，ＲＶ２−ＥＤ
１，ＲＶ３−ＥＤ２，ＲＶ４−ＥＤ２，ＤＶ−ＥＤ１，
ＤＶ−ＥＤ２の長さは、図３に示すようにｌもしくはｒ
に予め指定されている。

【００３９】また、図４に示す第２配線モデルでは、レ
シーバ端子ＲＶ１とＲＶ２との間を配線するとともにレ
シーバ端子ＲＶ３とＲＶ４との間を配線し、レシーバ端
子ＲＶ１，ＲＶ２間の配線上の等ディレイ分岐点ＥＤ１
とレシーバ端子ＲＶ３，ＲＶ４間の配線上の等ディレイ
分岐点ＥＤ２とを探索した後、等ディレイ分岐点ＥＤ１
とＥＤ２との間を配線し、これらの等ディレイ分岐点Ｅ
Ｄ１，ＥＤ２間の配線上の等ディレイ分岐点ＥＤを探索
し、この等ディレイ分岐点ＥＤ３とドライバ端子ＤＶと
の間を指定配線長ｗで配線している。

【００４０】なお、図３に示す第１配線モデルは、図４
に示す第２配線モデルにおいて指定配線長ｗが０に設定
された場合、つまり、ドライバ端子ＤＶの位置と等ディ
レイ分岐点ＥＤ３とが一致したモデルと見なすこともで
きる。次に、レイアウト階層の配置およびレイアウト階
層内のセル配置が完了している場合についての本実施例
のクロック配線設計処理手順を、図５〜図８に示すフロ
ーチャートに従って説明する。

【００４１】まず、図５により、図３に示す第１配線モ
デルに対する本実施例のクロック配線設計処理手順の大
まかな流れを説明する。着目したクロック信号系の複数
のレシーバ端子を２端子ずつグループ化し（ステップＳ
１１）、２個１組のレシーバ端子ペア毎に、そのレシー
バ端子間のクロック信号線を配線・接続するとともに、
そのクロック信号線上において両端のレシーバ端子への
クロック信号到達時間（ディレイ）が等しくなる等ディ
レイ分岐点を探索する（ステップＳ１２）。このステッ
プＳ１２における処理は、図７にて後述するフローチャ
ートに従って、ステップＳ１１でグループ化されたペア
の数だけ繰り返し行なわれる。

【００４２】そして、ステップＳ１２により探索された
等ディレイ分岐点を、ステップＳ１１と同様にして２点
ずつグループ化し（ステップＳ１３）、グループ化され
た２点１組の等ディレイ分岐点ペアの数が１よりも多い
か否かを判定する（ステップＳ１４）。等ディレイ分岐
点ペアの数が１よりも多い場合には、ステップＳ１２と
同様にして、２点１組の等ディレイ分岐点ペア毎に、そ
の等ディレイ分岐点間のクロック信号線を配線・接続す
るとともに、そのクロック信号線上において両端の等デ
ィレイ分岐点へのクロック信号到達時間（ディレイ）が
等しくなる等ディレイ分岐点を再び探索する（ステップ
Ｓ１５）。このステップＳ１５における処理も、図７に
て後述するフローチャートに従って、ステップＳ１３で
グループ化されたペアの数だけ繰り返し行なわれる。

【００４３】ステップＳ１５の処理を終了すると、再
び、ステップＳ１３にて等ディレイ分岐点ペアを作成
し、ステップＳ１４にてペア数の判定を行なう。これら
のステップＳ１３〜Ｓ１５による処理は、ステップＳ１
４にて等ディレイ分岐点ペア数が１になったと判定され
るまで繰り返し行なわれる。そして、ステップＳ１４に
て等ディレイ分岐点ペア数が１になったと判定された場
合には、ドライバ端子と最後に残った等ディレイ分岐点
ペアのそれぞれとを接続して（ステップＳ１６）、クロ
ック配線設計処理を終了する。このステップＳ１６にお
ける処理は、図８にて後述するフローチャートに従っ
て、残った等ディレイ分岐点の数（ここでは２）だけ繰
り返し行なわれる。

【００４４】また、図６により、図４に示す第２配線モ
デルに対する本実施例のクロック配線設計処理手順の大
まかな流れを説明する。なお、図６において、図５によ
り説明した手順と全く同様の処理を行なうステップには
同じステップ番号を付して説明する。図６に示すよう
に、第２配線モデルの場合にも図５に示した第１配線モ
デルの場合と同様に、まず、ステップＳ１１にてレシー
バ端子ペア作成処理を行ない、ステップＳ１２にてレシ
ーバ端子間接続処理および等ディレイ分岐点探索処理を
行なう。ここでも、ステップＳ１２における処理は、図
７にて後述するフローチャートに従って、ステップＳ１
１でグループ化されたペアの数だけ繰り返し行なわれ
る。

【００４５】この後、第２配線モデルの場合には、等デ
ィレイ分岐点の数が１よりも多いか否かを判定する（ス
テップＳ１７）。等ディレイ分岐点の数が１よりも多い
場合には、第１配線モデルの場合と同様に、ステップＳ
１３にて等ディレイ分岐点ペア作成処理を行なった後、
ステップＳ１５にて等ディレイ分岐点間接続処理および
等ディレイ分岐点再探索処理を行なう。ここでも、ステ
ップＳ１５における処理は、図７にて後述するフローチ
ャートに従って、ステップＳ１３でグループ化されたペ
アの数だけ繰り返し行なわれる。

【００４６】ステップＳ１５の処理を終了すると、再
び、ステップＳ１７にて等ディレイ分岐点の数の判定を
行なう。これらのステップＳ１７，Ｓ１３，Ｓ１５によ
る処理は、ステップＳ１７にて等ディレイ分岐点の数が
１になったと判定されるまで繰り返し行なわれる。そし
て、ステップＳ１４にて等ディレイ分岐点ペア数が１に
なったと判定された場合には、ドライバ端子と最後に残
った１個の等ディレイ分岐点とを接続する（ステップＳ
１８）。このステップＳ１８における処理も、基本的に
は図８にて後述するフローチャートに従って行なわれ
る。

【００４７】次に、図７により、図５，図６のステップ
Ｓ１２，Ｓ１５にて行なわれる処理手順を説明する。こ
こでは、レシーバ端子間接続処理もしくは等ディレイ分
岐点間処理と、等ディレイ分岐点探索処理とが行なわれ
る。まず、指示されたレイアウト階層内の始点（レシー
バ端子ペアもしくは等ディレイ分岐点ペアの一方）と終
点（レシーバ端子ペアもしくは等ディレイ分岐点ペアの
他方）との間で、最短かつレイアウト階層境界辺の通過
数が最小となるレイアウト階層間経路を選択する（ステ
ップＳ２１）。

【００４８】そして、レイアウト階層間経路が通過した
レイアウト階層境界辺上でレイアウト階層接続端子を配
置する。その際、他の信号系等に属するレイアウト階層
接続端子との重複や、配置する付近の障害物等を考慮
し、最適な位置を選択してレイアウト階層接続端子を配
置する（ステップＳ２２）。この後、レイアウト階層間
経路が通過した各レイアウト階層にて、始点−レイアウ
ト階層接続端子間，レイアウト階層接続端子間および終
点−レイアウト階層接続端子間をそれぞれ結ぶクロック
信号線の最短配線を行なう（ステップＳ２３）。

【００４９】このような最短配線を行なった時点で、指
示されたレイアウト階層内の始点と終点との配線上で、
始点から終点までのディレイ（クロック信号の到達時
間）が等しくなるようなポイントを探索し、その配線上
のポイントを等ディレイ分岐点として登録する（ステッ
プＳ２４）。ここで、等ディレイ分岐点の位置は、必ず
しも始点と終点との間の配線長の中点位置になるとは限
らず、通常、隣接する配線を流れる電流や他層にて交差
する配線や電源等の電気的な影響を受けることにより、
中点位置からずれた位置となる。

【００５０】ステップＳ２４により等ディレイ分岐点を
探索した後には、等ディレイ分岐点を含むレイアウト階
層内にて、始点−等ディレイ分岐点間のクロック信号線
と、終点−等ディレイ分岐点間のクロック信号線とが、
等ディレイで且つ決められた配線長になるように指定長
配線を行なう（ステップＳ２５）。つまり、等ディレイ
分岐点を含むレイアウト階層内で、等ディレイ分岐点の
位置を保持しながら指定長配線を行なう。なお、等ディ
レイ分岐点を含むレイアウト階層内でディレイ調整を行
なえない場合には、他のレイアウト階層も指定長配線の
対象とする。

【００５１】次に、図８により、図５のステップＳ１６
や図６のステップＳ１８にて行なわれる処理手順、つま
り、ドライバ端子−等ディレイ分岐点間接続処理の手順
を説明する。まず、図７のステップＳ２１と同様に、指
示されたレイアウト階層内のドライバ端子と等ディレイ
分岐点との間で、最短かつレイアウト階層境界辺の通過
数が最小となるレイアウト階層間経路を選択する（ステ
ップＳ３１）。

【００５２】そして、レイアウト階層間経路が通過した
レイアウト階層境界辺上でレイアウト階層接続端子を配
置する。その際、他の信号系等に属するレイアウト階層
接続端子との重複や、配置する付近の障害物等を考慮
し、最適な位置を選択してレイアウト階層接続端子を配
置する（ステップＳ３２）。この後、ドライバ端子−等
ディレイ分岐点間を等ディレイで且つ決められた配線長
になるように各レイアウト階層に指定配線長を割り当て
る（ステップＳ３３）。この指定配線長の割当は、各レ
イアウト階層の配線領域やセルの混雑度，配線混雑度を
考慮して行なう。そして、ステップＳ３３にて割り当て
られた指定配線長に基づいて、各レイアウト階層毎にク
ロック信号線の指定長配線を行なう（ステップＳ３
４）。

【００５３】図５〜図８により上述した処理手順は、レ
イアウト階層の配置およびレイアウト階層内のセル配置
が完了している場合についてのものであるが、ここで、
レイアウト階層の配置は完了しているが、一部のレイア
ウト階層内のセルが未配置である場合における本実施例
のクロック配線設計手順を、図９に示すフローチャート
に従って説明する。

【００５４】なお、図９にて説明するクロック配線設計
方法も、１つのクロック信号系に着目し、そのクロック
信号系において１つのドライバ端子から複数のレシーバ
端子へのクロック信号の到達時間（ディレイ）が等しく
なるように、レイアウト階層間を縫ってクロック信号線
の配線設計を行なうものである。また、この図９にて説
明する処理手順も、図３に示す第１配線モデルもしくは
図４に示す第２配線モデルを対象としている。

【００５５】図９に示すように、まず、配線設計対象領
域のクロック信号系に属するドライバ端子およびレシー
バ端子のうち、その端子をもつセルが所定レイアウト階
層内で未だ配置されていないものが存在する場合には、
そのセルが所定レイアウト階層の中央に配置されている
ものと仮定して、セル配置箇所を確定する（ステップＳ
４１）。なお、既に配置が決定しているセルについては
そのままその配置座標を使用する。

【００５６】セル配置箇所の確定後、図５〜図８により
前述した処理手順に基づいて、レシーバ端子，ドライバ
端子，等ディレイ分岐点について配線可能ペアを選択す
る（ステップＳ４２）。この時、各ペアのうち、レシー
バ端子およびドライバ端子を含むペアについては、その
端子をもつセルのどちらか一方が確定的に配置されてい
れば配線可能ペアとして選択する。また、等ディレイ分
岐点ペアについては、両方の等ディレイ分岐点が確定的
に作成されていれば配線可能端子ペアとして選択する。
なお、配線可能端子ペアについての具体的な説明は、図
２７により詳述する。

【００５７】そして、ステップＳ４２で選択した配線可
能端子ペア毎に、セル配置が完了しているレイアウト階
層において最短配線を行ない（ステップＳ４３）、ステ
ップＳ４２で作成した配線可能端子ペアと、ステップＳ
４３で配線した結果とを配線情報として出力（例えば図
２に示すグラフィックディスプレイ４上への表示出力，
データベース１への格納出力等）する（ステップＳ４
４）。この配線結果を利用して、次にクロック配線を実
行する際に未配線部分を見出し、配線処理を行なう。

【００５８】図５〜図９により、本実施例のクロック配
線設計方法による処理手順の流れについて説明したが、
次に、図１０〜図２７を参照しながら、より具体的な配
線処理状況について説明する。なお、図１０〜図１４，
図１６〜図２４においても、図２８〜図３１にて前述し
たものと同様に、太線で囲まれた領域“Layout０”はチ
ップレベルを示し、細線で囲まれた領域“Layout１”〜
“Layout５”は、それぞれチップ上の領域“Layout０”
内において分割・設定されたレイアウト階層を示してい
る。ここでは、５つのレイアウト階層が設定された場合
について図示する。なお、図２０〜図２４における二重
枠線で囲まれた領域“Layout２”，“Layout５”は内部
セルが未配置であるレイアウト階層を示している。

【００５９】また、図１０〜図１４，図１６〜図２４に
おいて、“●”はクロック信号を与えるドライバ端子Ｄ
Ｖ１を示し、“○”はドライバ端子ＤＶ１からのクロッ
ク信号を受信すべき４つのレシーバ端子ＲＶ１〜ＲＶ４
を示し、“◎”は各レイアウト階層“Layout１”〜“La
yout５”の領域境界上に設定されるクロック供給端子Ｍ
１〜Ｍ８を示している。さらに、“□”は等ディレイ分
岐点ＥＤ１〜ＥＤ３を示し、“＊”は仮定的に設定され
た等ディレイ分岐点ＥＤ１〜ＥＤ３を示している。

【００６０】さて、ここでは、まず図１０〜図１５によ
り、図３に示した第１配線モデルについての具体的なク
ロック配線設計手順を説明する。図１０では、ＬＳＩレ
イアウトデータが示されるとともに、そのレイアウトデ
ータ内部に含まれるクロック信号系（ドライバ端子ＤＶ
１およびレシーバ端子ＲＶ１〜ＲＶ４）がどのようにレ
イアウト階層に分岐しているかが示されている。図１０
に示すように各レイアウト階層に分岐するクロック信号
系の配線設計手順を図１０〜図１５により説明する。

【００６１】まず、図１０に示すようなレイアウト階層
配置およびクロック信号系のレイアウトデータに基づい
て、図１５に示すような各端子とその端子が属するレイ
アウト階層との関係を明確化するテーブルを作成して、
クロック信号系のドライバ端子ＤＶ１およびレシーバ端
子ＲＶ１〜ＲＶ４が、それぞれどのレイアウト階層に存
在するかを把握する。図１５に示すテーブルでは、図１
０に示した例に対応して、ドライバ端子ＤＶ１がレイア
ウト階層“Layout１”内に配置されるとともに、レシー
バ端子ＲＶ１〜ＲＶ４がそれぞれレイアウト階層“Layo
ut２”，“Layout４”，“Layout５”，“Layout３”内
に配置された場合が示されている。

【００６２】そして、図１１に示すように、レシーバ端
子ＲＶ１，ＲＶ２を１組のペアとして選択するとともに
レシーバ端子ＲＶ３，ＲＶ４をもう１組のペアとして選
択しておいてから（図５のステップＳ１１）、レシーバ
端子ＲＶ１，ＲＶ２間のレイアウト階層間経路を選択し
（図７のステップＳ２１）、レイアウト階層接続端子Ｍ
１，Ｍ２を選択し（図７のステップＳ２２）、レイアウ
ト階層“Layout２”内のＲＶ１−Ｍ１間，レイアウト階
層“Layout４”内のＲＶ２−Ｍ２間，レイアウト階層
“Layout０”内のＭ１−Ｍ２間について、各レイアウト
階層で最短配線を行なう（図７のステップＳ２３）。

【００６３】同様に、レシーバ端子ＲＶ３，ＲＶ４間の
レイアウト階層間経路を選択し（図７のステップＳ２
１）、レイアウト階層接続端子Ｍ３，Ｍ４を選択し（図
７のステップＳ２２）、レイアウト階層“Layout５”内
のＲＶ３−Ｍ３間，レイアウト階層“Layout３”内のＲ
Ｖ４−Ｍ４間，レイアウト階層“Layout０”内のＭ３−
Ｍ４間について、各レイアウト階層で最短配線を行なう
（図７のステップＳ２３）。

【００６４】この後、ＲＶ１−ＲＶ２間の等ディレイ分
岐点ＥＤ１を探索するとももに、ＲＶ３−ＲＶ４間の等
ディレイ分岐点ＥＤ２を探索する（図７のステップＳ２
４）。ついで、図１２に示すように、ＲＶ１−ＥＤ１間
の配線とＲＶ２−ＥＤ１間の配線とが等ディレイで且つ
決められた配線長になるように、ＲＶ１−ＥＤ１間およ
びＭ１−ＥＤ１間にて指定長配線を行なう。同様に、Ｒ
Ｖ３−ＥＤ２間の配線とＲＶ４−ＥＤ２間の配線とが等
ディレイで且つ決められた配線長になるように、ＲＶ３
−ＥＤ２間およびＭ３−ＥＤ２間にて指定長配線を行な
う（図７のステップＳ２５）。

【００６５】図１２に示すような配線を終了した時点
で、図１２に示す例では、図５のステップＳ１４にてペ
ア数が１であると判定され、ステップＳ１６による処
理、つまり図８にて説明したドライバ端子−等ディレイ
分岐点間接続処理へ移行する。即ち、図１３に示すよう
に、ＤＶ１−ＥＤ１間のレイアウト階層間経路を選択し
（図８のステップＳ３１）、レイアウト階層接続端子Ｍ
５，Ｍ６を選択してから（図８のステップＳ３２）、レ
イアウト階層“Layout１”内のＤＶ１−Ｍ５間，レイア
ウト階層“Layout２”内のＥＤ１−Ｍ６間，レイアウト
階層“Layout０”内のＭ５−Ｍ６間について、各レイア
ウト階層毎に指定配線長を割り当てる（図８のステップ
Ｓ３３）。

【００６６】同様に、ＤＶ１−ＥＤ２間のレイアウト階
層間経路を選択し（図８のステップＳ３１）、レイアウ
ト階層接続端子Ｍ７，Ｍ８を選択してから（図８のステ
ップＳ３２）、レイアウト階層“Layout１”内のＤＶ１
−Ｍ７間，レイアウト階層“Layout５”内のＥＤ２−Ｍ
８間，レイアウト階層“Layout０”内のＭ７−Ｍ８間に
ついて、各レイアウト階層毎に指定配線長を割り当てる
（図８のステップＳ３３）。

【００６７】この後、図１４に示すように、レイアウト
階層“Layout１”内のＤＶ１−Ｍ５間，レイアウト階層
“Layout２”内のＥＤ１−Ｍ６間，レイアウト階層“La
yout０”内のＭ５−Ｍ６間について、各レイアウト階層
で指定長配線を行なうとともに、レイアウト階層“Layo
ut１”内のＤＶ１−Ｍ７間，レイアウト階層“Layout
５”内のＥＤ２−Ｍ８間，レイアウト階層“Layout０”
内のＭ７−Ｍ８間について、各レイアウト階層で指定長
配線を行なう（図８のステップＳ３４）。

【００６８】以上のようにして、図１０に示すようなレ
イアウト階層配置およびクロック信号系のレイアウトデ
ータについて、図３に示す第１配線モデルに対応した配
線設計が完了する。次に、図１６〜図１９により、図４
に示した第２配線モデルについての具体的なクロック配
線設計手順を説明する。つまり、図１０に示すようなレ
イアウト階層配置およびクロック信号系のレイアウトデ
ータに対し図４に示す第２配線モデルに対応した配線設
計を行なう場合には、図１０〜図１２にて説明した処理
手順と全く同様にして、図１２に示すように、ＲＶ１−
ＲＶ２間およびＲＶ３−ＲＶ４間についての指定長配線
を終了してから、図１６〜図１９にて説明する処理を行
なう。

【００６９】まず、図１６に示すように、ＥＤ１−ＥＤ
２間のレイアウト階層間経路を選択し（図７のステップ
Ｓ２１）、レイアウト階層接続端子Ｍ５，Ｍ６を選択し
（図７のステップＳ２２）、レイアウト階層“Layout
２”内のＥＤ１−Ｍ５間，レイアウト階層“Layout５”
内のＥＤ２−Ｍ６間，レイアウト階層“Layout０”内の
Ｍ５−Ｍ６間について、各レイアウト階層で最短配線を
行なう（図７のステップＳ２３）。この後、ＥＤ１−Ｅ
Ｄ２間の等ディレイ分岐点ＥＤ３を探索する（図７のス
テップＳ２４）。

【００７０】ついで、図１７に示すように、ＥＤ１−Ｅ
Ｄ３間の配線とＥＤ２−ＥＤ３間の配線とが等ディレイ
で且つ決められた配線長になるように、ＥＤ１−ＥＤ３
間およびＥＤ２−Ｍ６間にて指定長配線を行なう（図７
のステップＳ２５）。図１７に示すような配線を終了し
た時点で、図１７に示す例では、図６のステップＳ１７
にて等ディレイ分岐点の数が１であると判定され、ステ
ップＳ１８による処理、つまり図８にて説明したドライ
バ端子−等ディレイ分岐点間接続処理へ移行する。

【００７１】即ち、図１８に示すように、ＤＶ１−ＥＤ
３間のレイアウト階層間経路を選択し（図８のステップ
Ｓ３１）、レイアウト階層接続端子Ｍ７，Ｍ８を選択し
てから（図８のステップＳ３２）、レイアウト階層“La
yout１”内のＤＶ１−Ｍ７間，レイアウト階層“Layout
２”内のＥＤ３−Ｍ８間，レイアウト階層“Layout０”
内のＭ７−Ｍ８間について、各レイアウト階層毎に指定
配線長を割り当てる（図８のステップＳ３３）。

【００７２】この後、図１９に示すように、レイアウト
階層“Layout１”内のＤＶ１−Ｍ７間，レイアウト階層
“Layout２”内のＥＤ３−Ｍ８間，レイアウト階層“La
yout０”内のＭ７−Ｍ８間について、各レイアウト階層
で指定長配線を行なう（図８のステップＳ３４）。以上
のようにして、図１０に示すようなレイアウト階層配置
およびクロック信号系のレイアウトデータについて、図
４に示す第５配線モデルに対応した配線設計が完了す
る。

【００７３】次に、レイアウト階層の配置は完了してい
るが、一部のレイアウト階層内のセルが未配置である場
合についての具体的な本実施例のクロック配線設計手順
（図９に示すフローチャート参照）を、図２０〜図２７
により説明する。なお、図２０に示すように、５つのレ
イアウト階層のうちレイアウト階層“Layout２”および
“Layout５”においてセルが未配置であるものとする。

【００７４】まず、図２０に示すようなレイアウト階層
配置およびクロック信号系のレイアウトデータに基づい
て、図２５に示すようなテーブル（この例では図１５に
より前述したものと全く同様）を作成して、クロック信
号系のドライバ端子ＤＶ１およびレシーバ端子ＲＶ１〜
ＲＶ４が、それぞれどのレイアウト階層に存在するかを
把握する。

【００７５】また、図２６に示すように、各レイアウト
階層とセル配置状態（配置完了／未配置）との関係を明
確化するテーブルを作成して、クロック信号系をなす端
子が存在するレイアウト階層内において、セル配置が完
了しているか否かを確認する。図２６に示すテーブルで
は、図２０に示した例に対応して、レイアウト階層“La
yout２”および“Layout５”に対して未配置が設定され
ている。

【００７６】ここに示す例では、レシーバ端子ＲＶ１，
ＲＶ３がそれぞれレイアウト階層“Layout２”および
“Layout５”に属しているが、これらのレイアウト階層
“Layout２”および“Layout５”内のセル配置が完了し
ていないため、本実施例では、図２１に示すように、レ
シーバ端子ＲＶ１，ＲＶ３をもつそれぞれのセルが、レ
イアウト階層“Layout２”および“Layout５”の中央に
存在するものと仮定する（図９のステップＳ４１）。

【００７７】上述のようにセルの位置を仮定することに
よりレシーバ端子ＲＶ１，ＲＶ３の位置を仮想的に決定
した状態で、このクロック信号系を図４に示す第２配線
モデルで配線設計するための端子ペアを、例えば図６〜
図８にて説明した手順に基づいて図２２に示すように決
める。図２２に示す例では、ＲＶ１−ＲＶ２，ＲＶ３−
ＲＶ４，ＥＤ１−ＥＤ２，ＤＶ１−ＥＤ３がそれぞれペ
アとして仮定されている。なお、図２２中、ＥＤ１はＲ
Ｖ１−ＲＶ２間の仮の等ディレイ分岐点、ＥＤ２はＲＶ
３−ＲＶ４間の仮の等ディレイ分岐点、ＥＤ３はＥＤ１
−ＥＤ２間の仮の等ディレイ分岐点を示している。

【００７８】この時、仮定した端子ペアのうち配線可能
である端子ペアを選択する（図９のステップＳ４２）。
図２３に示す例では、ＲＶ１−ＲＶ２のペアとＲＶ３−
ＲＶ４のペアとが選択される。ここで、ＲＶ１−ＲＶ２
のペアとＲＶ３−ＲＶ４のペアとが選択された理由、お
よび、ＥＤ１−ＥＤ２のペアとＤＶ１−ＥＤ３のペアと
が選択されなかった理由を、図２７にテーブル状に表記
して示す。

【００７９】つまり、ＲＶ１−ＲＶ２のペアが選択され
た理由は、一方のレシーバ端子ＲＶ２をもつセルの配置
がレイアウト階層“Layout４”内で確定しているからで
あり、ＲＶ３−ＲＶ４のペアが選択された理由も、一方
のレシーバ端子ＲＶ４をもつセルの配置がレイアウト階
層“Layout３”内で確定しているからである。これに対
して、ＥＤ１−ＥＤ２のペアが選択されなかった理由
は、ＲＶ１−ＲＶ２間およびＲＶ３−ＲＶ４間の接続が
完了していないからであり、また、ＤＶ１−ＥＤ３のペ
アが選択されなかった理由は、ＥＤ１−ＥＤ２間の接続
が完了していないからである。

【００８０】そして、図２３に示すように選択されたＲ
Ｖ１−ＲＶ２のペアとＲＶ３−ＲＶ４のペアとについ
て、図２４に示すようなレイアウト階層内配線を行なう
（図９のステップＳ４４）。つまり、ＲＶ１−ＲＶ２間
のレイアウト階層間経路を選択し、レイアウト階層接続
端子Ｍ１，Ｍ２を選択し、レイアウト階層“Layout４”
内のＲＶ２−Ｍ２間，レイアウト階層“Layout０”内の
Ｍ１−Ｍ２間について、各レイアウト階層で最短配線を
行なう。ＲＶ１−Ｍ１間の配線は、レイアウト階層“La
yout２”内のセル配置が完了していないため行なわな
い。

【００８１】同様に、ＲＶ３−ＲＶ４間のレイアウト階
層間経路を選択し、レイアウト階層接続端子Ｍ３，Ｍ４
を選択し、レイアウト階層“Layout３”内のＲＶ４−Ｍ
４間，レイアウト階層“Layout０”内のＭ３−Ｍ４間に
ついて、各レイアウト階層で最短配線を行なう。やは
り、ＲＶ３−Ｍ３間の配線は、レイアウト階層“Layout
５”内のセル配置が完了していないため行なわない。

【００８２】図２０に示すようにセル未配置のレイアウ
ト階層をもつ場合については、図２４に示すような配線
設計状態でクロック配線終了となり、選択された端子ペ
アＲＶ１−ＲＶ２，ＲＶ３−ＲＶ４と、図２４に示すよ
うな配線結果とが配線情報として出力され、例えば図２
に示すグラフィックディスプレイ４上に表示されたりデ
ータベース１にテキストファイルとして格納されたりす
る。そして、前述した通り、この配線結果を利用して、
次にクロック配線を実行する際に未配線部分を見出して
配線処理を行なうことができる。

【００８３】このように、本発明の一実施例によれば、
複数のレイアウト階層“Layout１”〜“Layout５”に分
岐するクロック信号系について等ディレイ配線が可能に
なり、各レイアウト階層“Layout１”〜“Layout５”を
意識し且つチップレベル“Layout０”を考慮しながらレ
イアウト階層単位に配線設計を行なえるので、このよう
な手法をクロック信号系全体に施すことにより、クロッ
クスキューの最小化を実現しつつ配線設計時間の短縮化
をも実現することができる。

【００８４】また、レイアウト階層内に未配置のドライ
バ端子もしくはレシーバ端子が存在する場合には、全て
のレイアウト階層においてセル配置が決定していなくて
も、セル配置の決定したレイアウト階層においてクロッ
ク信号線の配線処理を先行して行なうことができ、クロ
ック配線を効率的に行なえるなどの利点もある。なお、
上述した実施例では、５つのレイアウト階層を有し、ド
ライバ端子が１個でレシーバ端子が４個の場合について
詳細に説明したが、本発明は、このような数に限定され
るものでない。

【００８５】また、本発明のクロック配線設計方法は、
ＬＳＩのみならず、プリント基板等、同様にクロック信
号系の配線設計を行なう場合にも適用され、上記実施例
と同様の作用効果を得ることができる。

【００８６】

【発明の効果】以上詳述したように、本発明の階層レイ
アウト設計を用いたクロック配線設計方法によれば、ク
ロック信号系が複数のレイアウト階層に分岐しても、各
レイアウト階層を意識し且つ配線設計対象領域全体を考
慮しながらレイアウト階層単位に配線設計を行なえ、ク
ロックスキューの最小化を実現しつつ配線設計時間の短
縮化をも実現できる効果がある（請求項１）。

【００８７】 また、レシーバ端子を２個１組のペアに
グループ分けして、レシーバ端子間接続処理，等ディレ
イ分岐点間接続処理，等ディレイ分岐点探索処理および
等ディレイ分岐点再探索処理を行なうことにより、各ペ
ア毎の配線設計や等ディレイ分岐点の探索を極めて容易
に行なえ、配線設計時間の短縮化に寄与する（請求項
１，２）。

【００８８】 さらに、最適なレイアウト階層間経路お
よび最適なレイアウト階層接続端子を選択して各ペアの
最短配線を行ない、その最短配線により得られたクロッ
ク信号線上にて探索された等ディレイ分岐点をドライバ
端子に接続することで、クロックスキューを最小化で
き、クロック信号のゼロスキュー配線を実現することが
できる（請求項３，４）。

【００８９】 このとき、等ディレイ分岐点を含むレイ
アウト階層内で、等ディレイ分岐点の位置を保持しなが
らクロック信号線が所定配線長になるように配線するこ
とにより、クロックスキューを最小化しつつ指定長配線
も行なうことができる（請求項１，５）。また、等ディ
レイ分岐点を含むレイアウト階層内だけで指定長配線を
行なえない場合には、他のレイアウト階層におけるクロ
ック信号線に対しても指定長配線を行なわれ、クロック
スキューを最小化しつつ確実に指定長配線を行なえるよ
うになる（請求項４，７）。

【００９０】 一方、等ディレイ分岐点のペアが１組の
みになった場合や等ディレイ分岐点が１個のみになった
場合には、ドライバ端子と等ディレイ分岐点との間で最
適なレイアウト階層間経路および最適なレイアウト階層
接続端子を選択してクロック信号線を配線することによ
り、クロックスキューを最小化しながらドライバ端子と
等ディレイ分岐点とを接続でき、クロック信号のゼロス
キュー配線を実現することができる（請求項８，９）。

【００９１】 さらに、レイアウト階層内に未配置のド
ライバ端子もしくはレシーバ端子が存在する場合には、
その端子をもつセルをレイアウト階層の中央に仮想的に
配置してクロック信号線の配線設計を行なうことによ
り、全てのレイアウト階層においてセル配置が決定して
いなくても、セル配置の決定したレイアウト階層におい
てクロック信号線の配線処理を先行して行なうことがで
き、クロック配線を効率的に行なえる効果もある（請求
項１０）。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本実施例の方法を適用されるワークステーショ
ンの構成を示すブロック図である。

【図３】本実施例の第１配線モデルを示す図である。

【図４】本実施例の第２配線モデルを示す図である。

【図５】本実施例の第１配線モデルについてのクロック
配線設計処理手順を説明するためのフローチャートであ
る。

【図６】本実施例の第２配線モデルについてのクロック
配線設計処理手順を説明するためのフローチャートであ
る。

【図７】本実施例におけるレシーバ端子間接続処理もし
くは等ディレイ分岐点間処理と等ディレイ分岐点探索処
理との手順を説明するためのフローチャートである。

【図８】本実施例におけるドライバ端子−等ディレイ分
岐点間接続処理手順を説明するためのフローチャートで
ある。

【図９】一部のレイアウト階層内のセルが未配置である
場合における本実施例のクロック配線設計手順を説明す
るためのフローチャートである。

【図１０】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１１】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１２】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１３】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１４】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１５】本実施例における各端子とその端子が属する
レイアウト階層との関係を示す図である。

【図１６】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１７】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１８】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図１９】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２０】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２１】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２２】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２３】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２４】本実施例の具体的なクロック配線設計手順を
説明するための図である。

【図２５】本実施例における各端子とその端子が属する
レイアウト階層との関係を示す図である。

【図２６】本実施例における各レイアウト階層とセル配
置状態との関係を示す図である。

【図２７】本実施例における仮定端子ペアについて選択
される理由および選択できない理由を説明するための図
である。

【図２８】階層レイアウト設計を用いて行なわれる一般
的なクロック信号線の配線設計手順について説明するた
めの図である。

【図２９】階層レイアウト設計を用いて行なわれる一般
的なクロック信号線の配線設計手順について説明するた
めの図である。

【図３０】階層レイアウト設計を用いて行なわれる一般
的なクロック信号線の配線設計手順について説明するた
めの図である。

【図３１】階層レイアウト設計を用いて行なわれる一般
的なクロック信号線の配線設計手順について説明するた
めの図である。

【符号の説明】

１ データベース（ＤＢ） ２ 中央処理部（ＣＰＵ） ３ メモリ ４ グラフィックディスプレイ ５ 入力部

フロントページの続き (72)発明者 伊藤 則之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平４−148376（ＪＰ，Ａ) 特開 平５−151303（ＪＰ，Ａ) 特開 平７−202001（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G06F 17/50 H01L 21/82 H01L 27/04

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 配線設計対象領域を複数のレイアウト階
   層に分割して配線設計を行なう際に、クロック信号を与
   えるドライバ端子と該ドライバ端子からのクロック信号
   を受信すべき複数のレシーバ端子との間のクロック信号
   線についての配線設計を行なうクロック配線設計方法で
   あって、前 記複数のレイアウト階層間にまたがって前記複数のレ
   シーバ端子間にクロック信号線を配線すべく、前記複数
   のレシーバ端子を２個１組のペアにグループ分けするレ
   シーバ端子ペア作成処理を行ない、 前記レシーバ端子ペア作成処理によりグループ分けされ
   た各ペア毎に、当該ペアのレシーバ端子間のクロック信
   号線を仮配線するレシーバ端子間接続処理と、当該ペア
   のレシーバ端子間のクロック信号線上において両レシー
   バ端子へのクロック信号到達時間が等しくなる等ディレ
   イ分岐点を探索する等ディレイ分岐点探索処理とを行な
   い、 当該ペアのレシーバ端子間のクロック信号線について、
   前記等ディレイ分岐点探索処理により探索された等ディ
   レイ分岐点を含むレイアウト階層内で、前記等ディレイ
   分岐点探索処理により探索された等ディレイ分岐点の位
   置が等ディレイ分岐点となる状態を保持しながら、当該
   ペアのレシーバ端子間のクロック信号線が当該ペアのレ
   シーバ端子間に対して予め指定された指定配線長となる
   ように実配線としての指定長配線を行なってから、 前記複数のレシーバ端子間における等ディレイ分岐点と
   前記ドライバ端子との間におけるクロック信号線の配線
   を行なうことを特徴とする、階層レイアウト設計を用い
   たクロック配線設計方法。
2. 【請求項２】 前記等ディレイ分岐点探索処理により探
   索された等ディレイ分岐点が複数個存在する場合には、 前記等ディレイ分岐点探索処理により探索された複数の
   等ディレイ分岐点を２個１組のペアにグループ分けする
   等ディレイ分岐点ペア作成処理を行ない、 前記等ディレイ分岐点ペア作成処理によりグループ分け
   された各ペア毎に、当該ペアの等ディレイ分岐点間のク
   ロック信号線を配線する等ディレイ分岐点間接続処理
   と、当該ペアの等ディレイ分岐点間のクロック信号線上
   において両等ディレイ分岐点へのクロック信号到達時間
   が等しくなる等ディレイ分岐点を探索する等ディレイ分
   岐点再探索処理を行ない、 前記の等ディレイ分岐点ペア作成処理，等ディレイ分岐
   点間接続処理および等ディレイ分岐点再探索処理を、等
   ディレイ分岐点が少なくとも１個になるまで繰り返し行
   なうことを特徴とする、請求項１記載の階層レイアウト
   設計を用いたクロック配線設計方法。
3. 【請求項３】 前記レシーバ端子間接続処理に際して、 各ペアのレシーバ端子間で、最短かつレイアウト階層境
   界辺の通過数が最小となるレイアウト階層間経路を選択
   し、 該レイアウト階層間経路が通過するレイアウト階層境界
   辺上における最適位置にレイアウト階層接続端子を配置
   してから、 該レイアウト階層接続端子を通過し且つ当該ペアのレシ
   ーバ端子間を結ぶクロック信号線の最短配線を行ない、 前記等ディレイ分岐点探索処理に際して、 当該最短配線により得られた当該ペアのレシーバ端子間
   のクロック信号線上において等ディレイ分岐点を探索す
   ることを特徴とする、請求項１記載の階層レイアウト設
   計を用いたクロック配線設計方法。
4. 【請求項４】 前記等ディレイ分岐点探索処理により探
   索された等ディレイ分岐点を含むレイアウト階層内で当
   該ペアのレシーバ端子間の前記指定長配線を行なえない
   場合には、当該等ディレイ分岐点を含まない他方のレイ
   アウト階層におけるクロック信号線も当該指定長配線の
   対象とすることを特徴とする、請求項１記載の階層レイ
   アウト設計を用いたクロック配線設計方法。
5. 【請求項５】 前記等ディレイ分岐点間接続処理に際し
   て、 各ペアの等ディレイ分岐点間で、最短かつレイアウト階
   層境界辺の通過数が最小となるレイアウト階層間経路を
   選択し、 該レイアウト階層間経路が通過するレイアウト階層境界
   辺上における最適位置にレイアウト階層接続端子を配置
   してから、 該レイアウト階層接続端子を通過し且つ当該ペアの等デ
   ィレイ分岐点間を結ぶクロック信号線の最短配線を行な
   い、 前記等ディレイ分岐点再探索処理に際して、 当該最短配線により得られた当該ペアの等ディレイ分岐
   点間のクロック信号線上において等ディレイ分岐点を探
   索することを特徴とする、請求項２記載の階層レイアウ
   ト設計を用いたクロック配線設計方法。
6. 【請求項６】 当該ペアの等ディレイ分岐点間のクロッ
   ク信号線について、前記等ディレイ分岐点再探索処理に
   より探索された等ディレイ分岐点を含むレイアウト階層
   内で、前記等ディレイ分岐点再探索処理により探索され
   た等ディレイ分岐点の位置が等ディレイ分岐点となる状
   態を保持しながら、当該ペアの等ディレイ分岐点間のク
   ロック信号線が当該ペアの等ディレイ分岐点間に対して
   予め指定された指定配線長となるように実配線としての
   指定長配線を行なうことを特徴とする、請求項５記載の
   階層レイアウト設計を用いたクロック配線設計方法。
7. 【請求項７】 前記等ディレイ分岐点再探索処理により
   探索された等ディレイ分岐点を含むレイアウト階層内で
   当該ペアの等ディレイ分岐点間の前記指定長配線を行な
   えない場合には、当該等ディレイ分岐点を含まない他方
   のレイアウト階層におけるクロック信号線も当該指定長
   配線の対象とすることを特徴とする、請求項６記載の階
   層レイアウト設計を用いたクロック配線設計方法。
8. 【請求項８】 相互間を配線されていない等ディレイ分
   岐点のペアが１組のみになった場合、 前記ドライバ端子と当該ペアの等ディレイ分岐点との間
   で、最短かつレイアウト階層境界辺の通過数が最小とな
   るレイアウト階層間経路を選択し、 該レイアウト階層間経路が通過したレイアウト階層境界
   辺上における最適位置にレイアウト階層接続端子を配置
   してから、 該レイアウト階層接続端子を通過し且つ前記ドライバ端
   子と当該ペアの等ディレイ分岐点との間を結ぶクロック
   信号線について、前記ドライバ端子から各等ディレイ分
   岐点へのクロック信号到達時間が等しくなるように且つ
   所定配線長になるように各レイアウト階層毎に指定配線
   長を割り当て、当該クロック信号線が各レイアウト階層で割り当てられ
   た前記指定配線長となるように実配線としての 指定長配
   線を行なうことを特徴とする、請求項１または請求項２
   に記載の階層レイアウト設計を用いたクロック配線設計
   方法。
9. 【請求項９】 等ディレイ分岐点が１個のみになった場
   合、 前記ドライバ端子と当該等ディレイ分岐点との間で、最
   短かつレイアウト階層境界辺の通過数が最小となるレイ
   アウト階層間経路を選択し、 該レイアウト階層間経路が通過したレイアウト階層境界
   辺上における最適位置にレイアウト階層接続端子を配置
   してから、 該レイアウト階層接続端子を通過し且つ前記ドライバ端
   子と当該等ディレイ分岐点との間を結ぶクロック信号線
   について、所定配線長になるように各レイアウト階層毎
   に指定配線長を割り当て、当該クロック信号線が各レイアウト階層で割り当てられ
   た前記指定配線長となるように実配線としての 指定長配
   線を行なうことを特徴とする、請求項１または請求項２
   に記載の階層レイアウト設計を用いたクロック配線設計
   方法。
10. 【請求項１０】 前記配線設計対象領域に属するドライ
    バ端子およびレシーバ端子のうち、その端子をもつセル
    が所定のレイアウト階層内で未だ配置されていないもの
    が存在する場合、当該セルが当該セルの属するレイアウ
    ト階層の中央に配置されているものと仮定して、クロッ
    ク信号線の配線設計を行なうことを特徴とする、請求項
    １記載の階層レイアウト設計を用いたクロック配線設計
    方法。