CN105895578B - 形成掩模的方法 - Google Patents

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Abstract

本发明提供了一种形成用于制造集成电路的一组掩模的方法，包括：确定原始布局设计中的第一通孔布局图案和电源轨布局图案的存在。第一通孔布局图案和电源轨布局图案彼此重叠。第一通孔布局图案是原始布局设计的第一单元布局的一部分。原始布局设计的第一单元布局和第二单元布局共用电源轨布局图案。该方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一通孔布局图案和电源轨，则更改原始布局设计包括：利用扩大的通孔布局图案来替换第一通孔布局图案。本发明还提供了利用该方法形成的集成电路。

Description

形成掩模的方法
技术领域
本发明总体涉及电子电路领域，更具体地，涉及用于形成集成电路(IC)的掩模的形成方法。
背景技术
根据可用于形成多个掩模的布局设计来制造集成电路(IC)，这些掩模用于选择性地形成或去除不同的部件层，诸如有源区、栅电极、不同隔离结构层和/或不同导电结构层。许多制造工艺可用于提高不同部件层的空间分辨率，因此允许布局图案在相应的布局中具有更好的空间分辨率。然而，执行用于提高部件的空间分辨率的许多制造工艺是以增加的复杂度和资源(诸如附加的掩模、附加的曝光工艺和/或附加的蚀刻工艺)作为代价。
发明内容
根据本发明的一个方面，提供了一种形成用于制造集成电路的一组掩模的方法，所述方法包括：确定原始布局设计中第一通孔布局图案和电源轨布局图案的存在，所述第一通孔布局图案和所述电源轨布局图案彼此重叠，所述第一通孔布局图案是所述原始布局设计的第一单元布局的一部分，所述原始布局设计的第一单元布局和第二单元布局共用所述电源轨布局图案，并且所述电源轨布局图案沿着介于所述第一单元布局与所述第二单元布局之间的单元边界延伸，所述第一通孔布局图案对应于所述集成电路的第一通孔插塞层，并且被共用的所述电源轨布局图案对应于所述集成电路的位于所述第一通孔插塞层上面的第一导电层；以及更改所述原始布局设计以得到更改的布局设计，包括：如果所述原始布局设计中存在所述第一通孔布局图案和所述电源轨布局图案，则利用扩大的通孔布局图案来替换所述第一通孔布局图案，所述扩大的通孔布局图案占据的面积比所述第一通孔布局图案占据的面积大；以及基于所述更改的布局设计来形成所述一组掩模。
优选地，该方法还包括：确定所述原始布局设计中第二通孔布局图案的存在，所述第二通孔布局图案和所述电源轨布局图案彼此重叠，所述第二通孔布局图案是所述第二单元布局的一部分，其中，更改所述原始布局设计还包括：如果所述原始布局图案中存在所述第二通孔布局图案，则利用所述扩大的通孔布局图案来替换所述第二通孔布局图案，所述扩大的通孔布局图案与介于所述第一单元布局与所述第二单元布局之间的所述单元边界重叠。
优选地，所述原始布局设计的第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；所述原始布局设计的第二单元布局还包括与所述集成电路的所述第二导电层对应的第二导电布局图案；以及更改所述原始布局设计还包括：基于所述第一导电布局图案和所述第二导电布局图案来生成合并的导电布局图案，所述合并的导电布局图案对应于所述第二导电层；和利用所述合并的导电布局图案来替换所述第一导电布局图案和所述第二导电布局图案，所述扩大的通孔布局图案与所述合并的导电布局图案重叠。
优选地，所述原始布局设计的所述第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；所述原始布局设计的所述第二单元布局还包括与所述集成电路的第三导电层对应的第二导电布局图案，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度；以及更改所述原始布局设计还包括：基于所述第一导电布局图案来生成更改的第一导电布局图案，所述更改的第一导电布局图案对应于所述第二导电层，并且所述扩大的通孔布局图案与所述更改的第一导电布局图案和所述第二导电布局图案重叠；和利用所述更改的第一导电布局图案来替换所述第一导电布局图案。
优选地，生成所述更改的第一导电布局图案包括：重新形成或移动所述第一导电布局图案，从而使得，与所述第一导电布局图案的对应的边缘相比，所述更改的第一导电布局图案的边缘移向介于所述第一单元布局与所述第二单元布局之间的单元边界。
优选地，所述原始布局设计的所述第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；所述原始布局设计的所述第二单元布局还包括与所述集成电路的第三导电层对应的第二导电布局图案，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度；以及更改所述原始布局设计还包括：基于所述第一导电布局图案来生成更改的第一导电布局图案，所述更改的第一导电布局图案对应于所述第二导电层，并且所述扩大的通孔布局图案与所述更改的第一导电布局图案重叠；基于所述第二导电布局图案来生成更改的第二导电布局图案，所述更改的第二导电布局图案对应于所述第三导电层，并且所述扩大的通孔布局图案与所述更改的第二导电布局图案重叠；利用所述更改的第一导电布局图案来替换所述第一导电布局图案；和利用所述更改的第二导电布局图案来替换所述第二导电布局图案。
优选地，利用扩大的通孔布局图案来替换所述第一通孔布局图案包括：选用所述扩大的通孔布局图案所占的面积与所述第一通孔布局图案所占的面积的比率在2.25至2.89的范围内。
根据本发明的另一方面，提供了一种形成用于制造集成电路的一组掩模的方法，所述方法包括：确定原始布局图案中第一导电布局图案、与所述第一导电布局图案重叠的第一通孔布局图案、第二导电布局图案、与所述第二导电布局图案重叠的第二通孔布局图案以及电源轨布局图案的存在，所述电源轨布局图案与所述第一导电布局图案、所述第一通孔布局图案、所述第二导电布局图案以及所述第二通孔布局图案重叠，所述第一通孔布局图案和所述第一导电布局图案是所述原始布局设计的第一单元布局的一部分，所述第二通孔布局图案和所述第二导电布局图案是所述原始布局的第二单元布局的一部分，所述第一单元布局和所述第二单元布局共用所述电源轨布局图案，并且所述电源轨布局图案沿着介于所述第一单元布局与所述第二单元布局之间的单元边界延伸，所述第一导电布局图案和所述第二导电布局图案沿着与介于所述第一单元布局与所述第二单元布局之间的所述单元边界垂直的方向对准；更改所述原始布局设计以得到更改的布局设计，包括：如果所述原始布局设计中存在所述第一导电布局图案、所述第一通孔布局图案、所述第二导电布局图案、所述第二通孔布局图案以及所述电源轨布局图案，则执行以下步骤中的至少一个：利用更改的第一导电布局图案来替换所述第一导电布局图案，所述更改的第一导电布局图案邻接所述第二导电布局图案；利用更改的第二导电布局图案来替换所述第二导电布局图案，所述更改的第二导电布局图案邻接所述第一导电布局图案；或利用合并的导电布局图案来替换所述第一导电布局图案和所述第二导电布局图案，所述合并的导电布局图案与所述第一导电布局图案和所述第二导电布局图案所占的面积重叠；以及基于所述更改的布局设计形成所述一组掩模。
优选地，更改所述原始布局设计还包括：利用扩大的通孔布局图案来替换所述第一通孔布局图案和所述第二通孔布局图案，所述扩大的通孔布局图案与介于所述第一单元布局与所述第二单元布局之间的所述单元边界重叠并且与以下中的至少一个重叠：所述更改的第一导电布局图案和所述第二导电布局图案；所述更改的第二导电布局图案和所述第一导电布局图案；或所述合并的导电布局图案。
优选地，所述第一导电布局图案对应于所述集成电路的第二导电层，所述第二导电层位于所述第一通孔插塞层下面；以及所述第二导电布局图案对应于所述集成电路的所述第二导电层。
优选地，所述第一导电布局图案对应于所述集成电路的第二导电层，所述第二导电层位于所述第一通孔插塞层下面；以及所述第二导电布局图案对应于所述集成电路的第三导电层，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度。
优选地，该方法还包括：确定所述原始布局设计中第三通孔布局图案的存在，所述第三通孔布局图案与所述电源轨布局图案彼此重叠，所述第三通孔布局图案是所述原始布局设计的所述第一单元布局的一部分，所述原始布局设计的第二单元布局不具有与所述电源轨布局图案重叠且与所述第三通孔布局图案对应的通孔布局，其中，更改所述原始布局设计以得到所述更改的布局设计还包括：如果所述原始布局设计中存在所述第三通孔布局图案和所述电源轨布局图案，则利用扩大的通孔布局图案来替换所述第三通孔布局图案，所述扩大的通孔布局图案占据的面积比所述第三通孔布局图案占据的面积大。
优选地，利用所述扩大的通孔布局图案来替换所述第一通孔布局图案和所述第二通孔布局图案包括：选用所述扩大的通孔布局图案所占的面积与所述第一通孔布局图案和所述第二通孔布局图案所占的面积的比率在2.25至2.89的范围内。
根据本发明的又一方面，提供了一种集成电路，包括：第一通孔插塞层，位于第一单元区域和第二单元区域上方，所述第一通孔插塞层包括：第一通孔插塞，与参考边界重叠，所述第一单元区域与所述第二单元区域在所述参考边界处彼此邻接；和第二通孔插塞，位于所述第一单元区域内，所述第一通孔插塞所占的面积大于所述第二通孔插塞所占的面积；以及第一导电层，位于所述第一通孔插塞层上面，所述第一导电层包括：电源轨，与所述参考边界重叠并且沿着所述参考边界延伸，所述电源轨接触所述第一通孔插塞而不与所述第二通孔插塞接触。
优选地，所述第一通孔插塞所占的面积与所述第二通孔插塞所占的面积的比率在2.25至2.89的范围内。
优选地，该集成电路还包括：第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：导电结构，与所述参考边界重叠并且与所述第一通孔插塞接触。
优选地，该集成电路还包括：第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：第一导电结构，位于所述第一单元区域内并且与所述第一通孔插塞接触；以及第三导电层，位于所述第一通孔插塞层下面，所述第三导电层包括：第二导电结构，位于所述第二单元区域内并且与所述第一通孔插塞接触，所述第一导电结构和所述第二导电结构具有不同的厚度。
优选地，该集成电路还包括：第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：导电结构，位于所述第一单元区域内，其中，所述第一通孔插塞层还包括：第三通孔插塞，位于所述第一单元区域内并且与所述导电结构接触，所述第三通孔插塞所占的面积大于所述第二通孔插塞所占的面积。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的集成电路的局部布局图。
图2A、图3A、图4A、图5A和图6A是根据一些实施例的原始布局设计中的各个示例性方案的布局图。
图2B、图3B、图4B、图5B和图6B是根据一些实施例的基于原始布局设计制造的集成电路的一部分的截面图，其中每一个截面图都对应于图2A、图3A、图4A、图5A和图6A中的方案。
图2C、图3C、图4C、图5C和图6C是根据一些实施例的基于图2A、图3A、图4A、图5A和图6A中的各个方案做出更改的布局设计的布局示图。
图2D、图3D、图4D、图5D和图6D是根据一些实施例的基于更改的布局设计而制造的集成电路的一部分的截面图，其中每一个截面图都对应于图2C、图3C、图4C、图5C和图6C中的方案。
图7A和图7C是根据一些实施例的具有不同尺寸的通孔插塞的两个实例的截面图。
图7B和图7D是根据一些实施例的图7A和图7C中的示例性通孔插塞的顶视图。
图8是根据一些实施例的形成用于制造集成电路的一组掩模的方法的流程图。
图9是根据一些实施例的可用于形成一组掩模的更改的布局设计的系统的功能框图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
根据本发明的一些实施例，评估并且更改原始设局布局以减小原始布局设计的一些布局图案的空间分辨率。在一些实施例中，评估原始布局设计以确定一个或多个预定布局方案的存在。根据存在的一个或多个预定布局方案，由扩大的通孔布局图案来代替一个或多个对应的通孔布局图案。结果，减小了基于扩大的通孔布局图案而得到的通孔插塞的电阻。在一些实施例中，减少用于形成对应的通孔插塞层的掩模的数量。在一些实施例中，与基于原始布局设计所得到的集成电路相比，基于更改的布局设计所得到的集成电路的操作频率提高了约4％至5％，并且形成通孔插塞层的制造工艺从执行7次图案化-7次蚀刻(7P7E)简化为执行5P5E。
图1是根据一些实施例的可用于制造集成电路的布局设计的局部布局图100。在一些实施例中，当设计集成电路时，使用具有预定功能的标准单元。布局设计的局部100包括与各个标准单元对应的布局图案，该各个标准单元占据被对应的单元边界(如各粗线110所示)围绕的面积。本发明中将与各个标准单元对应的布局图案称为标准单元布局112、114、121、122、123、124、125、126和127。单元布局112、114、121、122、123、124、125、126和127中的每一个都包括对应于形成晶体管和在对应的晶体管上方形成互连结构的多个布局图案。在一些实施例中，互连结构包括各个通孔插塞和导线。此外，布局设计的部分100包括与邻接标准单元布局112、114、121、122、123、124、125、126或127的其他标准单元(未标注)对应的布局图案。在图1中，省略了标准单元布局以及与各个导线对应的一些布局图案的一些细节。
基于图1所示的布局设计而制造的集成电路包括具有沟道结构的晶体管，沟道结构沿着与衬底的上表面和各个导线垂直的方向延伸并且围绕对应的栅极结构。这种类型的晶体管有时称为垂直氧化物扩散(OD)晶体管。在本发明中，垂直OD晶体管用作实例。本发明中示出的各个布局方案和对应的通孔布局图案修改方法也可适用于用于制造其他类型的晶体管(例如，包括平面OD晶体管或各种类型的Fin-FET器件)的布局设计。
在一些实施例中，一个或多个标准单元是逻辑门单元。在一些实施例中，逻辑门单元包括AND、OR、NAND、NOR、XOR、INV、AND-OR-反相器(AOI)、OR-AND-反相器(OAI)、MUX、触发器、缓冲器、锁存器、延时器、时钟单元或其他类型的逻辑门单元。
在一些实施例中，布局设计的部分100还包括电源轨布局图案132、134和136，其沿着单元边界(未标注)延伸并且其在对应的单元布局内的各个部分共用单元边界。在本发明中，电源轨布局图案132、134和136被描述为由对应的、邻接的单元布局共用。单元布局112、114、121、122、123、124、125、126和127中的每一个都包括与对应的电源轨布局图案132、134和136重叠的多个通孔布局图案VD。在所得到的集成电路中，通孔布局图案VD对应于在集成电路的一个或多个不同的通孔插塞层中形成通孔插塞。此外，电源轨布局图案132、134和136对应于在集成电路的一个或多个不同的通孔插塞层上面的导电层中的导线。在一些实施例中，导电层直接位于一个或多个不同的通孔插塞层上面。在所得到的集成电路中，与电源轨布局图案132、134和136对应的导线被配置为承载一个或多个操作电压和/或参考接地电压。这样，与单元布局112、114、121、122、123、124、125、126和127对应的标准单元接收来自于与电源轨布局图案132、134或136对应的导线和经过与通孔布局图案VD对应的各个通孔插塞的一个或多个操作电压或参考接地电压。
在一些实施例中，在加载并且放置单元布局以形成布局设计之前，将布局112、114、121、122、123、124、125、126和127设计并且存储在单元库中。因此，单元布局112、114、121、122、123、124、125、126和127的布局图案通常被布置为容许各种可能的放置或邻接布置。然而，将单元布局112、114、121、122、123、124、125、126和127放置在布局设计中时，还更改邻近单元边界的一些布局图案以通过降低各个布局图案的空间分辨率来简化随后的制造工艺。图1中将适当地更改了布局图案的五个示例性布局方案识别为区域141、142、143、144和145并且还结合图2A至图6D进行说明。其他更改在本发明所保护的范围内。
图8是根据一些实施例的形成用于制造集成电路的一组掩模的方法800的流程图。在一些实施例中，基于结合图2A至图6D示出的更改的布局设计来制造方法800中描述的一组掩模。用于形成基于结合图2A至图6D示出的更改的布局设计和/或基于其他更改的布局设计的一组掩模的其他方法在本发明所涉及的范围内。
图2A是根据一些实施例描述的与图1的区域141对应且顺时针旋转90°的原始布局设计的部分200A的放大的布局图。图2A中的与图1中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
部分200A描述了单元布局112、121和122的各一部分，单元边界202划分单元布局112与121和单元布局112与122，并且单元布局204划分单元布局121与122。电源轨布局图案134沿着单元边界202延伸并且其各个部分位于单元布局112、121和122内(即，被单元布局112与121以及被单元布局112与122共用)。
单元布局121包括导电布局图案206和208以及通孔布局图案212和214。导电布局图案206与通孔布局图案212重叠，并且导电布局图案208与通孔布局图案214重叠。导电布局图案206和208以及电源轨布局图案134对应于形成集成电路的第一导电层中的导电部件。通孔布局图案212对应于形成第一通孔插塞层中的通孔插塞。在一些实施例中，第一通孔插塞层包括可用于将集成电路的漏极焊盘层与第一导电层连接的通孔插塞。连接集成电路的其他层的另一通孔插塞层在本发明所涉及的范围内。通孔布局图案214对应于形成第二通孔插塞层中的通孔插塞。在一些实施例中，第二通孔插塞层包括可用于将集成电路的多晶硅上方的金属-零层(“M0PO”或“MP”)与第一导电层连接的通孔插塞。连接集成电路的其他层的另一通孔插塞层在本发明所涉及的范围内。
单元布局112包括通孔布局图案216和导电布局218。通孔布局图案216、导电布局218和电源轨布局图案134彼此重叠。导电布局218对应于形成集成电路的第一类型的氧化物限定区域上方的金属-零层(“M0OD-1”或“MD1”)结构。通孔布局图案216对应于形成第三通孔插塞层中的通孔插塞，其中，第三通孔插塞层包括可用于将集成电路的MD1结构与第一导电层连接的通孔插塞。省略了单元布局112、121和122的其他细节。在一些实施例中，通孔布局图案212、214和216具有相同的尺寸。
图2B是根据一些实施例的基于原始布局设计制造的集成电路的部分200B的截面图。沿着与图2A中的参考线220对应的参考线截取部分200B。在图2B中，括号内的参考标号表示图2A中的对应的部分。省略了集成电路的部分200B的一些细节。
部分200B包括与图2A中的单元布局121对应的区域232和与单元布局112对应的区域234。参考线236表示与单元边界202对应的位置。部分200B包括区域232中的第一源极焊盘242、区域234中的第二源极焊盘244、第一源极焊盘242上方的沟道结构246、第一源极焊盘242上方并且围绕沟道结构246的栅极结构248、沟道结构246上方的漏极焊盘252、栅极结构248上方的MP结构以及第二源极焊盘244上方的MD1结构256。
此外，部分200B包括导电结构262、264和266以及通孔插塞272、274和276。基于图2A中的导电布局图案206制造导电结构262；基于导电布局图案208制造导电结构264；以及导电结构266是基于电源轨布局图案134制造的电源轨的一部分。基于通孔布局图案212制造通孔插塞272；基于通孔布局图案214制造通孔插塞274；以及基于通孔布局图案216制造通孔插塞276。导电结构266与通孔插塞276接触但不与通孔插塞272和274接触。
在一些实施例中，通孔布局图案216的尺寸受同一布局层中的最近的通孔布局图案的位置和尺寸的限制，以不违反这种布局层的最小间隔布局规则为准。为了容许各种可能的放置或邻接布置，通孔布局图案216被放置为距离单元边界202足够远以保证符合最小间隔布局规则，而不管单元边界202的任一侧上的可能的单元布局如何。如图2A和图2B所示，单元布局112和121被布置为在单元边界202的位于单元布局112内的一侧上存在通孔布局图案216，而在单元布局202的位于单元布局121内的另一侧上缺少与电源轨布局图案134重叠的对应的通孔布局图案。对于通孔布局图案216，在确定放置单元布局112和121之后，在单元边界202的另一侧上缺少对应的通孔布局图案形成布局设计中的附加的足够的空间以用于扩大通孔布局图案216，而不违反通孔布局图案216与同一布局层的其他任何布局图案之间的最小间隔布局规则。扩大的通孔布局图案(诸如图2C中的通孔布局图案282)对应于扩大的通孔插塞(诸如图2D中的通孔插塞286)，该通孔插塞占据更大的面积并且具有沿着垂直方向Z的更小的电阻。
图2C是根据一些实施例的基于图2A中示出的方案的更改的布局设计的部分200A'的布局图。对于图2C中的与图2A中的组件相同或类似的组件给出相同的参考标号。
与图2A中的部分200A相比，利用部分200A'中的扩大的通孔布局图案282来替换通孔布局图案216。通孔布局图案282对应于形成第三通孔插塞层中的通孔插塞。
图2D是基于更改的布局设计制造的集成电路的部分200B'的截面图。沿着与图2C中的参考线220对应的参考线截取部分200B。在图2D中，括号内的参考标号表示图2C中的对应的部分。省略了集成电路的部分200B的一些细节。对于图2D中的与图2B中的组件相同或类似的组件给出相同的参考标号。
与图2B中的部分200B相比，部分200B'包括替换通孔插塞276的通孔插塞286。基于图2C中的扩大的通孔布局图案282来制造通孔插塞286，并且该通孔插塞将MD1结构256与可用作电源轨的一部分的导电结构266连接。导电结构266不与通孔插塞272和274接触。而且，通孔插塞286比通孔插在276占据更大的面积。结果，通孔插塞286沿着垂直方向Z的电阻比通孔插塞276沿着垂直方向Z的电阻小。
图3A是根据一些实施例描述的与图1的区域142对应且顺时针旋转90°的原始布局设计的部分300A放大的布局图。图3A中的与图1中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
部分300A描述了单元布局112、122和123的各一部分，单元边界302划分单元布局112与122和单元布局112与123，并且单元布局304划分单元布局122与123。电源轨布局图案134沿着单元边界302延伸并且其各个部分位于单元布局112、122和123内(即，被单元布局112与122以及被单元布局112与123共用)。
单元布局122包括导电布局图案306和308、通孔布局图案316和导电布局图案318。通孔布局图案316与电源轨布局图案134重叠。导电布局图案318至少与通孔布局图案316和电源轨布局图案134重叠。导电布局图案306和308以及电源轨布局图案134对应于形成集成电路的第一导电层中的导电部件。
导电布局318对应于形成集成电路的第二类型的氧化物限定区域上方的金属-零层(“M0OD-2”或“MD2”)结构。在一些实施例中，MD2结构(诸如图3B中的MD2结构354)具有与漏极焊盘(诸如图3B中的漏极焊盘352)的上表面齐平的下表面和与MD1结构的上表面齐平的上表面。通孔布局图案316对应于形成第四通孔插塞层中的通孔插塞。在一些实施例中，第四通孔插塞层包括可用于将集成电路的MD2结构与第一导电层连接的通孔插塞。省略了单元布局112、122和123的细节。连接集成电路的其他结构的其他层在本发明的范围内。
图3B是根据一些实施例的基于原始布局设计制造的集成电路的部分300B的截面图。沿着与图3A中的参考线320对应的参考线截取部分300B。在图3B中，括号内的参考标号表示图3A中的对应的部分。省略了部分300B的一些细节。
部分300B包括与图3A中的单元布局122对应的区域332和与单元布局112对应的区域334。参考线336表示与单元边界302对应的位置。部分300B包括：与图2B中的源极焊盘242对应的第一源极焊盘342、与源极焊盘244对应的第二源极焊盘344、与沟道结构246对应的沟道结构346、与栅极结构248对应的栅极结构348以及与漏极焊盘252对应的漏极焊盘352。因此，省略了其详细描述。
部分300B还包括MD2结构354、导电结构362、364和366以及通孔插塞376。基于图3A中的导电布局图案318来制造MD2结构354。基于导电布局图案306来制造导电结构362；基于导电布局图案308来制造导电结构364；以及导电结构366是基于电源轨布局图案134而制造的电源轨的一部分。MD2结构354被配置为将漏极焊盘352电桥接至导电结构366正下方的位置处。基于通孔布局图案316来制造通孔插塞376。通孔插塞376将MD2结构354与导电结构366连接。
在一些实施例中，通孔布局图案316的尺寸受到同一布局层的最近的通孔布局图案的位置和尺寸的限制，以不违反这种布局层的最小间隔布局规则为准。为了容许各种可能的放置或邻接布置，通孔布局图案316被放置得距离单元边界302足够远以保证符合最小间隔布局规则，而不管单元边界302任一侧上的可能的单元布局如何。如图3A和图3B所示，单元布局112和122被布置为在单元边界302的位于单元布局122内的一侧上存在通孔布局图案316，并且还被布置为在单元布局302的位于单元布局112内的另一侧上没有与电源轨布局图案134重叠的对应的通孔布局图案。对于通孔布局图案316，在确定放置单元布局112和121之后，在单元边界302的另一侧上缺少对应的通孔布局图案形成布局设计中的附加的足够的空间以用于扩大通孔布局图案316，而不违反通孔布局图案316与同一布局层的其他任何布局图案之间的最小间隔布局规则。扩大的通孔布局图案(诸如图3C中的通孔布局图案382)对应于扩大的通孔插塞(诸如图3D中的通孔插塞386)，该通孔插塞占据更大的面积并且具有沿着垂直方向Z的更小的电阻。
图3C是根据一些实施例的基于图3A中示出的方案的更改的布局设计的部分300A'的布局图。对于图3C中的与图3A中的组件相同或类似的组件给出相同的参考标号。
与图3A中的部分300A相比，利用部分300A'中的扩大的通孔布局图案382来替换通孔布局图案316。在一些实施例中，通孔布局图案382对应于形成第四通孔插塞层中的通孔插塞。在一些实施例中，通孔布局图案382与其他的布局图案成组以形成第三通孔插塞中的通孔插塞。
图3D是基于更改的布局设计制造的集成电路的部分300B'的截面图。沿着与图3C中的参考线320对应的参考线截取部分300B。在图3D中，括号内的参考标号表示图3C中的对应的部分。省略了集成电路的部分300B的一些细节。对于图3D中的与图3B中的组件相同或类似的组件给出相同的参考标号。
与图3B中的部分300B相比，部分300B'包括替换通孔插塞376的通孔插塞386。基于图3C中的通孔布局图案382来制造通孔插塞386，并且将MD2结构354与导电结构366连接。而且，通孔插塞386比通孔插塞376占据更大的面积。结果，通孔插塞386沿着垂直方向Z的电阻比通孔插塞376沿着垂直方向Z的电阻小。
图4A是根据一些实施例描述的与图1的区域143对应且顺时针旋转90°的原始布局设计的部分400A放大的布局图。图4A中的与图1中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
部分400A描述了单元布局112、123和124的各一部分，单元边界402划分单元布局112与123和单元布局112与124，并且单元布局404划分单元布局123与124。电源轨布局图案134沿着单元边界402延伸并且其各个部分位于单元布局112、123和124内(即，被单元布局112与123以及被单元布局112与124共用)。
单元布局112包括通孔布局图案412和导电布局图案414。通孔布局图案412、导电布局414和电源轨布局图案134彼此重叠。导电布局图案414对应于形成集成电路的MD1结构。通孔布局图案412对应于形成第三通孔插塞层中的通孔插塞。单元布局123包括导电布局图案406和408、通孔布局图案416和导电布局图案418。通孔布局图案416与电源轨布局图案134重叠。通孔布局图案416对应于形成第四通孔插塞层中的通孔插塞。导电布局图案418至少与通孔布局图案416和电源轨布局图案134重叠。导电布局图案406和408以及电源轨布局图案134对应于形成集成电路的第一导电层中的导电部件。通孔布局图案412和416沿着与单元边界402垂直的参考线420对准。导电布局图案414和418还沿着参考线420对准。
省略了单元布局112、123和124的细节。在一些实施例中，通孔布局图案412和416具有相同的尺寸。
图4B是根据一些实施例的基于原始布局设计制造的集成电路的部分400B的截面图。沿着与图4A中的参考线420对应的参考线截取部分400B。在图4B中，括号内的参考标号表示图4A中的对应的部分。省略了集成电路的部分400B的一些细节。
部分400B包括与图4A中的单元布局123对应的区域432和与单元布局112对应的区域434。参考线436表示与单元边界402对应的位置。部分400B包括：与图2B中的源极焊盘242对应的第一源极焊盘442、与源极焊盘244对应的第二源极焊盘444、与沟道结构246对应的沟道结构446、与栅极结构248对应的栅极结构448以及与漏极焊盘252对应的漏极焊盘452。因此，省略了其详细描述。
部分400B还包括区域432中的MD2结构454、区域434中的MD1结构456、导电结构462、464和466以及通孔插塞476。基于图4A中的导电布局图案418来制造MD2结构454，并且基于导电布局图案414来制造MD1结构456。基于导电布局图案406来制造导电结构462；基于导电布局图案408来制造导电结构464；以及导电结构466是基于电源轨布局图案134制造的电源轨的一部分。MD1结构456和通孔插塞472对应于图2B中的MD1结构256和通孔插塞276，因此省略其详细描述。MD2结构454和通孔插塞476对应于图3B中的MD2结构354和通孔插塞376，因此省略详细描述。
为了容许各种可能的放置或邻接布置，布局图案412、414、416和418被放置为距离单元边界402足够远以保证符合最小间隔布局规则，而不管单元边界402任一侧上的可能的单元布局如何。如图4A和图4B所示，单元布局112和123被布置为在单元边界402的位于单元布局112内的一侧上存在通孔布局图案412和导电布局图案414，而在单元边界402的位于单元布局123的另一侧上存在通孔布局图案416和导电布局图案418。基于布局图案134、412、414、416和418制造的导电结构466、472、456、476和454彼此电耦合。在确定单元布局112和123的放置之后，更改布局图案412或416以使其彼此邻接或更改布局图案414或418以使其彼此邻接并未改变电路的原理性设计。因此，在一些实施例中，合并一个或多个布局图案412、414、416和418或调整它们的尺寸以利用扩大的通孔布局图案(诸如图4C中的通孔布局图案484)来替换通孔布局图案412和416。扩大的通孔布局图案484对应于比通孔插塞472或通孔插塞476占据更大面积的扩大的通孔插塞(诸如图4D中的通孔插塞488)。
图4C是根据一些实施例的基于图4A中示出的方案的更改的布局设计的部分400A'的布局图。对于图4C中的与图4A中的组件相同或类似的组件给出相同的参考标号。
与图4A中的部分400A相比，利用部分400A'中的更改的导电布局图案482来替换导电布局图案414。在一些实施例中，通过重新形成或移动图4A中的导电布局图案414来生成更改的导电布局图案482，从而使得更改的导电布局图案482的边缘移向单元边界402并且与导电布局图案418接触。导电布局图案482和418还沿着与单元边界402垂直的参考线420'对准。
而且，利用扩大的通孔布局图案484来替换图4A中的通孔布局图案412和416。扩大的通孔布局图案484与更改的导电布局图案482、导电布局图案418、电源轨布局图案134和单元边界402重叠。在一些实施例中，通孔布局图案484与其他的布局图案成组以形成第三通孔插塞中的通孔插塞。
图4D是基于更改的布局设计制造的集成电路的部分400B'的截面图。沿着与图4C中的参考线420对应的参考线截取部分400B。在图4D中，括号内的参考标号表示图4C中的对应的部分。省略了集成电路的部分400B的一些细节。对于图4D中的与图4B中的组件相同或类似的组件给出相同的参考标号。
与图4B中的部分400B相比，部分400B'包括替换MD1结构456的MD1结构486以及替换通孔插塞472和476的通孔插塞488。基于图4A中的导电布局图案482来制造MD1结构486，并且MD1结构486被设置为与MD2结构454接触。基于图4C中的通孔布局图案484来制造通孔插塞488，并且将MD1结构486和MD2结构454与导电结构466连接。而且，通孔插塞488比通孔插塞472或通孔插塞476或比通孔插塞472和476的组合占据更大的面积。结果，通孔插塞488沿着垂直方向Z的电阻比通孔插塞472或通孔插塞476沿着垂直方向Z的电阻小。
图5A是根据一些实施例描述的与图1的区域144对应且顺时针旋转90°的原始布局设计的部分500A放大的布局图。图5A中的与图1中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
部分500A描述了单元布局112、125和126的各一部分，单元边界502划分单元布局112与125和单元布局112与126，并且单元布局504划分单元布局125与126。电源轨布局图案134沿着单元边界502延伸并且其各个部分位于单元布局112、125和126内(即，被单元布局112与125以及被单元布局112与126共用)。
单元布局112包括通孔布局图案512和导电布局图案514。通孔布局图案512、导电布局图案514和电源轨布局图案134彼此重叠。导电布局图案514对应于形成集成电路的MD1结构。通孔布局图案512对应于形成第三通孔插塞层中的通孔插塞。单元布局125包括导电布局图案506、与导电布局图案506重叠的通孔布局图案508、通孔布局图案516和导电布局图案518。通孔布局图案516和导电布局图案518与电源轨布局图案134重叠。导电布局图案506和电源轨布局图案134对应于形成集成电路的第一导电层中的导电部件。通孔布局图案508对应于形成第二通孔插塞层中的通孔插塞。通孔布局图案516对应于形成第三通孔插塞层中的通孔插塞。通孔布局图案512和516沿着与单元边界502垂直的参考线520对准。导电布局图案514和518也沿着参考线520对准。
省略了单元布局112、125和126的细节。在一些实施例中，通孔布局图案508、512和516具有相同的尺寸。
图5B是根据一些实施例的基于原始布局设计制造的集成电路的部分500B的截面图。沿着与图5A中的参考线520对应的参考线截取部分500B。在图5B中，括号内的参考标号表示图5A中的对应的部分。省略了集成电路的部分400B的一些细节。
部分500B包括与图5A中的单元布局125对应的区域532和与单元布局112对应的区域534。参考线536表示与单元边界502对应的位置。部分500B包括：与图2B中的源极焊盘242对应的第一源极焊盘542、与源极焊盘244对应的第二源极焊盘544、与沟道结构246对应的沟道结构546、与栅极结构248对应的栅极结构548以及与漏极焊盘252对应的漏极焊盘552。因此，省略了其详细描述。
部分500B还包括区域532中的MD1结构554、区域534中的MD1结构556以及通孔插塞572、574和576。基于图5A中的导电布局图案518来制造MD1结构554，并且基于导电布局图案514来制造MD1结构556。基于导电布局图案506来制造导电结构562，并且导电结构566是基于电源轨布局图案134而制造的电源轨的一部分。基于通孔布局图案508来制造通孔插塞572；基于通孔布局图案516来制造通孔插塞574；以及基于通孔布局图案512来制造通孔插塞576。导电结构566与通孔插塞574和576接触而不与通孔插塞572接触。
为了容许各种可能的放置或邻接布置，布局图案512、514、516和518被放置为距离单元边界502足够远以保证符合最小间隔布局规则，而不管单元边界502的任一侧上的可能的单元布局如何。如图5A和图5B所示，单元布局112和125被布置为在单元边界502的一侧上存在单元布局112的通孔布局图案512和导电布局图案514，而在单元边界502的另一侧上存在单元布局125的通孔布局图案516和导电布局图案518。基于布局图案134、512、514、516和518制造的导电结构566、576、556、574和554彼此电耦合。在确定单元布局112和125的放置之后，更改布局图案512或516以使其彼此邻接或更改布局图案514或518以使其彼此邻接并未改变电路的原理性设计。因此，在一些实施例中，合并一个或多个布局图案512、514、516和518或调整它们的尺寸以利用扩大的通孔布局图案(诸如图5C中的通孔布局图案584)来替换通孔布局图案512和516。扩大的通孔布局图案584对应于比通孔插塞574或通孔插塞576占据更大面积的扩大的通孔插塞(诸如图5D中的通孔插塞588)。
图5C是根据一些实施例的基于图5A中示出的方案而做出更改的布局设计的部分500A'的布局图。对于图5C中的与图5A中的组件相同或类似的组件给出相同的参考标号。
与图5A中的部分500A相比，利用部分500A'中的更改的导电布局图案582来替换导电布局图案514和布局图案518。在一些实施例中，通过重新形成或移动导电布局图案514和518来生成更改的导电布局图案582，从而使得每一个导电布局图案514和518都具有移向单元边界502的一个边缘以将导电图案514和518合并为布局图案582。而且，利用扩大的通孔布局图案584来替换通孔布局图案512和516。扩大的通孔布局图案584与更改的导电布局图案582、电源轨布局图案134和单元边界502重叠。在一些实施例中，通孔布局图案584与其他的布局图案成组以形成第三通孔插塞中的通孔插塞。
图5D是基于做出更改的布局设计而制造的集成电路的部分500B'的截面图。沿着与图5C中的参考线520对应的参考线截取部分500B。在图5D中，括号内的参考标号表示图5C中的对应的部分。省略了集成电路的部分500B的一些细节。对于图5D中的与图5B中的组件相同或类似的组件给出相同的参考标号。
与图5B中的部分500B相比，部分500B'包括替换MD1结构554和556的MD1结构586以及替换通孔插塞574和576的通孔插塞588。基于图5A中的导电布局图案582制造MD1结构586，并且设置为与源极焊盘542和544接触。基于图5C中的通孔布局图案584来制造通孔插塞588，并且该通孔插塞将MD1结构586与可用作电源轨的一部分的导电结构566连接。导电结构566不与通孔插塞572接触。而且，通孔插塞588比通孔插塞574或通孔插塞576或比通孔插塞574和576的组合占据更大的面积。结果，通孔插塞588沿着垂直方向Z的电阻比通孔插塞574或通孔插塞576沿着垂直方向Z的电阻小。
图6A是根据一些实施例描述的与图1的区域145对应且顺时针旋转90°的原始布局设计的部分600A放大的布局图。图6A中的与图1中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
部分600A描述了单元布局112、114、126和127的各一部分，单元边界602划分单元布局112与126和单元布局114与127，并且单元边界604划分单元布局112与114和单元布局126与127。电源轨布局图案134沿着单元边界602延伸并且其各个部分位于单元布局112、114、126和127内(即，被单元布局112与126以及被单元布局114与127共用)。
单元布局127包括导电布局图案606和608、通孔布局图案616和导电布局图案618。单元布局114包括导电布局图案609、通孔布局图案612和导电布局图案614。通孔布局图案616、导电布局618和电源轨布局图案134彼此重叠。通孔布局图案612、导电布局614和电源轨布局图案134彼此重叠。导电布局图案614和618在单元边界602处彼此接触。导电布局图案614和618对应于形成集成电路的MD2结构。通孔布局图案612和616对应于形成第四通孔插塞层中的对应的通孔插塞。通孔布局图案612和616沿着与单元边界602垂直的参考线620对准。导电布局图案614和618还沿着参考线620对准。
省略了单元布局112、114、126和127的细节。在一些实施例中，通孔布局图案612和616具有相同的尺寸。
图6B是根据一些实施例的基于原始布局设计制造的集成电路的部分600B的截面图。沿着与图6A中的参考线620对应的参考线截取部分600B。在图6B中，括号内的参考标号表示图6A中的对应的部分。省略了集成电路的部分600B的一些细节。
部分600B包括与图6A中的单元布局127对应的区域632和与单元布局114对应的区域634。参考线636表示与单元边界602对应的位置。部分600B包括：与图2B中的源极焊盘242的第一源极焊盘642、与源极焊盘244对应的第二源极焊盘644、与沟道结构246对应的区域632中的沟道结构646和区域634中的沟道结构647、与栅极结构248对应的区域632中的栅极结构648和区域634中的栅极结构649以及与漏极焊盘252对应的区域632中的漏极焊盘652和区域634中的漏极焊盘653。因此，省略了其详细描述。
部分600B还包括延伸穿过区域632和634的MD2结构654、导电结构662、664、666和668以及通孔插塞672和676。基于图6A中的导电布局图案614和618来制造MD2结构654。基于导电布局图案606来制造导电结构662；基于导电布局图案608来制造导电结构664；以及基于导电布局图案609来制造导电结构666。导电结构668是基于电源轨布局图案134而制造的电源轨的一部分。基于通孔布局图案612来制造通孔插塞672，并且基于通孔布局图案616来制造通孔插塞676。
为了容许各种可能的放置或邻接布置，布局图案612和616被放置为距离单元边界602足够远以保证符合最小间隔布局规则，而不管单元边界602的任一侧上的可能的单元布局如何。如图6A和图6B所示，单元布局114和127被布置为在单元边界602的一侧上存在单元布局114的通孔布局图案612和导电布局图案614，并且在单元边界602的另一侧上存在单元布局127的通孔布局图案616和导电布局图案618。基于布局图案134、612、614、618和616制造的导电结构668、672、654和676彼此电耦合。在确定单元布局114和127的放置之后，更改布局图案612或616以使其彼此邻接并未改变电路的原理性设计。因此，在一些实施例中，合并一个或多个布局图案612和616或调整它们的尺寸以利用扩大的通孔布局图案(诸如图6C中的通孔布局图案684)来替换通孔布局图案612和616。扩大的通孔布局图案684对应于比通孔插塞672或通孔插塞676占据更大面积的扩大的通孔插塞(诸如图6D中的通孔插塞688)。
图6C是根据一些实施例的基于图6A中示出的方案的做出更改的布局设计的部分600A'的布局图。对于图6C中的与图6A中的组件相同或类似的组件给出相同的参考标号。
与图6A中的部分600A相比，利用扩大的通孔布局图案684来替换通孔布局图案612和616。扩大的通孔布局图案684与导电布局图案614和618、电源轨布局图案134和单元边界602重叠。在一些实施例中，通孔布局图案684与其他的布局图案成组以形成第三通孔插塞中的通孔插塞。在一些实施例中，通孔布局图案684与其他的布局图案成组以形成第四通孔插塞中的通孔插塞。
图6D是基于更改的布局设计来制造的集成电路的部分600B'的截面图。沿着与图6C中的参考线620对应的参考线截取部分600B。在图6D中，括号内的参考标号表示图6C中的对应的部分。省略了集成电路的部分600B的一些细节。对于图6D中的与图6B中的组件相同或类似的组件给出相同的参考标号。
与图6B中的部分600B相比，部分600B'包括替换通孔插塞672和676的通孔插塞688。基于图6C中的通孔布局图案684来制造通孔插塞688，并且将MD2结构654与导电结构668连接。而且，通孔插塞688比通孔插塞672或通孔插塞676或比通孔插塞672和676的组合占据更大的面积。结果，通孔插塞688沿着垂直方向Z的电阻比通孔插塞672或通孔插塞676沿着垂直方向Z的电阻小。
图7A是根据一些实施例的与通孔插塞276、376、472、476、574、576、672或676对应的示例性通孔插塞700A的截面图。通孔插塞700A包括上表面702和下表面704并且被层间介电材料结构706围绕。上表面702被配置为与其上的对应的导电部件(诸如导电部件266、366、466、566或668)接触。下表面704配置为与其下的对应的导电部件(诸如导电部件256、354、454、456、554、556或654)接触。
通孔插塞700A还包括芯部712和阻挡层714。在一些实施例中，芯部712包括含有铝、铜、钨、金属合金或其他合适的材料的材料。在一些实施例中，阻挡层714包括含有氮化钽、氮化钨、氮化钛或其他合适的材料的材料。在一些实施例中，阻挡层714具有比芯部712更大的电阻。
图7B是根据一些实施例的图7A中的示例性通孔插塞700A的顶视图。通孔插塞700A呈宽度为W1和长度为L1的矩形或正方形。在一些实施例中，基于用于实施对应的布局设计的预定的技术节点来选择宽度W1和长度L1。在一些实施例中，对于7nm技术节点至20nm技术节点的制造工艺，宽度W1或长度L1在从1nm至30nm的范围内。阻挡层714具有厚度T1以足以防止芯部712中的材料迁移至层间介电材料结构706(图7A)或726(图7C)中。在一些实施例中，厚度T1小于15nm。在一些实施例中，厚度T1在从5nm至10nm的范围内。宽度W1、长度L1和厚度T1的其他数值在本发明的范围内。与芯部712相比，阻挡层714是高电阻率区域。在一些实施例中，更小的厚度T1导致通孔插塞700A的更小的电阻。在一些实施例中，基于工艺限制来确定阻挡层714的可能最小的厚度。在一些实施例中，通孔插塞700A具有与矩形或正方形形状不同的形状。
图7C是根据一些实施例的与通孔插塞286、386、488、588或688对应的示例性通孔插塞700B的截面图。通孔插塞700B包括上表面722和下表面724并且被层间介电材料结构726围绕。上表面722被配置为与其上的对应的导电部件(诸如导电部件266、366、466、566或668)接触。下表面724被配置为与其下的对应的导电部件(诸如导电部件256、354、454、486、586或654)接触。
通孔插塞700B还包括芯部732和阻挡层734。芯部732和阻挡层734对应于图7A中的芯部702和阻挡层704，因此省略详细描述。
图7D是根据一些实施例的图7C中的示例性通孔插塞700B的顶视图。通孔插塞700B呈宽度为W2和长度为L2的矩形或正方形。在一些实施例中，基于用于实施对应的布局设计的预定的技术节点来选择宽度W2和长度L2。在一些实施例中，宽度W2或长度L2在15nm至50nm的范围内。在一些实施例中，阻挡层734具有与阻挡层714类似的材料，并且其厚度T2具有与厚度T1的范围重叠的范围。宽度W2、长度L2和厚度T2的其他数值在本发明的范围内。
在一些实施例中，宽度W2与宽度W1的比率或长度L2与长度L1的比率在1.5至1.7的范围内。在一些实施例中，当比率大于1.7时，在不违反最小间隔布局规则的情况下，没有足够的空间来容纳扩大的通孔插塞700B。在一些实施例中，当比率小于1.5时，没有足够的性能改进来证实花费在调整通孔插塞700A大小上的附加的时间或计算资源是合理的。在一些实施例中，与通孔插塞700A对应的通孔布局图案具有12x12nm的尺寸，并且与扩大的通孔插塞700B对应的通孔布局图案具有18x18nm、18x20nm或20x20nm的尺寸。扩大的通孔插塞的宽度和长度的比率和尺寸的其他数值在本发明的范围内。在一些实施例中，通孔插塞700B或对应的扩大的通孔布局图案所占的面积与通孔插塞700A或对应的通孔布局图案所占的面积的比率在2.25(1.5x1.5)至2.89(1.7x1.7)的范围内。
图8是根据一些实施例的形成用于制造集成电路的一组掩模的方法800的流程图。应该理解，可以在图8中示出的方法800之前、期间和/或之后执行附加的操作，并且本文仅简要描述一些其他的处理。
工艺开始于操作810，其中，获得原始布局设计812。在一些实施例中，原始布局设计812存储在计算机可读、非暂态存储器件中。在一些实施例中，原始布局设计812以与图形数据库系统(GDS)格式或GDSII格式兼容的格式存储。
工艺进行至操作820，其中，确定原始布局设计812中的一个或多个预定布局方案的存在。一个或多个预定布局方案包括结合图2A、图3A、图4A、图5A和/或图6A所示的一个或多个方案。
工艺进行至操作830，其中，基于与各个布局方案对应的一组或多组预定规则来更改原始布局设计812。一组或多组预定规则包括结合图2C、图3C、图4C、图5C和/或图6C所示的一个或多个布局图案更改。
工艺进行至操作840，其中，基于一个或多个逻辑操作(LOP)规则和/或光学邻近矫正(OPC)规则来进一步更改原始布局设计812。更改的原始布局设计存储在计算机可读、非暂态存储器件以作为更改的布局设计842。在一些实施例中，更改的布局设计842以与图形数据库系统(GDS)格式或GDSII格式兼容的格式存储。
在一些实施例中，通过LOP工具执行操作810、820、830和840，因此，结合对原始布局设计执行LOP来执行操作820和830。在一些实施例中，通过OPC工具执行操作810、820、830和840，因此，结合对原始布局设计执行OPC来执行操作820和830。在一些实施例中，通过应用与LOP工具或OPC工具不同的软件工具来执行操作820和830。
工艺进行至操作850，其中，基于更改的布局设计842来形成一组掩模。在一些实施例中，操作850包括对更改的布局设计842执行着色工艺，以准备适用于形成各个部件的一组掩模，其中通过多次图案化工艺来形成由更改的布局设计842中的对应的布局图案表示的各个部件。
图9是根据一些实施例的可更改用于形成一组掩模的布局设计的系统900的功能框图。系统900可用于实施图8中公开的方法800的一个或多个操作，并且还结合图1至图6B进行解释。
系统900包括第一计算机系统910、第二计算机系统920、网络存储器件930以及连接第一计算机系统910、第二计算机系统920、网络存储器件930的网络940。在一些实施例中，省略第二计算机系统920、存储器件930和网络940中的一个或多个。
第一计算机系统910包括：与非暂态、计算机可读存储介质914通信连接的硬件处理器912，该可读存储介质914编码有(即，存储)指令集914a、原始布局设计914b(诸如原始布局设计812)、用于执行该指令集914a的中间数据914c或更改的布局设计914d(诸如更改的布局设计842)。处理器912与计算机可读存储介质914电连接和通信连接。处理器912被配置为执行编码在计算机可读存储介质914中的指令集914a，以使计算机910可以用作用于执行结合图8和图1至图6B所描述的方法800的布局检查工具。
在一些实施例中，该指令集914a、布局设计914b、中间数据914c或更改的布局设计914d存储在存储介质914之外的非暂态存储介质。在一些实施例中，该指令集914a、布局设计920b、中间数据914c或更改的布局设计914d中的一些或全部存储在联网的存储器件930或第二计算机系统920中的非暂态存储介质。在这种情况下，通过网络940，处理器912访问存储在计算机910外部的该指令集914a、布局设计940b、中间数据914c或更改的布局设计914d中的一些或全部。
在一些实施例中，处理器912是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质914是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或器件)。例如，计算机可读存储介质914包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质914包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
至少在一些实施例中，计算机系统910包括输入/输出接口916和显示单元917。输入/输出接口916连接至处理器912并且允许电路设计者操作第一计算机系统910。在至少一些实施例中，显示单元917显示该指令集914a的执行情况，并且在至少一些实施例中，提供图形用户界面(GUI)。在至少一些实施例中，显示单元917以实时方式显示该指令集914a的执行情况。在至少一些实施例中，输入/输出接口916和显示器917允许操作者以互动方式操作计算机系统910。
在至少一些实施例中，计算机系统900还包括耦合至处理器912的网络接口918。网络接口918允许计算机系统910与网络940通信，其中一个或多个其他计算机系统连接至该网络940。网络接口包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。
根据一个实施例，形成用于制造集成电路的一组掩模的方法包括：确定原始布局设计中的第一通孔布局图案和电源轨布局图案的存在。第一通孔布局图案和电源轨布局图案彼此重叠。第一通孔布局图案是原始布局设计的第一单元布局的一部分。原始布局设计的第一单元布局和第二单元布局共用电源轨布局图案并且电源轨布局图案沿着介于第一单元布局和第二单元布局之间的单元边界延伸。第一通孔布局图案对应于集成电路的第一通孔插塞层，并且共用的电源轨布局图案对应于集成电路的位于第一通孔插塞层上面的第一导电层。方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一通孔布局图案和电源轨，则更改原始布局设计包括：利用扩大的通孔布局图案来替换第一通孔布局图案。扩大的通孔布局图案比第一通孔布局图案占据更大的面积。
根据另一实施例，形成用于制造集成电路的一组掩模的方法包括：确定原始布局设计中的第一导电布局图案、与第一导电布局图案重叠的第一通孔布局图案、第二导电布局团、与第二导电布局图案重叠的第二通孔布局图案以及电源轨布局图案的存在。电源轨布局图案与第一导电布局图案、第一通孔布局图案、第二导电布局图案和第二通孔布局图案重叠。第一通孔布局图案和第一导电布局图案是原始布局设计的第一单元布局的一部分。第二通孔布局图案和第二导电布局图案是原始布局设计的第二单元布局的一部分。第一单元布局和第二单元布局共用电源轨布局图案并且电源轨布局图案沿着介于第一单元布局和第二单元布局之间的单元边界延伸。第一导电布局图案和第二导电布局图案沿着与介于第一单元布局和第二单元布局之间的单元边界垂直的方向对准。方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一导电布局图案、第一通孔布局图案、第二导电布局图案、第二通孔布局图案和电源轨布局图案，则更改原始布局设计包括执行以下步骤中的至少一个：利用更改的第一导电布局图案来替换第一导电布局图案，更改的第一导电布局图案邻接第二导电布局图案；利用更改的第二导电布局图案来替换第二导电布局图案，更改的第二导电布局图案邻接第一导电布局图案；或利用与第一导电布局图案和第二导电布局图案占据的面积重叠的合并的导电布局图案来替换第一导电布局图案和第二导电布局图案。
根据另一实施例，集成电路包括位于第一单元区域和第二单元区域上方的第一通孔插塞层和位于第一通孔插塞层上面的第一导电层。第一通孔插塞层包括与参考边界(第一单元区域和第二单元区域在该参考边界处彼此邻接)重叠的第一通孔插塞以及位于第一单元区域内的第二通孔插塞。第一通孔插塞比第二通孔插塞占据更大的面积。第一导电层包括与参考边界重叠并且沿着参考边界延伸的电源轨，电源轨接触第一通孔插塞并且不与第二通孔插塞接触。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种形成用于制造集成电路的一组掩模的方法，所述方法包括：
确定原始布局设计中第一通孔布局图案和电源轨布局图案的存在，所述第一通孔布局图案和所述电源轨布局图案彼此重叠，所述第一通孔布局图案是所述原始布局设计的第一单元布局的一部分，所述原始布局设计的第一单元布局和第二单元布局共用所述电源轨布局图案，并且所述电源轨布局图案沿着介于所述第一单元布局与所述第二单元布局之间的单元边界延伸，所述第一通孔布局图案对应于所述集成电路的第一通孔插塞层，并且被共用的所述电源轨布局图案对应于所述集成电路的位于所述第一通孔插塞层上面的第一导电层；以及
更改所述原始布局设计以得到更改的布局设计，包括：
如果所述原始布局设计中存在所述第一通孔布局图案和所述电源轨布局图案，则利用扩大的通孔布局图案来替换所述第一通孔布局图案，所述扩大的通孔布局图案占据的面积比所述第一通孔布局图案占据的面积大；以及
基于所述更改的布局设计来形成所述一组掩模。
2.根据权利要求1所述的方法，还包括：
确定所述原始布局设计中第二通孔布局图案的存在，所述第二通孔布局图案和所述电源轨布局图案彼此重叠，所述第二通孔布局图案是所述第二单元布局的一部分，
其中，更改所述原始布局设计还包括：
如果所述原始布局设计中存在所述第二通孔布局图案，则利用所述扩大的通孔布局图案来替换所述第二通孔布局图案，所述扩大的通孔布局图案与介于所述第一单元布局与所述第二单元布局之间的所述单元边界重叠。
3.根据权利要求2所述的方法，其中，
所述原始布局设计的第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；
所述原始布局设计的第二单元布局还包括与所述集成电路的所述第二导电层对应的第二导电布局图案；以及
更改所述原始布局设计还包括：
基于所述第一导电布局图案和所述第二导电布局图案来生成合并的导电布局图案，所述合并的导电布局图案对应于所述第二导电层；和
利用所述合并的导电布局图案来替换所述第一导电布局图案和所述第二导电布局图案，所述扩大的通孔布局图案与所述合并的导电布局图案重叠。
4.根据权利要求2所述的方法，其中，
所述原始布局设计的所述第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；
所述原始布局设计的所述第二单元布局还包括与所述集成电路的第三导电层对应的第二导电布局图案，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度；以及
更改所述原始布局设计还包括：
基于所述第一导电布局图案来生成更改的第一导电布局图案，所述更改的第一导电布局图案对应于所述第二导电层，并且所述扩大的通孔布局图案与所述更改的第一导电布局图案和所述第二导电布局图案重叠；和
利用所述更改的第一导电布局图案来替换所述第一导电布局图案。
5.根据权利要求4所述的方法，其中，生成所述更改的第一导电布局图案包括：重新形成或移动所述第一导电布局图案，从而使得，与所述第一导电布局图案的对应的边缘相比，所述更改的第一导电布局图案的边缘移向介于所述第一单元布局与所述第二单元布局之间的单元边界。
6.根据权利要求2所述的方法，其中，
所述原始布局设计的所述第一单元布局还包括与所述集成电路的第二导电层对应的第一导电布局图案，所述第二导电层位于所述第一通孔插塞层下面；
所述原始布局设计的所述第二单元布局还包括与所述集成电路的第三导电层对应的第二导电布局图案，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度；以及
更改所述原始布局设计还包括：
基于所述第一导电布局图案来生成更改的第一导电布局图案，所述更改的第一导电布局图案对应于所述第二导电层，并且所述扩大的通孔布局图案与所述更改的第一导电布局图案重叠；
基于所述第二导电布局图案来生成更改的第二导电布局图案，所述更改的第二导电布局图案对应于所述第三导电层，并且所述扩大的通孔布局图案与所述更改的第二导电布局图案重叠；
利用所述更改的第一导电布局图案来替换所述第一导电布局图案；和
利用所述更改的第二导电布局图案来替换所述第二导电布局图案。
7.根据权利要求1所述的方法，其中，利用扩大的通孔布局图案来替换所述第一通孔布局图案包括：选用的所述扩大的通孔布局图案所占的面积与所述第一通孔布局图案所占的面积的比率在2.25至2.89的范围内。
8.一种形成用于制造集成电路的一组掩模的方法，所述方法包括：
确定原始布局设计中第一导电布局图案、与所述第一导电布局图案重叠的第一通孔布局图案、第二导电布局图案、与所述第二导电布局图案重叠的第二通孔布局图案以及电源轨布局图案的存在，所述电源轨布局图案与所述第一导电布局图案、所述第一通孔布局图案、所述第二导电布局图案以及所述第二通孔布局图案重叠，所述第一通孔布局图案和所述第一导电布局图案是所述原始布局设计的第一单元布局的一部分，所述第二通孔布局图案和所述第二导电布局图案是所述原始布局设计的第二单元布局的一部分，所述第一单元布局和所述第二单元布局共用所述电源轨布局图案，并且所述电源轨布局图案沿着介于所述第一单元布局与所述第二单元布局之间的单元边界延伸，所述第一导电布局图案和所述第二导电布局图案沿着与介于所述第一单元布局与所述第二单元布局之间的所述单元边界垂直的方向对准，所述第一通孔布局图案对应于所述集成电路的第一通孔插塞层；
更改所述原始布局设计以得到更改的布局设计，包括：
如果所述原始布局设计中存在所述第一导电布局图案、所述第一通孔布局图案、所述第二导电布局图案、所述第二通孔布局图案以及所述电源轨布局图案，则执行以下步骤中的至少一个：
利用更改的第一导电布局图案来替换所述第一导电布局图案，所述更改的第一导电布局图案邻接所述第二导电布局图案；
利用更改的第二导电布局图案来替换所述第二导电布局图案，所述更改的第二导电布局图案邻接所述第一导电布局图案；或
利用合并的导电布局图案来替换所述第一导电布局图案和所述第二导电布局图案，所述合并的导电布局图案与所述第一导电布局图案和所述第二导电布局图案所占的面积重叠；以及
基于所述更改的布局设计形成所述一组掩模。
9.根据权利要求8所述的方法，其中，更改所述原始布局设计还包括：
利用扩大的通孔布局图案来替换所述第一通孔布局图案和所述第二通孔布局图案，所述扩大的通孔布局图案与介于所述第一单元布局与所述第二单元布局之间的所述单元边界重叠并且与以下中的至少一个重叠：
所述更改的第一导电布局图案和所述第二导电布局图案；
所述更改的第二导电布局图案和所述第一导电布局图案；或
所述合并的导电布局图案。
10.根据权利要求8所述的方法，其中，
所述第一导电布局图案对应于所述集成电路的第二导电层，所述第二导电层位于所述第一通孔插塞层下面；以及
所述第二导电布局图案对应于所述集成电路的所述第二导电层。
11.根据权利要求8所述的方法，其中，
所述第一导电布局图案对应于所述集成电路的第二导电层，所述第二导电层位于所述第一通孔插塞层下面；以及
所述第二导电布局图案对应于所述集成电路的第三导电层，所述第三导电层位于所述第一通孔插塞层下面，所述第二导电层和所述第三导电层具有不同的厚度。
12.根据权利要求8所述的方法，还包括：
确定所述原始布局设计中第三通孔布局图案的存在，所述第三通孔布局图案与所述电源轨布局图案彼此重叠，所述第三通孔布局图案是所述原始布局设计的所述第一单元布局的一部分，所述原始布局设计的第二单元布局不具有与所述电源轨布局图案重叠且与所述第三通孔布局图案对应的通孔布局，
其中，更改所述原始布局设计以得到所述更改的布局设计还包括：
如果所述原始布局设计中存在所述第三通孔布局图案和所述电源轨布局图案，则利用扩大的通孔布局图案来替换所述第三通孔布局图案，所述扩大的通孔布局图案占据的面积比所述第三通孔布局图案占据的面积大。
13.根据权利要求9所述的方法，其中，利用所述扩大的通孔布局图案来替换所述第一通孔布局图案和所述第二通孔布局图案包括：选用的所述扩大的通孔布局图案所占的面积与所述第一通孔布局图案和所述第二通孔布局图案所占的面积的比率在2.25至2.89的范围内。
14.一种集成电路，包括：
第一通孔插塞层，位于第一单元区域和第二单元区域上方，所述第一通孔插塞层包括：
第一通孔插塞，与参考边界重叠，所述第一单元区域与所述第二单元区域在所述参考边界处彼此邻接；和
第二通孔插塞，位于所述第一单元区域内，其中，所述第一通孔插塞是与所述第二通孔插塞相比的扩大的通孔插塞，使得所述第一通孔插塞所占的面积大于所述第二通孔插塞所占的面积；以及
第一导电层，位于所述第一通孔插塞层上面，所述第一导电层包括：
电源轨，与所述参考边界重叠并且沿着所述参考边界延伸，所述电源轨接触所述第一通孔插塞而不与所述第二通孔插塞接触。
15.根据权利要求14所述的集成电路，其中，所述第一通孔插塞所占的面积与所述第二通孔插塞所占的面积的比率在2.25至2.89的范围内。
16.根据权利要求14所述的集成电路，还包括：
第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：
导电结构，与所述参考边界重叠并且与所述第一通孔插塞接触。
17.根据权利要求14所述的集成电路，还包括：
第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：
第一导电结构，位于所述第一单元区域内并且与所述第一通孔插塞接触；以及
第三导电层，位于所述第一通孔插塞层下面，所述第三导电层包括：
第二导电结构，位于所述第二单元区域内并且与所述第一通孔插塞接触，所述第一导电结构和所述第二导电结构具有不同的厚度。
18.根据权利要求14所述的集成电路，还包括：
第二导电层，位于所述第一通孔插塞层下面，所述第二导电层包括：
导电结构，位于所述第一单元区域内，
其中，所述第一通孔插塞层还包括：
第三通孔插塞，位于所述第一单元区域内并且与所述导电结构接触，所述第三通孔插塞所占的面积大于所述第二通孔插塞所占的面积。
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