CN102841956B - 单元结构及方法 - Google Patents

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Abstract

一种方法，包括：选择出存储在非瞬态计算机可读存储介质中的单元，将多个单元布置在半导体器件的模型上，以及基于该半导体器件的模型形成该半导体器件的掩模。该单元是根据设计规则设计的，在该设计规则中第一电源连接通孔所符合的标准选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得通孔能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，该第一导线和第二导线沿着直接邻近的轨道延伸。本发明还提供了一种单元结构及方法。

Description

单元结构及方法
相关申请的交叉参考
本申请要求于2011年6月22日提交的美国专利申请第61/499,841号的优先权，其全部内容并入本申请作为参考。
技术领域
公开的系统和方法涉及的是半导体。更具体地，公开的系统和方法涉及的是半导体衬底上的电路设计和布局。
背景技术
在半导体器件的尺寸持续缩小的同时，在半导体衬底上产生更小图案的能力则持续提高。在光刻工艺中，对于光的给定波长而言，存在利用单个光掩模产生清洁线(clean line)的最小行间隔。2P2E工艺(使用两个光刻步骤和两个蚀刻步骤的工艺)可以通过使用用于在相同层中形成图案的两个图案化步骤来产生更小的半导体器件。2P2E工艺使用两个光掩模和两个蚀刻步骤在单个光刻胶层中分别相应地形成不同的图案，在每个独立的图案化步骤过程中使用了相对较大的线间距(line pitch)。与使用单光刻步骤和单蚀刻步骤的半导体制造工艺，即，单光刻单蚀刻(1P1E)工艺相比，2P2E工艺大体上包括两个额外的步骤。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：选择出存储在非瞬态计算机可读存储介质中的单元，根据设计规则设计所述单元，在所述设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；将多个所述单元布置在半导体器件的模型上；以及基于所述半导体器件的所述模型为所述半导体器件形成掩模。
在该方法中，进一步包括：将所述半导体器件的所述模型存储在所述非瞬态计算机可读存储介质中；以及使用所述掩模制造所述半导体器件，其中，使用单光刻步骤和单蚀刻步骤制造所述电源连接通孔。
在该方法中，所述第一电源连接通孔可能是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔在第一方向上相互对齐，并且被至少一个不包括电源连接通孔的轨道相互间隔开。
在该方法中，所述第一电源连接通孔可能是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
在该方法中，所述第一方向可能是x方向，所述第二方向可能是y方向。
在该方法中，所述多个电源连接通孔可能被设置在第一电源线上，并且与所述第一电源线相连接。
在该方法中，所述第一电源连接通孔可能被设置在第一电源线上，并且与所述第一电源线相连接。
在该方法中，第二通孔可能被设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
在该方法中，所述第一电源连接通孔可能由多个电源连接通孔形成，使得所述第一电源连接通孔的面积大于形成所述第一电源连接通孔的单个电源连接通孔的面积。
在该方法中，所述第一电源连接通孔可能通过第三导线与基本上平行的所述第一导线和所述第二导线相连接，所述第三导线在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
在该方法中，所述第一电源连接通孔可能被设置在第一电源线上，并且与所述第一电源线相连接。
根据本发明的另一方面，提供了一种系统，包括：非瞬态计算机可读存储介质，包括：表示用于建模和/或制造半导体器件的单元的数据，根据设计规则设计所述单元，在所述设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；以及处理器，与所述非瞬态计算机可读存储介质相通信，所述处理器被配置为选择出所述单元，将多个所述单元布置在半导体器件的模型上，以及将包括所述多个单元的所述半导体器件的所述模型存储在所述非瞬态计算机可读存储介质中。
在该系统中，所述第一电源连接通孔可能是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔在第一方向上相互对齐，并且被至少一个不包括电源连接通孔的轨道相互间隔开。
在该系统中，所述第一电源连接通孔可能是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
在该系统中，第二通孔可能被设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
在该系统中，所述第一电源连接通孔可能通过第三导线与基本上平行的所述第一导线和所述第二导线相连接，所述第三导线在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
根据本发明的又一方面，提供了一种利用程序代码编码的非瞬态计算机可读存储介质，其中，当通过处理器执行所述程序代码时，所述处理器实施一种方法，所述方法包括：选择出用于建模和/或制造半导体器件的单元，根据设计规则设计所述单元，在所述设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；以及将多个所述单元布置在半导体器件的模型上；以及存储所述模型的电子表示。
在该非瞬态计算机可读存储介质中，所述第一电源连接通孔可能是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔沿着第一方向相互对齐，并且通过至少一个不包括电源连接通孔的轨道相互间隔开。
在该非瞬态计算机可读存储介质中，所述第一电源连接通孔可能是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
在该非瞬态计算机可读存储介质中，第二通孔可能被设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
在该非瞬态计算机可读存储介质中，所述第一电源连接通孔可能通过第三导线与基本上平行所述第一导线和所述第二导线相连接，所述第一电源连接通孔在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
附图说明
图1是使用改良的单元限制(cell constraint)在半导体晶圆上制造电路的方法的一个实例的流程图；
图2是被配置为实施根据图1的方法的一些或所有的系统的一个实例的框图；
图3A和图3B示出了布局在单元上的已形成的轨道和通孔；
图4示出的是包括沿着邻近轨道延伸的通孔的单元；
图5A-图5D示出了在其中垂直的通孔被合并成在邻近轨道中朝向电源线延伸的连接通孔的实施例。
图6A和图6B示出了在其中导电层被用于在源极和有源区域之间延伸的连接通孔的实施例；
图7示出的是根据设计规则分离的单元对的实例。
图8示出的是与其他单元相对设置的单元的一个实例。
具体实施方式
所公开的系统和方法能够使用单光刻步骤和单蚀刻步骤(1P1E)在半导体衬底上制造电路，该单光刻步骤和单蚀刻步骤形成了用于连接电源的垂直通孔(“电源连接通孔”)。这些公开的系统和方法能够有利地减小了用于形成电源连接通孔的加工步骤的数量，还降低了用于电路制造的加工时间和制造费用。
根据至少一个能够通过1P1E工艺制造一个或多个电源连接通孔的设计规则，一个或多个电源连接通孔被布置在单元中。该设计规则规定：第一电源连接通孔与第二电源连接通孔间隔的距离大于使得第一和第二电源连接通孔能够通过1P1E工艺(无论单元对是否相互邻近地、水平地或垂直地布置)制造的阈值距离，或第一电源连接通孔将与基本上平行的第一导线和第二导线连接，这些导线沿着被限定在单元中的、直接邻近的轨道延伸。为了确保第一电源连接通孔将以大于使得第一电源连接通孔和第二电源连接通孔能够通过1P1E工艺制造的阈值距离的距离与第二电源连接通孔相间隔，电源连接通孔对在单元边界处可以具有相同的y坐标并且通过将这两个电源连接通孔布置在交替的轨道(例如，在一个实施例中仅在用奇数标号的轨道上，或在其他实施例中仅在用偶数标号的轨道上)上来沿着x方向间隔。
可选地，在另一实施例中，电源连接通孔对可以布置在邻近的轨道中，但并不是所有的都布置在单元边界上。位于临街的轨道中的电源连接通孔具有不同的y坐标，使得电源连接通孔之间的距离至少等于1P1E工艺(无论单元对是否相互邻近地、水平地、或垂直地布置)中所允许的最小距离。例如，用偶数标号的轨道可以具有位于单元边界上的电源连接通孔，而用奇数标号的轨道则具有朝向单元内部移位的电源连接通孔。因此，奇数标号的轨道中的电源连接通孔通常与该奇数标号的轨道中的电源连接通孔和偶数标号的轨道中的电源连接通孔都距离足够远，从而允许1P1E工艺形成奇数轨道和偶数轨道。
参考图1描述了用于在半导体衬底上制造电路的改良的方法100，图1是该方法的流程图。可以通过系统(诸如，图2中所示的系统200)来整体地或部分地实施方法100。系统200包括电子设计自动化(“EDA”)工具210，诸如，由来自于Mountain View，CA的Synopsys公司所销售的“IC COMPILER”TM，该电子设计自动化工具带有布线工具220，诸如，同样由Synopsys所销售的“ZROUTE”TM。还可以使用其他EDA工具210，诸如，全部由来自于San Jose，CA的Cadence Design System公司所销售的例如，“VIRTUOSO”用户定制平台或Cadence“ENCOUNTER”数字IC设计平台以及“VIRTUOSO”芯片组装布线工具220。
EDA工具210是专用计算机，该专用计算机通过从计算机的可读存储介质230、240中检索存储的程序指令236并且在通用处理器214上执行这些指令而形成。处理器214可以是任意的中央处理单元(CPU)、微处理器、或用于执行指令的微控制器或计算器件。非瞬态机器可读存储介质230、240可以是闪存、随机存储器(“RAM”)、只读存储器(“ROM”)或其他存储介质。RAM的实例包括但并不限于静态RAM(“SRAM”)和动态RAM(“DRAM”)。ROM包括但并不限于可编程ROM(“PROM”)、电可编程ROM(“EPROM”)、以及电可擦可编程ROM(“EEPROM”)，以上仅列举出一些可能性。
系统200可以包括显示器216和用户界面或输入器件212，诸如，例如，鼠标、触摸屏、麦克风、跟踪球、键盘、或其他用户可以通过其向系统200输入设计指令和布局指令的器件。一个或多个计算机可读存储介质230、240可以存储由用户输入的存储数据，诸如，电路设计和单元信息232，该单元信息可以包括单元库232a、设计规则234、一个或多个程序文件236、以及一个或多个图形数据系统(“GDS”)II文件242。
EDA工具210还可以包括允许软件和数据在EDA工具210和外部器件之间传送的通信接口218。通信接口218的实例包括但并不限于，调制解调器、以太网卡、无线网卡、个人计算机存储卡国际协会(“PCMCIA”)接口和卡等。通过通信接口218传送的软件和数据可以是信号的形式，该信号可以是电子的、电磁的、光学的、或适合被通信接口218接收的类似形式。可以通过通信轨道(例如，信道)将这些信号提供给通信接口218，可以使用引线、电缆、光纤、电话线、移动电话链接(cellular link)、射频(“RF”)链接、以及其他通信信道实现该通信通路。
布线工具220能够接收将包括在电路布局中的多个单元的标识，包括将被相互连接的多个单元之内的(从单元库232a中挑选出来的)单元对的列表232。设计规则234可以被用于各种加工技术(例如，大于、小于、或等于32nm的技术)。在一些实施例中，设计规则234将布线工具220配置为将连接线和通孔布置在制造栅格上。其他实施例可以允许布线工具包括布局中的无栅格连接线和/或通孔。
再次参考图1，在框102中，在半导体衬底上确定出多个将沿着其设置电源连接通孔的轨道。例如，图3A示出了单元300，该单元包括与第二电源线304分隔开的第一电源线302。掺杂区域306-1和306-2(“掺杂区域306”)以及308-1和308-2(“掺杂区域308”)被设置在电源线302和304之间。本领域的技术人员可以理解，掺杂区域306、308可以包括用于在半导体衬底中形成有源区域的n型和/或p型掺杂物。在半导体衬底上确定出多个将沿着其形成电源连接通孔的轨道310-1、310-2、310-3和310-4(“轨道310”)，这些轨道平行于多晶硅层312并且在其间延伸。多晶硅层312可以是形成在掺杂区域306、308上的一个或多个晶体管的多晶硅栅极。
在一些实施例中，邻近的轨道之间的垂直距离小于在用于特定技术节点的单掩模(1P1E)工艺中的邻近通孔之间的可允许距离。尽管如此，使用在本文中所描述的技术，仍旧能够使用1P1E工艺。
在框104中，根据设计规则，电源连接通孔被设置在位于电源线上的选择轨道310上。在一些实施例中，设计规则可以规定：单元边界处的电源连接通孔316不被设置在沿着邻近着的轨道的位置上，沿着这些邻近着的轨道延伸的也可以是金属线或导线314-1、314-2、314-3(“导线314”)。例如，具有相同y坐标的电源连接通孔可以设置在偶数轨道上，但不设置在奇数轨道上，或具有相同y坐标的电源连接通孔可以设置在奇数轨道上，但不设置在偶数轨道上。导线314沿着基本上二维的(planar)x方向和y方向延伸，并且通过垂直于二维的x方向和y方向(即，z方向)延伸的电源连接通孔与电源线302、304相连接。图3B示出的是单元的一个实例，在该实例中，电源连接通孔受到限制，使得这些通孔不沿着邻近着的轨道310设置。如图3B所示，导线314-1沿着轨道310-1设置并且从电源线304延伸到掺杂区域308-1。导线314-1通过电源连接通孔316-1与电源线304相连接，该电源连接通孔垂直于平面延伸，在该平面中导线314以及电源线302和304延伸穿过半导体衬底的层。导线314-2和314-3沿着轨道310-3延伸。导线314-2通过电源连接通孔316-2与电源线302相连接，而导线314-3通过电源连接通孔316-3与电源线304相连接。因此，设计规则可以规定：将至少一个“空的”轨道(即，没有电源连接通孔沿着其设置的轨道)布置在沿着其利用相同的或几乎相同的y坐标设置了电源连接通孔的轨道之间。
在一些实施例中，设计规则可以规定：沿着直接邻近的轨道(例如，轨道310-1、310-2)设置电源连接通孔，但可以改变成：在邻近着的轨道中的电源连接通孔不具有相同的y坐标。两个电源连接通孔可以在相同的轨道(即，相同的x坐标)上相互对齐，只要这两个电源连接通孔相互间隔足够远从而可以满足用于单掩模(“1P1E”)工艺的最小间距即可。例如，图4示出了单元400，其中，在该单元中导线314分别通过电源连接通孔316-1和316-2与电源线302相连接，并且被设置在邻近的轨道310(例如，轨道310-2和310-3)上。如图4所示，电源连接通孔316-2设置在电源线302的延伸部318上，使得电源连接通孔316-2并未沿着x方向或y方向与电源连接通孔316-1对齐(即，电源连接通孔316-2具有与电源连接通孔316-1不同的x坐标和y坐标)。延伸部318从电源线302中朝向单元400的内部延伸，并且电源连接通孔316-2被设置在该延伸部318上，使得该电源连接通孔316-2相对与电源连接通孔316-1沿着y坐标朝向单元的内部移位。
在一些实施例中，设计规则可以规定：导线沿着直接邻近的轨道延伸，并且通过合并邻近的电源连接通孔而连接在一起，从而形成单个加长的水平电源连接通孔，该电源连接通孔横跨(span)两条轨道。例如，图5A-图5D示出了这种设计规则的多个实施例。参考图5A，导线314-1和314-2分别沿着轨道310-1和310-2延伸，并且在电源连接通孔320处相互连接并且与电源线302相连接，该电源连接通孔320则通过合并电源连接通孔316-1和316-2形成。图5B示出的是在其中导线314-1、314-2和314-4在电源连接通孔322处与电源线302相连接的实施例。根据该设计规则，具有相同y坐标并且被连接成公共导体的电源连接通孔对被合并到一起，从而形成如图5A中所示的单个的延长通孔。该延长通孔322可以具有比被合并到通孔322中的电源连接通孔316-1∶316-4的组合面积更大的面积。
图5C示出了另一个实施例，其中，导线314-1、314-2、和314-3通过电源连接通孔324连接在一起，该电源连接通孔324则通过合并电源连接通孔316-1、316-2、和316-3形成。图5D示出的是在其中将314-1、314-2、314-3、和314-5通过电源连接通孔324连接在一起的实施例，该电源连接通孔324则通过合并316-1∶316-4形成。
在一些实施例中，设计规则可以将沿着直接邻近的轨道延伸的通孔和导线连接在一起，从而形成设置在电源线之间的单个电源连接通孔。例如，图6A和图6B示出了这种设计规则的多个实施例。首先参考图6A，单元600A包括：分别在电源线302和有源区域306-1之间以及在电源线302和有源区域306-3之间延伸的导线314-1和314-3，以及分别在电源线304和有源区域306-2之间以及电源线304和有源区域306-4之间延伸的导线314-2和314-4。其他导电层322-1(例如，金属零层，M0)在导线314-1和314-3之间延伸并且与该导线314-1和314-3电连接，该导线314-1和314-3在电源连接通孔316-1处与电源线302相连接。类似地，导电层322-2在导线314-2和314-4之间延伸并且与该导线314-2和314-4电连接，该导线314-2和314-4在电源连接通孔316-2处与电源线304相连接。本领域的技术人员可以理解，线314和导电层322可以设置在不同的层中。切割聚合物层328被用于隔离线314-1与导线314-2、导线314-3与导线314-4以及多晶硅层312-1与多晶硅层312-2。
图6B示出了在其中通孔316-3将导线314-1与导线314-3相连接的实施例，这些导线分别沿着紧邻的轨道310-2和310-3延伸并且在垂直通孔316-1处与电源线302相连接。类似地，通孔316-4将导线314-2与导线314-4相连接，这些导线分别沿着紧邻的轨道310-2和310-3延伸并且通过电源连接通孔316-2与电源线304相连接。
再次参考图1，在框106中，可以应用其他设计规则来产生两次或多次单元分离(cell splits，即，两次或多次互补的单元设计)，使得单元可以相互邻近地设置，在邻近的单元之间具有最小的间隔。例如，第一分离单元可以在偶数轨道或奇数轨道上开始，而第二单元则在与第一单元起始(即，奇数轨道或偶数轨道)的轨道类型相反的轨道类型上开始，并且位于单元边界处的电源连接通孔可以是两个分离单元的奇数轨道上。
在一些实施例(诸如，图7所示的实施例)中，在一个单元分离中沿着单元边界延伸的两条轨道都包括电源连接通孔，而第二单元分离中沿着单元边界设置的轨道却不包括电源连接通孔。如图7所示，单元300-1的奇数轨道310-1、310-3、和310-5包括沿着其长度设置的电源连接通孔316-1、316-2、316-3、316-4、316-5、和316-6，而轨道310-1和310-5是最外面的沿着单元边界延伸的轨道。单元300-2的奇数轨道310-7和310-9还包括沿着其长度的电源连接通孔316-7、316-8、316-9、和316-10，但单元300-2具有被作为其最外面的轨道的、沿着单元边界延伸的偶数轨道310-6和310-10。因此，可以紧凑地布置单元300-1和300-2来最小化邻近的单元的间距。
在框108中，可以将单元设计数据保存到单元库232a中的非瞬态计算机可读存储介质230、240。根据上述一个或多个设计规则，被存储在单元库232a中的单元数据被设计成能够使用1P1E工艺制造电源连接通孔。
例如，存储在单元库232a中的单元可以包括至少一个单元，在该至少一个单元中，电源连接通孔被设置在不相互直接邻近的轨道中，使得至少一个沿着其没有设置电源连接通孔的轨道位于沿着其设置了电源连接通孔的两个轨道之间。在一些实施例中，单元库232a包括至少两个单元或单元分离，每个都具有沿着交替的非直接邻近的轨道(即，偶数轨道或奇数轨道)设置的电源连接通孔。可以将一个或多个单元设计存储在单元库232a中，在这些单元设计中，电源连接通孔沿着直接邻近的轨道设置，但要沿着y方向相互移位(偏移)，使得位于直接邻近的轨道中的电源连接通孔不沿着x方向和y方向对齐(即，这些电源连接通孔具有不同的x坐标和不同的y坐标)。位于邻近的轨道中的电源连接通孔之间的y偏移得足够大，以使位于两个邻近的轨道中的通孔之间的距离至少等于所使用的技术的1P1E工艺中的邻近通孔之间的最小距离。可以在单元库232a中存储一个或多个单元设计，其中，导线沿着直接邻近的轨道延伸并且通过电源连接通孔连接在一起，该电源连接通孔则通过将多个通孔合并成单个电源连接通孔而形成。存储在单元库232a中的一个或多个单元设计可以包括：在其中导线沿着邻近着的轨道延伸并且通过将导电层和/或通孔设置在电源线之间而连接在一起的单元。
在图1的框110中，根据设置规则，单元被设置和布置在用于IC管芯的光掩模布局上。在一些实施例中，设置规则可以提供：在具有设置在沿着单元边界的轨道中的通孔的邻近的单元之间产生间隔。例如，图8示出了多个以相互邻近的关系设置在半导体衬底上的单元400-1、400-2、400-3和400-4。如图8所示，单元400-1在线326处与单元400-2邻近并且在线328处与单元400-3邻近，单元400-2在线326处与单元400-1邻近并且在线328处与单元400-4邻近，单元400-3在线328处与单元400-1邻近并且在线326处与单元400-4邻近，而单元400-4在线328处与单元400-2邻近并且在线326处与单元400-3邻近。
单元400-1、400-2、400-3和400-4被布置成使得相应的(例如，沿着y方向延伸的)偶数/奇数轨道310从一个单元到另一个单元共线地对齐(即，奇数轨道与奇数轨道对齐，而偶数轨道与偶数轨道对齐)。根据上述设计规则中的一个或多个所设计出来的单元400-1、400-2、400-3和400-4可以被设置成使得邻近的单元之间的间隔最小化并且同时能够使用1P1E工艺形成电源连接通孔。可以从非瞬态的计算机可读存储介质230、240(诸如，从单元库232a)中检索出通过EDA工具200设置和布置在衬底上的单元设计。
在框112中，可以将单元的布置以电子文件242的方式存储在一个或多个非瞬态机器可读存储介质230、240中。如上所述，非瞬态机器可读存储介质230、240的实例包括但不限于闪存、RAM、和/或更多持续的存储器诸如，ROM。RAM的实例包括但不限于SRAM或DRAM。ROM可以被实现为PROM、EPROM、或EEPROM，以上列举出了一些可能性。如本领域的技术人员所理解的那样，电子文件242可以是GDS II格式文件。
在图1的框114中，GDS II文件242被使用在掩模制作设备(诸如，光学图像发生器)中，从而为包括改进的单元的电路产生掩模。在框114中，如本领域的技术人员所理解的那样，布线工具220可以制造出包括了位于半导体晶圆上的单元的电路。可以使用1P1E工艺制造电路的电源连接通孔。
在一些实施例中，一种方法，包括：选择出存储在非瞬态计算机可读存储介质中的单元，将多个单元布置在半导体器件的模型上，以及基于该半导体器件的模型产生出用于该半导体器件的掩模。该单元是根据设计规则设计的，在该设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得单元能够通过单光刻单蚀刻工艺制造的阈值距离，或ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，该第一导线和第二导线沿着直接邻近的轨道延伸。
在一些实施例中，一种系统，包括：非瞬态计算机可读存储介质以及与该非瞬态计算机可读存储介质相通信的处理器。该非瞬态计算机可读存储介质包括数据，该数据表示了用于建模和/或制造半导体器件的单元。该单元是根据设计规则设计的，在该设计规则中，第一电源连接通孔所符合的标注选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，该第一导线和第二导线沿着直接邻近的轨道延伸。处理器被配置为选择出单元，将多个单元布置在半导体器件的模型上，并且将包括多个单元的半导体器件模型存储在非瞬态计算机可读存储介质中。
在一些实施例中，利用程序代码将非瞬态计算机可读存储介质编码，其中，当处理器执行该程序代码时，处理器执行一种方法。该方法包括：选择出用于建模和/或制造半导体器件的单元，将多个单元布置在半导体器件上，并且存储模型的电子表示。该单元是根据设计规则设计的，在该设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，这些导线沿着直接邻近的轨道延伸。
上述的方法和单元能够有利地使用单光刻步骤和单蚀刻步骤在半导体衬底上制造电路。在1P1E工艺中使用单掩模形成通孔减少了用于制造电路的加工步骤的数量，还降低了加工时间和制造成本。
上述方法可以至少部分地以计算机实现工艺的形式以及用于执行这些工艺的装置的形式体现出来。该方法还可以至少部分地以计算机程序代码的形式体现在有形的非瞬态机器可读存储介质(诸如，RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盘驱动器、闪存\或任意其他非瞬态机器可读存储介质)中，其中，当计算机程序代码被装载到计算机中并且由其执行时，计算机就变成了用于执行该方法的装置。该方法可以至少部分地以计算机程序代码的形式体现出来，无论该程序代码是被装载到计算机中和/或由计算机执行，从而使得当计算机程序代码被装载到计算机中并且由其执行时，计算机就变成了用于执行该方法的装置。在通用处理器上实现时，计算机程序代码段将处理器配置成形成具体的逻辑电路。该方法可以可选地至少部分地体现为数字信号处理器，该数字信号处理器由根据本文所公开的原则来实施方法的专用集成电路形成。
尽管已经以一系列的示例性实施例描述了公开的系统和方法，但该系统和方法并不局限于此。然而，应该广泛地理解所附的权利要求，其包括在不背离该系统和方法的等效形式的范围和限制的标准下，本领域的技术人员可以实现的系统和方法的其他变型和实施例。权利要求中所使用的分隔符(诸如，‘a)’和‘i)’)不应该为权利要求安排任何顺序，而只是作为添加在权利要求分析中的视觉提示以及在文章中随后将被引用的权利要求的特定部分的标识。

Claims (21)

1.一种半导体器件的制造方法，包括：
选择出存储在非瞬态计算机可读存储介质中的单元，根据设计规则设计所述单元，其中，所述单元中存在至少一个电源连接通孔，第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，在所述设计规则中，所述第一电源连接通孔所符合的标准选自包含以下标准的组：
i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者
ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；
将多个所述单元布置在半导体器件的模型上；以及
基于所述半导体器件的所述模型为所述半导体器件形成掩模。
2.根据权利要求1所述的方法，进一步包括：
将所述半导体器件的所述模型存储在所述非瞬态计算机可读存储介质中；以及
使用所述掩模制造所述半导体器件，其中，使用单光刻步骤和单蚀刻步骤制造所述第一电源连接通孔。
3.根据权利要求1所述的方法，其中，所述第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔在第一方向上相互对齐，并且被至少一个不包括电源连接通孔的轨道相互间隔开。
4.根据权利要求1所述的方法，其中，所述第一电源连接通孔是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
5.根据权利要求4所述的方法，其中，所述第一方向是x方向，所述第二方向是y方向。
6.根据权利要求4所述的方法，其中，所述多个电源连接通孔设置在第一电源线上方，并且与所述第一电源线相连接。
7.根据权利要求1所述的方法，其中，所述第一电源连接通孔设置在第一电源线上，并且与所述第一电源线相连接。
8.根据权利要求7所述的方法，其中，第二通孔设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
9.根据权利要求1所述的方法，其中，所述第一电源连接通孔由多个电源连接通孔形成，使得所述第一电源连接通孔的面积大于形成所述第一电源连接通孔的单个电源连接通孔的面积。
10.根据权利要求1所述的方法，其中，所述第一电源连接通孔通过第三导线与基本上平行的所述第一导线和所述第二导线相连接，所述第三导线在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
11.根据权利要求1所述的方法，其中，所述第一电源连接通孔设置在第一电源线上，并且与所述第一电源线相连接。
12.一种半导体器件的制造系统，包括：
选择模块，用于选择出存储在非瞬态计算机可读存储介质中的单元；
设计模块，用于根据设计规则设计所述单元，其中，所述单元中存在至少一个电源连接通孔，第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，在所述设计规则中，所述第一电源连接通孔所符合的标准选自包含以下标准的组：
i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者
ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；
布置模块，用于将多个所述单元布置在半导体器件的模型上；
成型模块，用于基于所述半导体器件的所述模型为所述半导体器件形成掩模。
13.根据权利要求12所述的系统，其中，所述第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔在第一方向上相互对齐，并且被至少一个不包括电源连接通孔的轨道相互间隔开。
14.根据权利要求12所述的系统，其中，所述第一电源连接通孔是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
15.根据权利要求12所述的系统，其中，第二通孔设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
16.根据权利要求12所述的系统，其中，所述第一电源连接通孔通过第三导线与基本上平行的所述第一导线和所述第二导线相连接，所述第三导线在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
17.一种半导体器件的制造方法，利用程序代码将非瞬态计算机可读存储介质编码，其中，当通过处理器执行所述程序代码时，所述方法包括：
选择出用于建模和/或制造半导体器件的单元，根据设计规则设计所述单元，其中，所述单元中存在至少一个电源连接通孔，第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，在所述设计规则中，第一电源连接通孔所符合的标准选自包含以下标准的组：
i)所述第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得所述单元能够通过单光刻单蚀刻工艺制造的阈值距离，或者
ii)所述第一电源连接通孔与基本上平行的第一导线和第二导线相连接，所述第一导线和所述第二导线沿着直接邻近的轨道延伸；以及
将多个所述单元布置在半导体器件的模型上；以及
存储所述模型的电子表示。
18.根据权利要求17所述的方法，其中，所述第一电源连接通孔是沿着相应的轨道设置的多个电源连接通孔之一，所述多个电源连接通孔沿着第一方向相互对齐，并且被至少一个不包括电源连接通孔的轨道相互间隔开。
19.根据权利要求17所述的方法，其中，所述第一电源连接通孔是多个沿着相应的轨道设置的电源连接通孔之一，所述多个电源连接通孔沿着直接邻近的轨道设置，并且在第一方向和第二方向上相互移位。
20.根据权利要求17所述的方法，其中，第二通孔设置在第一电源线和第二电源线之间，并且在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
21.根据权利要求17所述的方法，其中，所述第一电源连接通孔通过第三导线与基本上平行所述第一导线和所述第二导线相连接，所述第一电源连接通孔在与所述第一导线和所述第二导线的延伸方向基本上垂直的方向上延伸。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9292644B2 (en) * 2011-08-12 2016-03-22 William Loh Row based analog standard cell layout design and methodology
US9984191B2 (en) * 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
US10157840B2 (en) * 2016-12-02 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit having a high cell density
DE102017127641A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Überbrückungstesten in benachbarten Halbleitervorrichtungen und Testaufbau

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1703730A (zh) * 2002-09-30 2005-11-30 纳米系统公司 使用纳米线晶体管的集成显示器
US7709275B2 (en) * 2008-04-10 2010-05-04 United Microelectronics Corp. Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599017B2 (ja) * 2001-11-20 2004-12-08 日本電気株式会社 クロック伝搬遅延時間の調整方法
US6734472B2 (en) * 2002-04-25 2004-05-11 Synplicity, Inc. Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device
KR101191632B1 (ko) * 2002-09-30 2012-10-17 나노시스, 인크. 대형 나노 인에이블 매크로전자 기판 및 그 사용
US8138876B2 (en) * 2008-01-29 2012-03-20 International Business Machines Corporation On-chip integrated voltage-controlled variable inductor, methods of making and tuning such variable inductors, and design structures integrating such variable inductors
US8803320B2 (en) * 2010-10-28 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1703730A (zh) * 2002-09-30 2005-11-30 纳米系统公司 使用纳米线晶体管的集成显示器
US7709275B2 (en) * 2008-04-10 2010-05-04 United Microelectronics Corp. Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor

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