KR20180092253A - 컨택 점퍼를 포함하는 집적 회로 - Google Patents

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KR20180092253A
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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G06F17/5081—

Abstract

본 개시의 기술적 사상에 따른 집적 회로는 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 제1 및 제2 액티브 영역들을 가로지르는 제1 게이트 라인, 그리고 제1 액티브 영역의 상부에서 제1 게이트 라인을 가로지르는 제1 도전 패턴과 제1 게이트 라인의 상부에서 제2 방향으로 연장되고 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 제1 컨택 점퍼를 포함한다.

Description

컨택 점퍼를 포함하는 집적 회로{Integrated circuit having a contact jumper}
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 컨택 점퍼를 포함하는 표준 셀, 상기 표준 셀을 포함하는 표준 셀 라이브러리, 컨택 점퍼를 포함하는 집적 회로, 및 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 반도체 공정이 미세화됨에 따라, 레이아웃에 포함된 패턴들의 사이즈가 점점 감소할 수 있다. 특히, 핀 피치(fin pitch)의 감소로 인해 표준 셀 내의 액티브 영역의 사이즈가 점차 감소할 수 있고, 결과적으로, 표준 셀의 높이를 감소시킬 수 있다.
본 개시의 기술적 사상은 감소된 높이를 갖는 초고밀도 표준 셀을 포함하는 집적 회로를 제공한다.
본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 게이트 라인, 및 상기 제1 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르는 제1 도전 패턴, 및 상기 제1 게이트 라인의 상부에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 제1 컨택 점퍼를 포함한다.
또한, 본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 및 제2 게이트 라인들, 및 상기 제1 액티브 영역의 상부에서 상기 제1 및 제2 게이트 라인들을 가로지르는 제1 도전 패턴, 및 상기 제1 및 제2 게이트 라인들의 사이에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 제1 컨택 점퍼를 포함한다.
또한, 본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 연장된 제1 및 제2 액티브 영역들, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 및 제2 게이트 라인들, 상기 제1 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르는 제1 도전 패턴, 및 상기 제1 게이트 라인의 상부에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 컨택 점퍼, 상기 제1 및 제2 액티브 영역들 사이의 중간 영역에서 서로 정렬되도록 배치된 제1 및 제2 비아들로서, 상기 제1 비아는 상기 제2 도전 패턴 상에 배치되고, 상기 제2 비아는 상기 제2 게이트 라인의 상부에 배치되는 상기 제1 및 제2 비아들, 및 상기 제1 액티브 영역의 상부에서 상기 제1 방향으로 연장된 제1 메탈 패턴, 상기 제2 액티브 영역의 상부에서 상기 제1 방향으로 연장된 제2 메탈 패턴, 및 상기 중간 영역에서 상기 제2 방향으로 연장되고, 상기 제1 및 제2 비아들 상에 각각 배치된 복수의 제3 메탈 패턴들을 포함하는 제1 메탈 레이어를 포함한다.
본 개시의 기술적 사상에 따르면, 집적 회로는 표준 셀 내의 전기적 연결에 이용되는 T-형상 또는 I-형상의 컨택 점퍼를 포함할 수 있다. 컨택 점퍼는 액티브 영역의 상부의 수평 패턴과 중간 영역의 상부에서 수직 패턴을 포함할 수 있고, 수직 패턴 상에 비아가 배치될 수 있다. 이에 따라, 액티브 영역에서 수평 메탈 트랙의 개수를 감소시킬 수 있고, 중간 영역에서 컨택, 비아 및/또는 메탈 패턴의 형상 및 배치를 단순화시킬 수 있다. 결과적으로, 감소된 높이를 갖는 표준 셀을 구현할 수 있고, 집적 회로의 전체적인 사이즈를 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 서로 다른 높이를 갖는 제1 및 제2 표준 셀들을 나타낸다.
도 2a는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 2b는 도 2a의 변형 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 3은 도 2a의 X1a-X1a' 선 및 X1b-X1b' 선에 따른 단면도이다.
도 4는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 5는 도 4의 X2a-X2a' 선 및 X3b-X3b' 선에 따른 단면도이다.
도 6은 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 7은 도 6의 X3a-X3a' 선 X3b-X3b' 선에 따른 단면도이다.
도 8은 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 9는 도 8의 X4a-X4a' 선 및 X4b-X4b' 선에 따른 단면도이다.
도 10은 도 8의 레이아웃에 따라 제조된 반도체 장치를 나타내는 사시도이다.
도 11은 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 12는 도 11의 X5-X5a' 선 및 X5b-X5b' 선에 에 따른 단면도이다.
도 13 내지 도 19는 본 개시의 일부 실시예들에 따른 집적 회로의 레이아웃을 각각 나타낸다.
도 20a는 본 개시의 일 실시예에 따른 표준 셀의 심볼을 나타내고, 도 20b는 도 20a의 표준 셀의 회로도를 나타낸다.
도 21a는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 21b는 본 개시의 일 실시예에 따라 도 21a에 비해 제1 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타내며, 도 21c는 본 개시의 일 실시예에 따라 도 21b에 비해 제2 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타낸다.
도 22는 도 21c의 X6a-X6a' 선 및 X6b-X6b' 선에 따른 단면도이다.
도 23a 및 도 23b는 도 21a의 변형 실시예들을 나타낸다.
도 24a는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 24b는 본 개시의 일 실시예에 따라 도 24a에 비해 제1 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타내며, 도 24c는 본 개시의 일 실시예에 따라 도 24b에 비해 제2 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타낸다.
도 25는 도 24c의 X7a-X7a' 선 및 X7b-X7b' 선에 따른 단면도이다.
도 26a는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 26b는 본 개시의 일 실시예에 따라 도 26a에 비해 제1 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타내며, 도 26c는 본 개시의 일 실시예에 따라 도 26b에 비해 제2 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타낸다.
도 27은 도 26c의 X8a-X8a' 선 및 X8b-X8b' 선에 따른 단면도이다.
도 28a은 가산기의 심볼을 나타내고, 도 28b는 본 개시의 일 실시예에 따른 표준 셀을 포함하는 가산기의 논리 회로도이다.
도 29a는 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 29b는 본 개시의 일 실시예에 따라 도 29a에 비해 제1 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타내며, 도 29c는 본 개시의 일 실시예에 따라 도 29b에 비해 제2 메탈 레이어를 더 포함하는 집적 회로의 레이아웃을 나타낸다.
도 30은 본 개시의 일 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 31은 본 개시의 일 실시예에 따른 저장 매체를 나타낸다.
도 32는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 33은 본 개시의 일 실시예에 따른 집적 회로의 설계 시스템을 나타내는 블록도이다.
도 1은 본 개시의 일 실시예에 따른 서로 다른 높이를 갖는 제1 및 제2 표준 셀들(SC1, SC2)을 나타낸다.
도 1을 참조하면, 제1 표준 셀(SC1)은 제1 높이(H)를 갖고, 제2 표준 셀(SC2)은 제1 높이(H1)보다 작은 제2 높이(H')를 갖는다. 제1 및 제2 높이들(H, H')은 제1 및 제2 표준 셀들(SC1, SC2) 상부의 트랙들의 개수(이하 '트랙 넘버'라고 지칭함)에 따라 각각 결정될 수 있다. 여기서, 트랙들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 서로 평행하게 배치되는 도전성 라인들이며, 예를 들어, 반도체 장치의 메탈 레이어에 대응할 수 있다.
제1 및 제2 표준 셀들(SC1, SC) 각각은, 예를 들어, 전원 전압 및 접지 전압이 각각 인가되는 제1 및 제2 파워 영역들(Power Regions)(PWR1, PWR2), 제1 및 제2 액티브 영역들(Active Regions)(AR1, AR2), 및 중간 영역(Middle Region)(MR)을 포함할 수 있다. 제1 표준 셀(SC1)의 높이(H)는 H1 내지 H5의 합에 대응할 수 있고(즉, H=H1+H2+H3+H4+H5), 제2 표준 셀(SC2)의 높이(H')는 H1' 내지 H5'의 합에 대응할 수 있다(즉, H'=H1'+H2'+H3'+H4'+H5').
제1 및 제2 액티브 영역들(AR1, AR2)에는 제1 방향으로 연장되고 서로 평행한 액티브 핀들(AF)이 배치되고, 중간 영역(MR)에는 제1 방향으로 연장되고 서로 평행한 더미 핀들(DF)이 배치된다. 최근 반도체 공정 기술의 발달로 인해 핀 피치가 감소하고 있으며, 이에 따라, 제1 액티브 영역(AR1)의 높이는 예를 들어, H2에서 H2'로 점차 감소할 수 있고, 제2 액티브 영역(AR2)의 높이도 예를 들어, H4에서 H4'로 점차 감소할 수 있다. 이로써, 제2 표준 셀(SC2)과 같이 상대적으로 작은 높이를 갖는 표준 셀의 구현이 가능하다
한편, 핀 피치의 감소에 비해 메탈 피치의 감소는 상대적으로 적다. 예를 들어, 제1 표준 셀(SC1)의 제1 액티브 영역(AR1)의 상부에 두 개의 트랙들(MTa, MTb)이 배치될 수 있다. 반면, 제2 표준 셀(SC2)의 제1 액티브 영역(AR1)의 상부에 두 개의 트랙들(MTa, MTb)을 배치할 경우, 두 개의 트랙들(MTa, MTb) 중 하부 트랙(MTb)은 제1 액티브 영역(AR1) 밖으로 나갈 수 있다. 이로 인해, 하부 트랙(MTb)은 제2 표준 셀(SC2)의 중간 영역(MR)에 배치되는 컨택 또는 비아의 위치에 영향을 줄 수 있고, 결과적으로, 라우팅 메탈 패턴의 위치의 제약이 심해질 수 있다.
도 2a는 본 개시의 일 실시예에 따른 집적 회로(10)의 레이아웃을 나타낸다.
도 2a를 참조하면, 집적 회로(10)는 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(Gate Lines)(GL), 제1 컨택 점퍼(contact jumper)(CJ1) 및 비아(V0)를 포함할 수 있다. 여기서, "컨택 점퍼"는 집적 회로(10) 내의 임의의 두 지점 또는 두 단자 간을 접속하기 위한 길이가 상대적으로 짧은 도선을 지칭하며, "점퍼"라고 지칭할 수도 있다. 집적 회로(10)는 표준 셀 라이브러리를 이용하여 설계될 수 있고, 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 및 제1 컨택 점퍼(CJ1)는 표준 셀(예를 들어, 도 1의 SC2)의 일부일 수 있다.
제1 및 제2 액티브 영역들(AR1, AR2)은 제1 방향(예를 들어, X 방향)을 따라 연장될 수 있고, 서로 평행하게 배치될 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, Y 방향)을 따라 서로 이격될 수 있고, 서로 다른 도전형을 가질 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수도 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 영역을 중간 영역(MR)으로 정의할 수 있다. 중간 영역(MR)은 더미 영역(dummy region) 또는 MOL(Middle Of Line) 영역이라고 지칭할 수도 있다. 제1 및 제2 액티브 영역들(AR1, AR2)에는 제1 방향을 따라 연장되는 액티브 핀들(예를 들어, 도 1의 AF)이 배치될 수 있고, 중간 영역(MR)에는 제1 방향을 따라 연장되는 더미 핀들(예를 들어, 도 1의 DF)이 배치될 수 있다.
복수의 게이트 라인들(GL)은 제1 및 제2 게이트 라인들(GL1, GL2)을 포함할 수 있다. 복수의 게이트 라인들(GL)은 제2 방향을 따라 연장될 수 있고, 제1 및 제2 액티브 영역들(AR1, AR2)을 가로지를 수 있다. 또한, 복수의 게이트 라인들(GL)은 제1 방향을 따라 일정한 간격으로 서로 이격될 수 있다. 이때, 복수의 게이트 라인들(GL)은 반도체 장치의 게이트 전극들에 대응할 수 있다. 이하에서는, 제1 게이트 라인(GL1) 상부의 제1 컨택 점퍼(CJ1)에 대해 자세하게 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 컨택 점퍼(CJ1)는 도전성을 갖는 임의의 트레이스(trace)의 상부에 배치됨으로써 스킵 디바이스를 구현할 수 있다.
제1 컨택 점퍼(CJ1)는 서로 연결된 제1 및 제2 도전 패턴들(conductive patterns)(PT1, PT2)을 포함할 수 있다. 제1 도전 패턴(PT1)은 제1 방향으로 연장되고, 제2 도전 패턴(PT2)은 제2 방향으로 연장될 수 있다. 구체적으로, 제1 도전 패턴(PT1)은 제1 액티브 영역(AR1)의 상부에서 제1 게이트 라인(GL1)을 가로지르고, 제2 도전 패턴(PT2)은 제1 게이트 라인(GL1)의 상부에서 제2 방향으로 연장되고 제1 도전 패턴(PT1)과 연결될 수 있다. 이와 같이, 제1 컨택 점퍼(CJ1)는 T-형상으로(T-shaped) 구현될 수 있고, 이에 따라, 제1 컨택 점퍼(CJ1)를 T-형상 점퍼라고 지칭할 수 있다.
만약, 제2 도전 패턴(PT2)이 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 사이에 배치되어 제1 컨택 점퍼(CJ1)가 L-형상으로 구현될 경우, 제1 컨택 점퍼(CJ1)와 제2 게이트 라인(GL2) 상에 배치될 게이트 컨택 사이에서 간섭이 발생할 수 있다. 이에 따라, 중간 영역(MR)에 배치될 게이트 컨택들, 비아들, 및 메탈 패턴들의 형상 및 위치가 복잡해질 수 있고, 결과적으로 중간 영역(MR)의 제2 방향에 따른 높이가 증가할 수 있다. 따라서, 핀 피치의 감소에도 불구하고 표준 셀의 높이를 감소시키기 어려울 수 있다.
그러나, 본 실시예에 따르면, 제2 도전 패턴(PT2)이 제1 게이트 라인(GL1)의 상부에 배치되어 제1 컨택 점퍼(CJ1)가 T-형상으로 구현됨에 따라, 제1 컨택 점퍼(CJ1)와 제2 게이트 라인(GL2) 상에 배치될 게이트 컨택 사이의 간섭을 줄일 수 있다. 이에 따라, 중간 영역(MR)에서 게이트 컨택들, 비아들, 메탈 패턴들의 형상을 단순화시킬 수 있고, 게이트 컨택들, 비아들, 메탈 패턴들을 서로 얼라인시킬 수 있다. 결과적으로, 중간 영역(MR)의 제2 방향에 따른 높이의 증가를 막을 수 있다. 따라서, 핀 피치의 감소에 따라 표준 셀의 높이를 감소시킬 수 있고, 표준 셀을 포함하는 집적 회로(10)의 전체적인 사이즈를 감소시킬 수 있다.
제1 도전 패턴(PT1)은 제1 액티브 영역(AR1)에서 제1 게이트 라인(GL1) 양 옆의 영역들을 전기적으로 연결시킬 수 있다. 이에 따라, 제1 게이트 라인(GL1)은 실제(real) 게이트 라인이 아닌 더미(dummy) 게이트 라인, 다시 말해, 스킵(skipped) 게이트 라인이 될 수 있다. 그러나, 본 발명에 따른 제1 컨택 점퍼(CJ1)의 위치는 제1 액티브 영역(AR1) 및 중간 영역(ML)의 상부로 한정되지 않는다. 이하에서는, 도 2b를 참조하여 제1 컨택 점퍼(CJ1)의 변형 예를 설명하기로 한다.
도 2b는 도 2a의 변형 실시예에 따른 집적 회로(10')의 레이아웃을 나타낸다.
도 2b를 참조하면, 집적 회로(10')는 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 및 제1 컨택 점퍼(CJ1a)를 포함할 수 있다. 제1 컨택 점퍼(CJ1a)는 서로 연결된 제1 및 제2 도전 패턴들(PT1a, PT2a)을 포함할 수 있다. 제1 도전 패턴(PT1a)은 제1 방향으로 연장되고, 제2 도전 패턴(PT2a)은 제2 방향으로 연장될 수 있다. 구체적으로, 제1 도전 패턴(PT1a)은 제2 액티브 영역(AR2)의 상부에서 제1 게이트 라인(GL1)을 가로지르고, 제2 도전 패턴(PT2a)은 제1 게이트 라인(GL1)의 상부에서 제2 방향으로 연장되고 제1 도전 패턴(PT1a)과 연결될 수 있다. 이와 같이, 제1 컨택 점퍼(CJ1a)는 뒤집어진 T-형상으로 구현될 수 있다. 제1 컨택 점퍼(CJ1a)의 제1 도전 패턴(PT1a)은 제2 액티브 영역(AR2)에서 제1 게이트 라인(GL1) 양 옆의 영역들을 전기적으로 연결시킬 수 있다. 이에 따라, 제1 게이트 라인(GL1)은 더미 게이트 라인이 될 수 있다.
다시 도 2a를 참조하면, 비아(V0)는 제1 컨택 점퍼(CJ1)의 제2 도전 패턴(PT2) 상에 배치될 수 있다. 일 실시예에서, 비아(V0)는 중간 영역(MR)에서 제2 도전 패턴(PT2) 상에 배치될 수 있다. 이에 따라, 비아(V0) 상에 배치될 라우팅 배선, 예를 들어, 제1 메탈 레이어(예를 들어, 도 21b의 M1)는 제1 액티브 영역(AR1)이 아닌, 중간 영역(MR)의 상부에 배치될 수 있다. 그러나, 비아(V0)의 위치는 중간 영역(MR)으로 한정되지 않으며, 일부 실시예에서, 제2 도전 패턴(PT2)의 길이에 따라 비아(V0)는 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)에서 제2 도전 패턴(PT2) 상에 배치될 수도 있다.
일 실시예에서, 제1 컨택 점퍼(CJ1)는 한 장의 마스크를 이용하여 형성될 수 있다. 예를 들어, 제1 컨택 점퍼(CJ1)는 소스/드레인 컨택과 같은 액티브 컨택을 형성하기 위한 마스크를 이용하여 형성될 수 있다. 다른 예를 들어, 제1 컨택 점퍼(CJ1)는 게이트 컨택을 형성하기 위한 마스크를 이용하여 형성될 수 있다. 이하에서는, 도 3을 참조하여 제1 컨택 점퍼(CJ1)가 한 장의 마스크로 형성되는 실시예에 대해 설명하기로 한다.
도 3는 도 2a의 X1a-X1a' 선 및 X1b-X1b' 선에 따른 단면도이다.
도 3을 참조하면, 집적 회로(10)는 도 2a의 레이아웃에 따라 제조된 집적 회로 소자, 즉, 반도체 장치의 일 예일 수 있다. 본 실시예에서, 제1 컨택 점퍼(CJ1)의 제1 및 제2 도전 패턴들(PT1, PT2)은 모두 제1 컨택(CA)으로 구현될 수 있다. 제1 컨택(CA)은 액티브 컨택이라고 지칭할 수도 있다.
기판(SUB)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 기판(SUB)은 제1 및 제2 액티브 영역들(AR1, AR2) 및 중간 영역(MR)을 포함할 수 있다. 중간 영역(MR)에는 예를 들어, 소자 분리막(Shallow Trench Isolation, STI)이 배치될 수 있다.
기판(SUB) 상에는 복수의 게이트 절연막들(Gate Insulators)(GI) 및 복수의 게이트 라인들(GL)이 제2 방향(예를 들어, Y 방향)으로 연장될 수 있다. 복수의 게이트 절연막들(GI)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 게이트 라인들(GL)은 예를 들어, 텅스텐(W), 탄탈륨(Ta), 코발트(Co), 구리(Cu) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 예를 들어, 증착 공정을 이용하여 형성될 수 있다. 각 게이트 라인(GL)의 상면 및 양 측벽은 절연 스페이서(spacer)(SP)로 덮여 있다. 절연 스페이서(SP)는 제2 방향을 따라 게이트 라인(GL)과 평행하게 연장될 수 있다. 절연 스페이서(SP)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 게이트 절연막(GI), 게이트 라인(GL) 및 절연 스페이서(SP)는 게이트 구조체(gate structure)(GS)를 구성할 수 있다.
제1 컨택(CA)은 게이트 구조체(GS)가 형성된 기판(SUB) 상에 형성될 수 있다. 제1 컨택(CA)은 제1 액티브 영역(AR1)에서 제1 게이트 라인(GL1)을 가로지르고, 중간 영역(MR)에서 제1 게이트 전극(GL1)의 상부에 배치될 수 있다. 제1 컨택(CA)은 예를 들어, 텅스텐과 같이 전기 전도성을 갖는 임의의 물질을 포함할 수 있다. 비아(V0)는 중간 영역(MR)에서, 제1 게이트 전극(GL1)의 상부에 배치된 제1 컨택(CA) 상에 배치될 수 있다.
도 4는 본 개시의 일 실시예에 따른 집적 회로(10a)의 레이아웃을 나타내고, 도 5는 도 4의 X2a-X2a' 선 및 X2b-X2b' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 집적 회로(10a)는 도 2a에 예시된 집적 회로(10)의 변형 실시예에 대응한다. 본 실시예에서, 제1 컨택 점퍼(CJ1)의 제1 도전 패턴(PT1)은 제1 컨택(CA)으로 구현될 수 있고, 제1 컨택 점퍼(CJ1)의 제2 도전 패턴(PT2)은 제2 컨택(CB)으로 구현될 수 있다. 이에 따라, 제1 컨택 점퍼(CJ1)는 제1 컨택(CA)에 대한 제1 마스크 및 제2 컨택(CB)에 대한 제2 마스크를 이용하여 구현될 수 있다.
일 실시예에서, 제1 컨택(CA)은 소스/드레인 컨택과 같은 액티브 컨택에 대응할 수 있고, 제2 컨택(CB)은 게이트 컨택에 대응할 수 있다. 이때, 제1 및 제2 컨택들(CA, CB)은 일부 영역에서 서로 오버랩될 수 있다. 제1 및 제2 컨택들(CA, CB)의 상면 레벨은 실질적으로 서로 동일할 수 있다. 제1 컨택(CA)의 하면 레벨은 기판(SUB)의 상면 레벨과 일치할 수 있고, 제2 컨택(CB)의 하면 레벨은 게이트 구조체(GS)의 상면 레벨보다 낮을 수 있고, 이에 따라, 제2 컨택(CB)은 제1 게이트 라인(GL1)과 연결될 수 있다.
도 6은 본 개시의 일 실시예에 따른 집적 회로(10b)의 레이아웃을 나타내고, 도 7은 도 6의 X3a-X3a' 선 및 X3b-X3b' 선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 집적 회로(10b)는 도 4에 예시된 집적 회로(10a)의 변형 실시예에 대응한다. 본 실시예에서, 집적 회로(10b)는 도 4의 집적 회로(10a)에 비해 트렌치 실리사이드들(Trench Silicides)(TS)을 더 포함할 수 있다. 트렌치 실리사이드들(TS)은 제1 액티브 영역(AR1)에서 인접한 두 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 트렌치 실리사이드들(TS)은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있고, 트렌치 실리사이드들(TS)의 제2 방향에 따른 길이는 제1 액티브 영역(AR1)의 제2 방향에 따른 길이와 실질적으로 동일할 수 있다. 트렌치 실리사이드들(TS)은 텅스텐(W), 코발트(Co), 구리(Cu) 및/또는 이들의 실리사이드들 등과 같은 도전성 물질을 포함할 수 있다.
일 실시예에서, 트렌치 실리사이드들(TS)의 제3 방향(예를 들어, Z 방향)에 따른 높이는 게이트 구조체(GS)의 제3 방향에 따른 높이보다 높을 수 있다. 제1 컨택(CA)은 트렌치 실리사이드들(TS) 상에 배치될 수 있다. 이에 따라, 제1 컨택(CA)은 게이트 구조체(GS)과 연결되지 않을 수 있다.
도 8은 본 개시의 일 실시예에 따른 집적 회로(10c)의 레이아웃을 나타내고, 도 9는 도 8의 X4a-X4a' 선 및 X4b-X4b' 선에 따른 단면도이고, 도 10은 도 8의 레이아웃에 따른 집적 회로(10c)의 사시도이다.
도 8 내지 도 10을 참조하면, 집적 회로(10c)는 도 2a에 예시된 집적 회로(10)의 변형 실시예에 대응한다. 집적 회로(10c)는 도 2a의 집적 회로(10)에 비해 제1 컨택들(CA)을 더 포함할 수 있다. 제1 컨택들(CA)은 제1 액티브 영역(AR1)에서 인접한 두 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 제1 컨택들(CA)은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있고, 제1 컨택들(CA)의 제2 방향에 따른 길이는 제1 액티브 영역(AR1)의 제2 방향에 따른 길이와 실질적으로 동일할 수 있다. 제1 컨택(CA)의 제3 방향(예를 들어, Z 방향)에 따른 높이는 게이트 구조체(GS)의 제3 방향에 따른 높이보다 높을 수 있다. 층간 절연막(Inter Layer Dielectric)(ILD)은 게이트 구조체(GS)의 상부에 배치될 수 있다. 층간 절연막(ILD)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다.
또한, 제1 컨택 점퍼(CJ1)의 제1 및 제2 도전 패턴들(PT1, PT2)은 제3 컨택(CM)으로 구현될 수 있다. 예를 들어, 제3 컨택(CM)은 머지(merge) 컨택에 대응할 수 있고, 서로 이격된 제1 컨택들(CA)을 머지할 수 있다. 제3 컨택(CM)은 제1 컨택들(CA) 및 층간 절연막(ILD)의 상부에 배치될 수 있다. 이에 따라, 기판(SUB)에서 제3 컨택(CM)의 하면까지의 거리는 게이트 구조체(GS)의 제3 방향에 따른 높이보다 클 수 있고, 제3 컨택(CM)과 게이트 구조체(GS), 구체적으로, 게이트 라인(GL) 사이의 절연을 보장할 수 있다. 비아(V0)는 중간 영역(MR)에서, 제3 컨택(CM) 상에 배치될 수 있다.
도 11은 본 개시의 일 실시예에 따른 집적 회로(10d)의 레이아웃을 나타내고, 도 12는 도 11의 X5a-X5a' 선 및 X5b-X5b' 선에 따른 단면도이다.
도 11 및 도 12를 참조하면, 집적 회로(10d)는 도 8에 예시된 집적 회로(10c)의 변형 실시예에 대응한다. 집적 회로(10d)는 도 8의 집적 회로(10c)에 비해 트렌치 실리사이드들(TS)을 더 포함할 수 있다. 트렌치 실리사이드들(TS)은 제1 액티브 영역(AR1)에서 인접한 두 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 트렌치 실리사이드들(TS)은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있고, 트렌치 실리사이드들(TS)의 제2 방향에 따른 길이는 제1 액티브 영역(AR1)의 제2 방향에 따른 길이와 실질적으로 동일할 수 있다. 또한, 제1 컨택들(CA)의 제2 방향에 따른 길이는 트렌치 실리사이드들(TS)의 제2 방향에 따른 길이보다 짧을 수 있다.
도 13은 본 개시의 일 실시예에 따른 집적 회로(20)의 레이아웃을 나타낸다.
도 13을 참조하면, 집적 회로(20)는 도 2a의 집적 회로(10)의 변형 실시예이며, 도 2a의 집적 회로(10)에 비해 제2 컨택 점퍼(CJ2)를 포함할 수 있다. 제2 컨택 점퍼(CJ2)는 제1 방향(예를 들어, X 방향)으로 연장될 수 있고, 제2 액티브 영역(AR2)의 상부에서 제1 게이트 라인(GL1)을 가로지른다. 이때, 제2 컨택 점퍼(CJ2)는 제1 컨택 점퍼(CJ1)와 이격되어 있다. 제1 및 제2 컨택 점퍼들(CJ1, CJ2)은 도 2a 내지 도 12를 참조하여 상술된 다양한 실시예들을 이용하여 구현할 수 있다.
일 실시예에서, 제1 및 제2 컨택 점퍼들(CJ1, CJ2)은 세 장의 마스크들을 이용하여 구현될 수 있다. 예를 들어, 제1 컨택 점퍼(CJ1)는 제1 컨택(CA) 및 제3 컨택(CM)으로 구현되고, 제2 컨택 점퍼(CJ2)는 제2 컨택(CB)으로 구현될 수 있다. 일 실시예에서, 제1 및 제2 컨택 점퍼들(CJ1, CJ2)은 두 장의 마스크들을 이용하여 각각 구현될 수 있다. 예를 들어, 제1 컨택 점퍼(CJ1)는 제1 컨택(CA)으로 구현되고, 제2 컨택 점퍼(CJ2)는 제2 컨택(CB)으로 구현될 수 있다. 일 실시예에서, 제1 및 제2 컨택 점퍼들(CJ1, CJ2)은 한 장의 마스크를 이용하여 구현될 수 있다. 예를 들어, 제1 및 제2 컨택 점퍼들(CJ1, CJ2)은 제1 컨택(CA)으로 구현될 수 있다.
도 14는 본 개시의 일 실시예에 따른 집적 회로(30)의 레이아웃을 나타낸다.
도 14를 참조하면, 집적 회로(30)는 도 13의 집적 회로(20)의 변형 실시예에 대응하고, 제1 컨택 점퍼(CJ1)과 제2 컨택 점퍼(CJ2')의 제1 방향(예를 들어, X 방향)에 따른 길이는 서로 다를 수 있다. 제2 컨택 점퍼(CJ2')는 제1 방향으로 연장될 수 있고, 제2 액티브 영역(AR2)의 상부에서 제1 및 제2 게이트 라인들을(GL1, GL2)을 가로지른다. 이와 같이, 제2 컨택 점퍼(CJ2')의 제1 방향에 따른 길이는 도 13의 제2 컨택 점퍼(CJ2)의 제1 방향에 따른 길이보다 길다. 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제2 컨택 점퍼(CJ2')의 제1 방향에 따른 길이는 더 연장될 수 있고, 이에 따라, 세 개 이상의 게이트 라인들(GL)을 가로지를 수도 있다.
도 15는 본 개시의 일 실시예에 따른 집적 회로(40)의 레이아웃을 나타낸다.
도 15를 참조하면, 집적 회로(40)는 도 13의 집적 회로(20)의 변형 실시예에 대응하고, 제1 컨택 점퍼(CJ1')과 제2 컨택 점퍼(CJ2)의 제1 방향(예를 들어, X 방향)에 따른 길이는 서로 다를 수 있다. 제1 컨택 점퍼(CJ1')에 포함된 제1 도전 패턴(PT1')은 제1 방향으로 연장될 수 있고, 제1 액티브 영역(AR1)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지른다. 이와 같이, 제1 컨택 점퍼(CJ1')에 포함된 제1 도전 패턴(PT1')의 제1 방향에 따른 길이는 도 13의 제1 컨택 점퍼(CJ1)에 포함된 제1 도전 패턴(PT1)의 제1 방향에 따른 길이보다 길다. 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제1 컨택 점퍼(CJ1')의 제1 도전 패턴(PT1')의 제1 방향에 따른 길이는 더 연장될 수 있고, 이에 따라, 세 개 이상의 게이트 라인들(GL)을 가로지를 수도 있다.
도 16은 본 개시의 일 실시예에 따른 집적 회로(50)의 레이아웃을 나타낸다.
도 16을 참조하면, 집적 회로(50)는 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 및 제3 컨택 점퍼(CJ3)를 포함할 수 있다. 제3 컨택 점퍼(CJ3)는 서로 연결된 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)을 포함할 수 있다. 제1 및 제3 도전 패턴들(PT1, PT3)은 제1 방향으로 연장되고, 제2 도전 패턴(PT2')은 제2 방향으로 연장될 수 있다. 구체적으로, 제1 도전 패턴(PT1)은 제1 액티브 영역(AR1)의 상부에서 제1 게이트 라인(GL1)을 가로지르고, 제2 도전 패턴(PT2')은 제1 게이트 라인(GL1)의 상부에서 제2 방향으로 연장되고 제1 도전 패턴(PT1)과 연결될 수 있고, 제3 도전 패턴(PT3)은 제2 액티브 영역(AR2)의 상부에서 제1 게이트 라인(GL1)을 가로지른다. 이와 같이, 제3 컨택 점퍼(CJ3)는 I-형상으로(I-shaped) 또는 H-형상으로(H-shaped) 구현될 수 있다.
제1 도전 패턴(PT1)은 제1 액티브 영역(AR1)에서 제1 게이트 라인(GL1) 양 옆의 영역들을 전기적으로 연결시킬 수 있다. 제3 도전 패턴(PT3)은 제2 액티브 영역(AR2)에서 제1 게이트 라인(GL1) 양 옆의 영역들을 전기적으로 연결시킬 수 있다. 또한, 제2 도전 패턴(PT2')은 제1 및 제3 도전 패턴들(PT1, PT3)을 서로 연결시킬 수 있다. 이에 따라, 제1 게이트 라인(GL1)은 실제 게이트 라인이 아닌 더미 게이트 라인, 다시 말해, 스킵 게이트 라인이 될 수 있다.
일 실시예에서, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 세 장의 마스크들을 이용하여 각각 구현될 수 있다. 예를 들어, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 제1 컨택(CA), 제2 컨택(CB) 및 제3 컨택(CM)을 이용하여 각각 구현될 수 있다. 일 실시예에서, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 두 장의 마스크들을 이용하여 구현될 수도 있다. 예를 들어, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 제1 컨택(CA) 및 제3 컨택(CM)을 이용하여 구현될 수 있다. 일 실시예에서, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 한 장의 마스크를 이용하여 구현될 수도 있다. 예를 들어, 제1 내지 제3 도전 패턴들(PT1, PT2', PT3)은 제1 컨택(CA) 또는 제2 컨택(CB)을 이용하여 구현될 수 있다.
도 17은 본 개시의 일 실시예에 따른 집적 회로(60)의 레이아웃을 나타낸다.
도 17을 참조하면, 집적 회로(60)는 도 16의 집적 회로(50)의 변형 실시예에 대응한다. 제3 컨택 점퍼(CJ3')에 포함된 제3 도전 패턴(PT3')은 제1 방향(예를 들어, X 방향)으로 연장될 수 있고, 제2 액티브 영역(AR2)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지른다. 이와 같이, 제3 컨택 점퍼(CJ3')에 포함된 제3 도전 패턴(PT3')의 제1 방향에 따른 길이는 도 16의 제3 컨택 점퍼(CJ3)에 포함된 제3 도전 패턴(PT3)의 제1 방향에 따른 길이보다 길다. 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제3 컨택 점퍼(CJ3')의 제3 도전 패턴(PT3')의 제1 방향에 따른 길이는 더 연장될 수 있고, 이에 따라, 세 개 이상의 게이트 라인들(GL)을 가로지를 수도 있다.
도 18은 본 개시의 일 실시예에 따른 집적 회로(70)의 레이아웃을 나타낸다.
도 18을 참조하면, 집적 회로(70)는 도 14의 집적 회로(30)의 변형 실시예에 대응하며, 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 제4 컨택 점퍼(CJ4) 및 제2 컨택 점퍼(CJ2')를 포함할 수 있다. 제4 컨택 점퍼(CJ4)는 서로 연결된 제1 및 제2 도전 패턴들(PT1', PT2")을 포함할 수 있다. 제1 도전 패턴(PT1')은 제1 방향으로 연장되고, 제2 도전 패턴(PT2")은 제2 방향으로 연장될 수 있다.
구체적으로, 제1 도전 패턴(PT1')은 제1 액티브 영역(AR1)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지르고, 제2 도전 패턴(PT2")은 제1 및 제2 게이트 라인들(GL1, GL2)의 사이에서 제2 방향으로 연장되고 제1 도전 패턴(PT1')과 연결될 수 있다. 이와 같이, 제4 컨택 점퍼(CJ4)는 T-형상으로 구현될 수 있다. 제4 컨택 점퍼(CJ4)의 제1 도전 패턴(PT1')은 제1 액티브 영역(AR1)에서 제1 게이트 라인(GL1)의 좌측 영역과 제2 게이트 라인(GL2)의 우측 영역을 전기적으로 연결시킬 수 있다. 이에 따라, PMOS 영역에서 제1 및 제2 게이트 라인들(GL1, GL2)은 실제 게이트 라인이 아닌 더미 게이트 라인, 다시 말해, 스킵 게이트 라인이 될 수 있다. 일부 실시예에서, 제1 도전 패턴(PT1')은 세 개 이상의 게이트 라인들(GL)을 가로질 수 있고, 이때, 제2 도전 패턴(PT2")은 세 개 이상의 게이트 라인들(GL) 중 어느 하나의 상부 또는 게이트 라인들(GL) 사이에서 제2 방향으로 연장될 수 있다.
또한, 제2 컨택 점퍼(CJ2')는 제2 액티브 영역(AR2)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지르고, 제4 컨택 점퍼(CJ4)와 이격될 수 있다. 제2 컨택 점퍼(CJ2')는 제2 액티브 영역(AR2)에서 제1 게이트 라인(GL1)의 좌측 영역과 제2 게이트 라인(GL2)의 우측 영역을 전기적으로 연결시킬 수 있다. 이에 따라, NMOS 영역에서 제1 및 제2 게이트 라인들(GL1, GL2)은 실제 게이트 라인이 아닌 더미 게이트 라인, 다시 말해, 스킵 게이트 라인이 될 수 있다. 일부 실시예에서, 제2 컨택 점퍼(CJ2')는 세 개 이상의 게이트 라인들(GL)을 가로질 수 있다.
또한, 집적 회로(70)는 비아(V0')를 더 포함할 수 있다. 비아(V0')는 제4 컨택 점퍼(CJ4)의 제2 도전 패턴(PT2") 상에 배치될 수 있다. 일 실시예에서, 비아(V0')는 중간 영역(MR)에서 제2 도전 패턴(PT2") 상에 배치될 수 있다. 이에 따라, 비아(V0') 상에 배치될 라우팅 배선, 예를 들어, 제1 메탈 레이어는 제1 액티브 영역(AR1)이 아닌, 중간 영역(MR)의 상부에 배치될 수 있다. 그러나, 비아(V0')의 위치는 중간 영역(MR)으로 한정되지 않으며, 일부 실시예에서, 제2 도전 패턴(PT2")의 길이에 따라 비아(V0')는 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)에서 제2 도전 패턴(PT2') 상에 배치될 수도 있다.
도 19는 본 개시의 일 실시예에 따른 집적 회로(80)의 레이아웃을 나타낸다.
도 19를 참조하면, 집적 회로(80)는 도 16의 집적 회로(50)의 변형 실시예에 대응하며, 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 및 제5 컨택 점퍼(CJ5)를 포함할 수 있다. 제5 컨택 점퍼(CJ5)는 서로 연결된 제1 내지 제3 도전 패턴들(PT1', PT2''', PT3')을 포함할 수 있다. 제1 및 제3 도전 패턴들(PT1', PT3')은 제1 방향(예를 들어, X 방향)으로 연장되고, 제2 도전 패턴(PT2''')은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있다.
구체적으로, 제1 도전 패턴(PT1')은 제1 액티브 영역(AR1)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지르고, 제3 도전 패턴(PT3')은 제2 액티브 영역(AR2)의 상부에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지를 수 있다. 또한, 제2 도전 패턴(PT2''')은 제1 및 제2 게이트 라인들(GL1, GL2)의 사이에서 제2 방향으로 연장되고 제1 및 제3 도전 패턴들(PT1', PT3')과 연결될 수 있다. 이와 같이, 제5 컨택 점퍼(CJ5)는 I-형상으로 또는 H-형상으로 구현될 수 있다.
제5 컨택 점퍼(CJ5)의 제1 도전 패턴(PT1')은 제1 액티브 영역(AR1)에서 제1 게이트 라인(GL1)의 좌측 영역과 제2 게이트 라인(GL2)의 우측 영역을 전기적으로 연결시킬 수 있다. 또한, 제5 컨택 점퍼(CJ5)의 제3 도전 패턴(PT3')은 제2 액티브 영역(AR2)에서 제1 게이트 라인(GL1)의 좌측 영역과 제2 게이트 라인(GL2)의 우측 영역을 전기적으로 연결시킬 수 있다. 이에 따라, 제1 및 제2 게이트 라인들(GL1, GL2)은 실제 게이트 라인이 아닌 더미 게이트 라인들, 다시 말해, 스킵 게이트 라인들이 될 수 있다.
또한, 집적 회로(80)는 비아(V0')를 더 포함할 수 있다. 비아(V0')는 제5 컨택 점퍼(CJ5)의 제2 도전 패턴(PT2''') 상에 배치될 수 있다. 일 실시예에서, 비아(V0')는 중간 영역(MR)에서 제2 도전 패턴(PT2''') 상에 배치될 수 있다. 이에 따라, 비아(V0') 상에 배치될 라우팅 배선, 예를 들어, 제1 메탈 레이어는 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)이 아닌, 중간 영역(MR)의 상부에 배치될 수 있다. 그러나, 비아(V0')의 위치는 중간 영역(MR)으로 한정되지 않으며, 일부 실시예에서, 비아(V0')는 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)에서 제2 도전 패턴(PT2''') 상에 배치될 수도 있다.
도 20a는 본 개시의 일 실시예에 따른 표준 셀(SCa)의 심볼을 나타내고, 도 20b는 도 20a의 표준 셀(SCa)의 회로도이다.
도 20a를 참조하면, 표준 셀(SCa)은 AOI22 셀일 수 있고, 제1 내지 제4 입력 신호들(A0, A1, B0, B1)을 수신하고, 하나의 출력 신호(Y)를 출력할 수 있다. 도 20b를 참조하면, 표준 셀(SCa)은 제1 내지 제4 PMOS 트랜지스터들(PM1 내지 PM4) 및 제1 내지 제4 NMOS 트랜지스터들(NM1 내지 NM4)을 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)는 제1 입력 신호(A0)가 인가되는 게이트를 포함하고, 제2 PMOS 트랜지스터(PM2)는 제2 입력 신호(A1)이 인가되는 게이트를 포함할 수 있다. 제3 PMOS 트랜지스터(PM3)는 제3 입력 신호(B0)가 인가되는 게이트를 포함하고, 제4 PMOS 트랜지스터(PM4)는 제4 입력 신호(B1)이 인가되는 게이트를 포함할 수 있다. 이때, 제1 PMOS 트랜지스터(PM1)의 드레인과 제2 PMOS 트랜지스터(PM2)의 드레인, 그리고, 제3 PMOS 트랜지스터(PM3)의 소스와 제4 PMOS 트랜지스터(PM4)의 소스는 PMOS 영역 내에서의 내부 라우팅(Internal Routing)(IRT)을 통해 전기적으로 연결될 수 있다. 일 실시예에서, 내부 라우팅(IRT)은 제1 내지 제4 PMOS 트랜지스터들(PM1 내지 PM4)이 배치되는 제1 액티브 영역(예를 들어, 도 21b의 AR1)에서 제1 방향으로 연장되는 수평 메탈 패턴(예를 들어, 도 21b의 M1a)으로 구현될 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 입력 신호(A0)가 인가되는 게이트를 포함하고, 제2 NMOS 트랜지스터(NM2)는 제3 입력 신호(B0)이 인가되는 게이트를 포함할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제2 입력 신호(A1)가 인가되는 게이트를 포함하고, 제4 NMOS 트랜지스터(NM4)는 제4 입력 신호(B1)이 인가되는 게이트를 포함할 수 있다. 이때, 제3 PMOS 트랜지스터(PM3)의 드레인과 제4 PMOS 트랜지스터(PM4)의 드레인, 그리고, 제1 NMOS 트랜지스터(NM1)의 드레인과 제2 NMOS 트랜지스터(NM2)의 드레인은 PMOS 영역과 NMOS 영역을 연결하는 출력 라우팅(Output Routing)(ORT)을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 출력 라우팅(ORT)은 제1 액티브 영역의 상부에 배치되는 T-형상의 컨택 점퍼(예를 들어, 도 21a의 110), 제2 액티브 영역의 상부에 배치되는 컨택, 및 상기 컨택 점퍼와 상기 컨택을 연결하는 상부 메탈 패턴(예를 들어, 도 21b의 M1b)으로 구현될 수 있다. 이에 따라, 제1 액티브 영역의 상부에는 하나의 수평 메탈 패턴만 배치될 수 있다. 이하에서는 도 21a 내지 도 27을 참조하여, 표준 셀(SCa)을 포함하는 집적 회로의 레이아웃들을 설명하기로 한다. 구체적으로, 표준 셀(SCa)의 출력 라우팅(ORT)을 구현하기 위한 T-형상의 컨택 점퍼의 다양한 실시예들을 설명하기로 한다.
도 21a는 본 개시의 일 실시예에 따른 집적 회로(100)의 레이아웃을 나타낸다.
도 21a를 참조하면, 집적 회로(100)는 도 20a 및 도 20b의 표준 셀(SCa)의 레이아웃의 일 예에 대응하는 표준 셀(SCa_1)을 포함할 수 있고, 표준 셀(SCa_1)은 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 제1 컨택들(CA), 및 제2 컨택들(CB)을 포함할 수 있다. 제1 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 제2 컨택들(CB)은 중간 영역(MR)에서 게이트 라인들(GL) 상에 각각 배치될 수 있다.
표준 셀(SCa_1)은 제1 및 제2 컨택 점퍼들(110, 120)을 포함할 수 있고, 예를 들어, 제1 및 제2 컨택 점퍼들(110, 120)은 제1 컨택들(CA)로 구현될 수 있다. 제1 컨택 점퍼(110)는 제1 액티브 영역(AR1)의 상부에서 제1 게이트 라인(130)을 가로지르는 제1 부분 및 중간 영역(MR)에서 제1 게이트 라인(130)의 상부에서 제2 방향(예를 들어, Y 방향)으로 연장된 제2 부분을 포함할 수 있다. 제2 컨택 점퍼(120)는 제2 액티브 영역(AR2)의 상부에서 제1 게이트 라인(130)을 가로지를 수 있다. 예를 들어, 제1 컨택 점퍼(110)는 도 2a 또는 도 13의 제1 컨택 점퍼(CJ1)에 대응할 수 있고, 제2 컨택 점퍼(120)는 도 13의 제2 컨택 점퍼(CJ2)에 대응할 수 있다. 도 2a 및 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
일 실시예에서, 집적 회로(100)는 절단 영역(cutting region)(CT)을 더 포함할 수 있다. 절단 영역(CT)은 중간 영역(MR)에서 제1 게이트 라인(130)의 상부에 배치될 수 있다. 이에 따라, 제1 컨택 점퍼(110)과 제1 게이트 라인(GL1) 사이에 쇼트(short)가 발생하더라도, 제1 액티브 영역(AR1) 상부의 제1 게이트 라인(즉, PMOS 게이트 라인)과 제2 액티브 영역(AR2) 상부의 제2 게이트 라인(즉, NMOS 게이트 라인)을 절연시킬 수 있다.
도 21b는 본 개시의 일 실시예에 따라 도 21a에 비해 제1 메탈 레이어(M1)를 더 포함하는 집적 회로(100')의 레이아웃을 나타낸다.
도 21b를 참조하면, 집적 회로(100')는 제1 비아들(V0) 및 제1 비아들(V0) 상의 제1 메탈 레이어(M1)를 더 포함할 수 있다. 제1 비아들(V0)는 제1 컨택들(CA) 및 제2 컨택들(CB) 상에 배치될 수 있다. 제1 비아들(V0)은 중간 영역(MR)에서 서로 얼라인될 수 있다. 예를 들어, 제1 비아들(V0)은 중간 영역(MR)에서 제1 방향을 따라 일직선 상에 배치될 수 있다.
제1 메탈 레이어(M1)는 제1 액티브 영역(AR1)에 배치된 제1 비아들(V0)을 서로 연결하는 제1 메탈 패턴(M1a), 제2 액티브 영역(AR2)에 배치된 제1 비아들(V0)을 서로 연결하는 제2 메탈 패턴(M1b), 및 중간 영역(ML)에 배치된 제1 비아들(V0)에 각각 연결된 제3 메탈 패턴들(M1c)을 포함할 수 있다. 또한, 제1 메탈 레이어(M1)는 전원 전압 패턴(VDD) 및 접지 전압 패턴(VSS)을 더 포함할 수 있다.
본 실시예에 따르면, 제1 액티브 영역(AR1) 상부에는 오직 하나의 수평 메탈 트랙, 즉, 제1 메탈 패턴(M1a)이 배치되고, 제2 액티브 영역(AR2) 상부에도 오직 하나의 수평 메탈 트랙, 즉, 제2 메탈 패턴(M1b)이 배치될 수 있다. 이에 따라, 제1 액티브 영역(AR1) 밖으로 나가는 수평 메탈 트랙이 존재하지 않으므로, 중간 영역(MR)에 배치되는 제2 컨택들(CB) 및 제1 비아들(V0)은 얼라인된 위치에 놓일 수 있다. 또한, 제2 컨택들(CB)은 서로 동일한 패턴으로 구현될 수 있고, 제1 비아들(V0)도 서로 동일한 패턴으로 구현될 수 있다. 이와 같이, 집적 회로(100') 내의 패턴들이 단순화됨에 따라, 프로세스 리스크(process risk)를 줄일 수 있고, 디자인 룰 체크(Design Rule Check) 단계에서 디자인 룰 위반 횟수를 감소시킬 수 있다.
도 21c는 본 개시의 일 실시예에 따라, 도 21b에 비해 제2 메탈 레이어를 더 포함하는 집적 회로(100")의 레이아웃을 나타낸다. 도 22는 도 21c의 X6a-X6a' 선 및 X6b-X6b' 선에 따른 단면도이다.
도 21c 및 도 22를 참조하면, 집적 회로(100")는 제2 비아들(V1) 및 제2 비아들(V1) 상의 제2 메탈 레이어(M2)를 더 포함할 수 있다. 제2 비아들(V1)은 중간 영역(MR)에서 제1 메탈 레이어(M1)에 포함된 제3 메탈 패턴들(M1c) 상에 배치될 수 있다. 제2 비아들(V1)은 중간 영역(MR)에서 서로 얼라인될 수 있다. 예를 들어, 제2 비아들(V1)은 중간 영역(MR)에서 제1 방향을 따라 일직선 상에 배치될 수 있다.
제2 메탈 레이어(M2)는 복수의 메탈 패턴들(M2a 내지 M2e)을 포함할 수 있다. 일 실시예에서, 복수의 메탈 패턴들(M2a 내지 M2e)은 서로 동일한 패턴으로 형성될 수 있다. 예를 들어, 복수의 메탈 패턴들(M2a 내지 M2e)의 제1 방향에 따른 너비들은 서로 동일할 수 있다. 또한, 예를 들어, 복수의 메탈 패턴들(M2a 내지 M2e)의 제2 방향에 따른 길이들은 서로 동일할 수 있다. 예를 들어, 메탈 패턴들(M2a, M2b, M2c, M2e)은 제1 내지 제4 입력 신호들(A0, A1, B0, B1)이 각각 인가되는 입력 라우팅 패턴, 즉, 입력 메탈에 대응할 수 있고, 메탈 패턴(M2d)은 출력 신호(Y)가 출력되는 출력 라우팅 패턴(도 20b의 ORT), 즉, 출력 메탈에 대응할 수 있다.
도 23a 및 도 23b는 도 21a의 집적 회로(100)에 대한 변형 실시예들(100a, 100b)을 각각 나타낸다.
도 23a를 참조하면, 집적 회로(100a)는 도 21a의 집적 회로(100)의 변형 실시예에 대응한다. 집적 회로(100a)는 표준 셀(SCa_1a)을 포함할 수 있고, 표준 셀(SCa_1a)에 포함된 제1 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 제1 컨택들(CA) 중 일부의 제2 방향에 따른 길이는 도 21a의 제1 컨택들(CA)보다 짧을 수 있다. 일 실시예에서, 절단 영역(CT)은 중간 영역(MR)에서 제1 게이트 라인(130)의 상부에 배치될 수 있다. 도 23b를 참조하면, 집적 회로(100b)는 도 23a의 집적 회로(100a)의 변형 실시예에 대응한다. 집적 회로(100b)는 표준 셀(SCa_1b)을 포함할 수 있고, 표준 셀(SCa_1b)에 포함된 절단 영역(CT')은 제2 액티브 영역(AR2)에서 제1 게이트 라인(130)의 상부에 배치될 수 있다.
도 24a는 본 개시의 일 실시예에 따른 집적 회로(200)의 레이아웃을 나타낸다.
도 24a를 참조하면, 집적 회로(200)는 도 20a 및 도 20b의 표준 셀(SCa)의 레이아웃의 일 예에 대응하는 표준 셀(SCa_2)을 포함할 수 있고, 표준 셀(SCa_2)은 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 트렌치 실리사이드들(TS), 제1 컨택들(CA), 및 제2 컨택들(CB)을 포함할 수 있다. 트렌치 실리사이드들(TS)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 트렌치 실리사이드들(TS)의 제2 방향에 따른 길이는 제1 및 제2 액티브 영역들(AR1, AR2)의 제2 방향에 따른 길이와 실질적으로 동일할 수 있다. 제1 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 트렌치 실리사이드들(TS) 상에 각각 배치될 수 있다. 제2 컨택들(CB)은 중간 영역(MR)에서 게이트 라인들(GL) 상에 각각 배치될 수 있다.
표준 셀(SCa_2)은 제1 및 제2 컨택 점퍼들(210, 220)을 포함할 수 있고, 예를 들어, 제1 및 제2 컨택 점퍼들(210, 220)은 제1 컨택들(CA)로 구현될 수 있다. 제1 컨택 점퍼(210)는 제1 액티브 영역(AR1)에서 제1 게이트 라인(230)을 가로지르는 제1 부분 및 중간 영역(MR)에서 제1 게이트 라인(230)의 상부에서 제2 방향으로 연장된 제2 부분을 포함할 수 있다. 제2 컨택 점퍼(220)는 제2 액티브 영역(AR2)에서 제2 게이트 라인(230)을 가로지를 수 있다. 예를 들어, 제1 컨택 점퍼(210)는 도 6 또는 도 13의 제1 컨택 점퍼(CJ1)에 대응할 수 있고, 제2 컨택 점퍼(220)는 도 13의 제2 컨택 점퍼(CJ2)에 대응할 수 있다. 도 6, 도 7 및 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 24b는 본 개시의 일 실시예에 따라, 도 24a에 비해 제1 메탈 레이어(M1)를 더 포함하는 집적 회로(200')의 레이아웃을 나타낸다. 도 24b를 참조하면, 집적 회로(200')는 제1 비아들(V0) 및 제1 비아들(V0) 상의 제1 메탈 레이어(M1)를 더 포함할 수 있다. 제1 비아들(V0) 및 제1 메탈 레이어(M1)는 도 21b에 예시된 실시예와 실질적으로 동일하게 구현될 수 있는바, 중복된 설명은 생략하기로 한다.
도 24c는 본 개시의 일 실시예에 따라, 도 24b에 비해 제2 메탈 레이어(M2)를 더 포함하는 집적 회로(200")의 레이아웃을 나타낸다. 도 25는 도 24c의 X7a-X7a' 선 및 X7b-X7b' 선에 따른 단면도이다. 도 24c 및 도 25를 참조하면, 집적 회로(200")는 제2 비아들(V1) 및 제2 비아들(V1) 상의 제2 메탈 레이어(M2)를 더 포함할 수 있다. 제2 비아들(V1) 및 제2 메탈 레이어(M2)는 도 21c에 예시된 실시예와 실질적으로 동일하게 구현될 수 있는바, 중복된 설명은 생략하기로 한다.
도 26a는 본 개시의 일 실시예에 따른 집적 회로(300)의 레이아웃을 나타낸다.
도 26a를 참조하면, 집적 회로(300)는 도 20a 및 도 20b의 표준 셀(SCa)의 레이아웃의 일 예에 대응하는 표준 셀(SCa_3)을 포함할 수 있고, 표준 셀(SCa_3)은 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 제1 컨택들(CA), 제2 컨택들(CB), 및 제3 컨택들(CM)을 포함할 수 있다. 제1 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 제2 컨택들(CB)은 중간 영역(MR)에서 게이트 라인들(GL) 상에 각각 배치될 수 있다. 제3 컨택들(CM)은 제1 컨택들(CA)의 일부 및 제2 컨택들(CB)의 일부 상에 배치될 수 있다.
표준 셀(SCa_3)은 제1 및 제2 컨택 점퍼들(310, 320)을 포함할 수 있고, 예를 들어, 제1 및 제2 컨택 점퍼들(310, 320)은 제3 컨택들(CM)로 구현될 수 있다. 제1 컨택 점퍼(310)는 제1 액티브 영역(AR1)에서 제1 게이트 라인(330)을 가로지르는 제1 부분 및 중간 영역(MR)에서 제1 게이트 라인(330)의 상부에서 제2 방향으로 연장된 제2 부분을 포함할 수 있다. 제2 컨택 점퍼(320)는 제2 액티브 영역(AR2)에서 제2 게이트 라인(330)을 가로지를 수 있다. 예를 들어, 제1 컨택 점퍼(310)는 도 8, 도 11 또는 도 13의 제1 컨택 점퍼(CJ1)에 대응할 수 있고, 제2 컨택 점퍼(220)는 도 13의 제2 컨택 점퍼(CJ2)에 대응할 수 있다. 도 8 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 26b는 본 개시의 일 실시예에 따라, 도 26a에 비해 제1 메탈 레이어(M1)를 더 포함하는 집적 회로(300')의 레이아웃을 나타낸다. 도 26b를 참조하면, 집적 회로(300')는 제1 비아들(V0) 및 제1 비아들(V0) 상의 제1 메탈 레이어(M1)를 더 포함할 수 있다. 제1 비아들(V0)은 제3 컨택들(CM) 상에 배치될 수 있다. 제1 메탈 레이어(M1)는 도 21b에 예시된 실시예와 실질적으로 동일하게 구현될 수 있는바, 중복된 설명은 생략하기로 한다.
도 26c는 본 개시의 일 실시예에 따라, 도 26b에 비해 제2 메탈 레이어(M2)를 더 포함하는 집적 회로(300")의 레이아웃을 나타낸다. 도 27은 도 26c의 X8a-X8a' 선 및 X8b-X8b' 선에 따른 단면도이다. 도 26c 및 도 27을 참조하면, 집적 회로(300")는 제2 비아들(V1) 및 제2 비아들(V1) 상의 제2 메탈 레이어(M2)를 더 포함할 수 있다. 제2 비아들(V1) 및 제2 메탈 레이어(M2)는 도 21c에 예시된 실시예와 실질적으로 동일하게 구현될 수 있는바, 중복된 설명은 생략하기로 한다.
도 28a는 가산기(ADD)의 심볼을 나타내고, 도 28b는 본 개시의 일 실시예에 따른 표준 셀(SCb)을 포함하는 가산기(ADD)의 논리 회로도이다.
도 28a 및 도 29b를 참조하면, 가산기(ADD)는 캐리 아웃 셀(carry out cell)을 포함할 수 있고, 캐리 아웃 셀은 표준 셀(SCb)로 구현될 수 있다. 표준 셀(SCb)은 제1 내지 제3 입력 신호들(A, B, Cin)을 수신하고, 출력 신호(Cout)을 출력할 수 있다. 이하에서는 도 29a 내지 도 29c를 참조하여, 표준 셀(SCb)을 포함하는 집적 회로의 레이아웃들을 설명하기로 한다. 구체적으로, 표준 셀(SCb)의 출력 라우팅을 구현하기 위한 컨택 점퍼의 다양한 실시예들을 설명하기로 한다.
도 29a는 본 개시의 일 실시예에 따른 집적 회로(400)의 레이아웃을 나타낸다.
도 29a를 참조하면, 집적 회로(400)는 도 28b의 표준 셀(SCb)의 레이아웃의 일 예에 대응하는 표준 셀(SCb_1)을 포함할 수 있고, 표준 셀(SCb_1)은 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 제1 컨택들(CA), 제2 컨택들(CB) 및 제3 컨택들(CM)을 포함할 수 있다. 제1 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2)에서 게이트 라인들(GL) 사이에 각각 배치될 수 있다. 제2 컨택들(CB)은 중간 영역(MR)에서 게이트 라인들(GL) 상에 각각 배치될 수 있다. 제3 컨택들(CM)은 제1 컨택들(CA)의 일부 및 제2 컨택들(CB)의 일부 상에 배치될 수 있다.
표준 셀(SCb_1)은 컨택 점퍼(410)를 포함할 수 있고, 예를 들어, 컨택 점퍼(410)는 제3 컨택(CM)으로 구현될 수 있다. 컨택 점퍼(410)는 제1 액티브 영역(AR1)에서 제1 게이트 라인(420)을 가로지르는 제1 부분, 중간 영역(MR)에서 제1 게이트 라인(230)의 상부에서 제2 방향(예를 들어, Y 방향)으로 연장되고 제1 부분에 연결된 제2 부분, 및 제2 액티브 영역(AR2)에서 제1 게이트 라인(420)을 가로지르고 제2 부분에 연결된 제3 부분을 포함할 수 있다. 예를 들어, 컨택 점퍼(410)는 도 16의 제3 컨택 점퍼(CJ3)에 대응할 수 있고, 도 16을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 29b는 본 개시의 일 실시예에 따라 도 29a에 비해 제1 메탈 레이어(M1)를 더 포함하는 집적 회로(400')의 레이아웃을 나타낸다.
도 29b를 참조하면, 집적 회로(400')는 제1 비아들(V0) 및 제1 비아들(V0) 상의 제1 메탈 레이어(M1)를 더 포함할 수 있다. 제1 비아들(V0)는 제3 컨택들(CM) 상에 배치될 수 있다. 제1 비아들(V0)은 중간 영역(MR)에서 서로 얼라인될 수 있다. 예를 들어, 제1 비아들(V0)은 중간 영역(MR)에서 제1 방향을 따라 일직선 상에 배치될 수 있다.
제1 메탈 레이어(M1)는 제1 액티브 영역(AR1)에 배치된 제1 비아들(V0)을 서로 연결하는 제1 메탈 패턴(M1a'), 제2 액티브 영역(AR2)에 배치된 제1 비아들(V0)을 서로 연결하는 제2 메탈 패턴(M1b'), 및 중간 영역(ML)에 배치된 제1 비아들(V0)에 각각 연결된 제3 메탈 패턴들(M1c')을 포함할 수 있다. 또한, 제1 메탈 레이어(M1)는 전원 전압 패턴(VDD) 및 접지 전압 패턴(VSS)을 더 포함할 수 있다.
본 실시예에 따르면, 제1 액티브 영역(AR1) 상부에는 오직 하나의 수평 메탈 트랙, 즉, 제1 메탈 패턴(M1a')이 배치되고, 제2 액티브 영역(AR2) 상부에도 오직 하나의 수평 메탈 트랙, 즉, 제2 메탈 패턴(M1b')이 배치될 수 있다. 이에 따라, 표준 셀 내에서 수평 메탈 패턴들의 개수는 2개로 고정될 수 있다. 만약 집적 회로(400')가 컨택 점퍼(410)를 포함하지 않을 경우, 표준 셀 내에서 수평 메탈 패턴들의 개수는 4개가 필요할 수 있다. 또한, 본 실시예에 따르면, 제1 액티브 영역(AR1) 밖으로 나가는 수평 메탈 트랙이 존재하지 않으므로, 중간 영역(MR)에 배치되는 제2 컨택들(CB), 제3 컨택들(CM) 및 제1 비아들(V0)은 얼라인된 위치에 놓일 수 있다. 그리고, 제2 컨택들(CB)은 서로 동일한 패턴으로 구현될 수 있고, 제1 비아들(V0)도 서로 동일한 패턴으로 구현될 수 있다.
또한, 본 실시예에 따르면, 제3 메탈 패턴들(M1c')의 제1 방향에 따른 너비들은 서로 동일할 수 있다. 또한, 제3 메탈 패턴들(M1c')의 제2 방향에 따른 길이들은 서로 동일할 수 있다. 이와 같이, 제3 메탈 패턴들(M1c')은 서로 동일한 패턴으로 구현될 수 있고, 서로 얼라인될 수 있다. 예를 들어, 제3 메탈 패턴들(M1c')은 제1 방향을 따라 일직선 상에 배치될 수 있다.
도 29c는 본 개시의 일 실시예에 따라 도 29b에 비해 제2 메탈 레이어(M2)를 더 포함하는 집적 회로(400")의 레이아웃을 나타낸다.
도 29c를 참조하면, 집적 회로(400")는 제2 비아들(V1) 및 제2 비아들(V1) 상의 제2 메탈 레이어(M2)를 더 포함할 수 있다. 제2 비아들(V1)은 중간 영역(MR)에서 제1 메탈 레이어(M1) 상에 배치될 수 있다. 제2 비아들(V1)은 중간 영역(MR)에서 서로 얼라인될 수 있다. 예를 들어, 제2 비아들(V1)은 중간 영역(MR)에서 제1 방향을 따라 일직선 상에 배치될 수 있다. 또한, 제2 비아들(V1)은 서로 동일한 패턴으로 구현될 수 있다.
제2 메탈 레이어(M2)는 복수의 메탈 패턴들(M2a' 내지 M2e')을 포함할 수 있다. 일 실시예에서, 복수의 메탈 패턴들(M2a' 내지 M2e')은 서로 동일한 패턴으로 형성될 수 있다. 예를 들어, 복수의 메탈 패턴들(M2a' 내지 M2e')의 제1 방향에 따른 너비들은 서로 동일할 수 있다. 또한, 복수의 메탈 패턴들(M2a' 내지 M2e')의 제2 방향에 따른 길이들은 서로 동일할 수 있다. 일 실시예에서, 메탈 패턴들(M2a', M2b', M2c', M2e')은 입력 라우팅 패턴에 대응할 수 있다. 예를 들어, 메탈 패턴들(M2a', M2c')에는 제1 입력 신호(A)가 인가되고, 메탈 패턴(M2b')에는 제2 입력 신호(B)가 인가되고, 메탈 패턴(M2e')는 제3 입력 신호(Cin)이 인가될 수 있다. 일 실시예에서, 메탈 패턴(M2d')는 출력 라우팅 패턴에 대응할 수 있다. 예를 들어, 메탈 패턴(M2d')에서는 출력 신호(Cout)가 출력될 수 있다.
또한, 집적 회로(400")는 제3 비아들(V2) 및 제3 비아들(V2) 상의 제3 메탈 레이어(M3)를 더 포함할 수 있다. 제3 비아들(V2)은 제2 메탈 레이어(M2)에 포함된 메탈 패턴들(M2a', M2c') 상에 각각 배치될 수 있다. 제3 메탈 레이어(M3)는 제1 방향으로 연장될 수 있고, 제3 비아들(V2) 상에 배치됨으로써 메탈 패턴들(M2a', M2c')을 전기적으로 연결시킬 수 있다.
도 30은 본 개시의 일 실시예에 따른 집적 회로(500)의 레이아웃을 나타낸다.
도 30을 참조하면, 집적 회로(500)는 제1 및 제2 액티브 영역들(AR1, AR2), 복수의 게이트 라인들(GL), 제1 내지 제3 컨택 점퍼들(510 내지 530), 제1 비아들(V0), 및 제1 메탈 레이어(M1)를 포함할 수 있다. 일 실시예에서, 제1 내지 제3 컨택 점퍼들(510 내지 530)은 예를 들어, 도 2a 및 도 3에 예시된 바와 같이, 제1 컨택들(CA)을 이용하여 구현될 수 있다. 일 실시예에서, 제1 내지 제3 컨택 점퍼들(510 내지 530)은 예를 들어, 도 4 및 도 5에 예시된 바와 같이, 제1 컨택(CA) 및 제2 컨택(CB)를 이용하여 구현될 수도 있다. 일 실시예에서, 제1 내지 제3 컨택 점퍼들(510 내지 530)은 예를 들어, 도 6 및 도 7에 예시된 바와 같이, 트렌치 실리사이드들, 제1 컨택(CA) 및/또는 제2 컨택(CB)을 이용하여 구현될 수도 있다. 일 실시예에서, 제1 내지 제3 컨택 점퍼들(510 내지 530)은 도 8 내지 도 10에 예시된 바와 같이, 제1 컨택들(CA) 및 제3 컨택(CM)을 이용하여 구현될 수도 있다.
제1 컨택 점퍼(510)는 제1 액티브 영역(AR1)의 상부에서 제1 게이트 라인(540)을 가로지르는 제1 부분, 및 제1 게이트 라인(540)의 상부에서 제2 방향(예를 들어, Y 방향)으로 연장되고 제1 부분과 연결되는 제2 부분을 포함하는 T-형상으로 구현될 수 있다. 제2 컨택 점퍼(520)는 제2 액티브 영역(AR2)의 상부에서 제1 게이트 라인(540)을 가로지를 수 있다. 이에 따라, 제1 게이트 라인(540)은 더미 게이트 라인이 될 수 있다.
제3 컨택 점퍼(530)는 제1 액티브 영역(AR1)의 상부에서 제2 게이트 라인(550)을 가로지르는 제1 부분, 제2 액티브 영역(AR2)의 상부에서 제2 게이트 라인(550)을 가로지르는 제2 부분, 및 제2 게이트 라인(550)의 상부에서 제2 방향으로 연장되고 제1 및 제2 부분들과 연결되는 제3 부분을 포함하는 I-형상으로 구현될 수 있다. 이에 따라, 제2 게이트 라인(550)은 더미 게이트 라인이 될 수 있다.
일 실시예에서, 제1 액티브 영역(AR1)의 상부에 배치된 제1 컨택들(CA)은 서로 얼라인될 수 있고, 예를 들어, 제1 라인(L1)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 중간 영역(MR)의 상부에 배치된 제2 컨택들(CB)은 서로 얼라인될 수 있고, 예를 들어, 제2 라인(L2)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 제2 액티브 영역(AR2)의 상부에 배치된 제1 컨택들(CA)은 서로 얼라인될 수 있고, 예를 들어, 제3 라인(L3)을 따라 일렬로 배치될 수 있다.
제1 비아들(V0)은 제1 컨택들(CA)의 일부 및 제2 컨택들(CB)의 일부 상에 배치될 수 있다. 일 실시예에서, 제1 비아들(V0)은 동일한 형상의 패턴으로 형성될 수 있다. 일 실시예에서, 제1 액티브 영역(AR1)의 상부에 배치된 제1 비아들(V0)은 서로 얼라인될 수 있고, 예를 들어, 제1 라인(L1)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 중간 영역(MR)의 상부에 배치된 제1 비아들(V0)은 서로 얼라인될 수 있고, 예를 들어, 제2 라인(L2)을 따라 일렬로 배치될 수 있다. 일 실시예에서, 제2 액티브 영역(AR2)의 상부에 배치된 제1 비아들(V0)은 서로 얼라인될 수 있고, 예를 들어, 제3 라인(L3)을 따라 일렬로 배치될 수 있다.
제1 메탈 레이어(M1)는 제1 액티브 영역(AR1)의 상부에서 제1 방향으로 연장된 제1 메탈 패턴(M1a"), 제2 액티브 영역(AR2)의 상부에서 제1 방향으로 연장된 제2 메탈 패턴(M1b"), 중간 영역(MR)의 상부에서 제2 방향으로 연장된 제3 메탈 패턴들(M1c")을 포함할 수 있다. 이에 따라, 표준 셀 내에서 수평 메탈 패턴들의 개수는 2개로 고정될 수 있다. 제1 메탈 패턴(M1a")은 제1 액티브 영역(AR1) 상의 제1 컨택들(CA)을 서로 연결시키고, 제2 메탈 패턴(M1b")은 제2 액티브 영역(AR2) 상의 제1 컨택들(CA)을 서로 연결시키고, 제3 메탈 패턴들(M1c")은 중간 영역(MR) 상의 제2 컨택들(CB)에 각각 연결될 수 있다. 일 실시예에서, 제3 메탈 패턴들(M1c") 중 제2 컨택들(CB)의 상부에 배치된 제3 메탈 패턴들(M1c")은 제2 방향을 따라 서로 동일한 높이를 가질 수 있다.
도 31은 본 개시의 일 실시예에 따른 저장 매체(1000)를 나타낸다.
도 31을 참조하면, 저장 매체(1000)는 셀 라이브러리(110), P&R(Placement and Routing) 프로그램(1200), STA(Static Timing Analysis) 프로그램(1300), 및 레이아웃 데이터(1400)를 저장할 수 있다. 저장 매체(1000)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 저장 매체(1000)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
셀 라이브러리(1100)는 표준 셀 라이브러리일 수 있고, 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다. 일 실시예에서, 표준 셀에 대한 정보는 레이아웃 생성에 필요한 레이아웃 정보를 포함할 수 있다. 일 실시예에서, 표준 셀에 대한 정보는 레이아웃의 검증 또는 시뮬레이션에 필요한 타이밍 정보를 포함할 수 있다. 구체적으로, 셀 라이브러리(1100)는 도 1 내지 도 30을 참조하여 상술된 표준 셀들에 대한 레이아웃 정보를 포함할 수 있다.
P&R 프로그램(1200)은 셀 라이브러리(110)를 사용하여 표준 셀들의 배치 및 라우팅 동작을 수행하기 위한 복수의 명령어들을 포함할 수 있다. STA 프로그램(1300)은 STA를 수행하기 위한 복수의 명령어들을 포함할 수 있고, STA는 디지털 회로의 예상되는(expected) 타이밍을 계산하는 시뮬레이션 방법이며, 배치된 표준 셀들의 모든 타이밍 경로들에 대해 타이밍 분석을 수행하고, 타이밍 분석 결과를 출력할 수 있다. 레이아웃 데이터(1400)는 배치 및 라우팅 동작을 통해 생성된 레이아웃에 대한 물리적 정보를 포함할 수 있다.
도 32는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 32를 참조하면, 반도체 장치의 제조 방법은 집적 회로의 설계 및 집적 회로의 제조 공정으로 구분될 수 있다. 집적 회로의 설계는 단계 S110 및 S130을 포함하고, 집적 회로의 제조 공정은 단계 S150 및 S170을 포함하고, 레이아웃 데이터를 기초로 집적 회로에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
단계 S110에서, 합성 동작을 수행한다. 예를 들어, 단계 S110은 합성 툴을 이용하여 프로세서에 의해 수행될 수 있다. 구체적으로, 표준 셀 라이브러리(예를 들어, 도 31의 1100)를 이용하여, 집적 회로에 대해 RTL(Register Transfer Level)에서 정의된 입력 데이터를 합성함으로써, 게이트 레벨의 넷리스트(netlist)를 생성할 수 있다.
단계 S130에서, 넷리스트에 따라 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써, 집적 회로에 대한 레이아웃 데이터를 생성한다. 예를 들어, 단계 S130은 P&R 툴을 이용하여 프로세서에 의해 수행될 수 있다. 예를 들어, 레이아웃 데이터는 GDS(Graphic Design System)II 형식의 데이터일 수 있다. 구체적으로, 도 1 내지 도 30에 예시된 바와 같이, 감소된 높이를 갖고 컨택 점퍼를 포함하는 표준 셀들을 배치함으로써 레이아웃 데이터를 생성할 수 있고, 이에 따라, 집적 회로의 전체적인 사이즈를 줄일 수 있다. 단계 S130 이후에, 기생 성분 추출 단계, STA 단계 등을 더 포함할 수 있다.
단계 S150에서, 레이아웃 데이터를 기초로 마스크를 생성한다. 구체적으로, 먼저 레이아웃 데이터를 기초로 OPC(Optical Proximity Correction)를 수행할 수 있는데, OPC는 광 근접 효과에 따른 오차를 반영하여 레이아웃을 변경하는 공정을 지칭한다. 이어서, OPC 수행 결과에 따라 변경된 레이아웃에 따라 마스크를 제조할 수 있다. 이때, OPC를 반영한 레이아웃, 예컨대, OPC가 반영된 GDS(Graphic Data System)II를 이용하여 마스크를 제조할 수 있다.
단계 S170에서, 마스크를 이용하여 집적 회로가 구현된 반도체 장치를 제조한다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다. 한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 33은 본 개시의 일 실시예에 따른 집적 회로의 설계 시스템(2000)을 나타내는 블록도이다.
도 33을 참조하면, 집적 회로의 설계 시스템(2000)은 프로세서(2100), 메모리(2300), 입출력 장치(2500), 저장 장치(2700) 및 버스(2900)를 포함할 수 있다. 집적 회로 설계 시스템(2000)는 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다.
프로세서(2100)는 집적 회로를 설계하기 위한 다양한 동작 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 프로세서(2100)는 버스(2900)를 통해 메모리(2300), 입출력 장치(2500) 및 저장 장치(2700)와 통신을 수행할 수 있다. 프로세서(2100)는 메모리(2300)에 로딩된 P&R 모듈(2310)을 구동함으로써, 집적 회로의 레이아웃 데이터의 생성 동작을 실행할 수 있다. 메모리(2300)는 P&R 모듈(2310)을 저장할 수 있다. 또한, 메모리(2300)는 합성 모듈, 기생 성분 추출 모듈 및/또는 타이밍 분석 모듈을 더 저장할 수 있다. P&R 모듈(2310)은 저장 장치(2700)로부터 메모리(2300)로 로딩될 수 있다. 메모리(2300)는 SRAM이나 DRAM과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(2500)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(2500)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로를 정의하는 입력 데이터를 입력 받을 수 있다. 저장 장치(2700)는 P&R 모듈(2310)과 관련된 각종 데이터를 저장할 수 있다. 저장 장치(2700)는 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(solid state drive), HDD(hard disk drive) 등을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 방향으로 연장된 제1 및 제2 액티브 영역들;
    상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 게이트 라인; 및
    상기 제1 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르는 제1 도전 패턴, 및 상기 제1 게이트 라인의 상부에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 제1 컨택 점퍼(contact jumper)를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 액티브 영역들 사이의 중간 영역에서 상기 제2 도전 패턴 상에 배치된 비아를 포함하는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 컨택 점퍼는, 상기 제2 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르고, 상기 제2 도전 패턴과 연결된 제3 도전 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 제1 게이트 라인에 평행한 적어도 하나의 제2 게이트 라인을 더 포함하고,
    상기 제3 도전 패턴은 상기 제1 게이트 라인 및 상기 적어도 하나의 제2 게이트 라인을 가로지르는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 제2 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르고 상기 제1 컨택 점퍼와 이격된 제2 컨택 점퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서,
    상기 제1 게이트 라인에 평행한 적어도 하나의 제2 게이트 라인; 및
    상기 제2 액티브 영역의 상부에서 상기 제1 게이트 라인 및 상기 적어도 하나의 제2 게이트 라인을 가로지르고 상기 제1 컨택 점퍼와 이격된 제2 컨택 점퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서,
    상기 제1 게이트 라인에 평행한 적어도 하나의 제2 게이트 라인; 및
    상기 제2 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르고 상기 제1 컨택 점퍼와 이격된 제2 컨택 점퍼를 더 포함하고,
    상기 제1 도전 패턴은 상기 제1 게이트 라인 및 상기 적어도 하나의 제2 게이트 라인을 가로지르는 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서,
    상기 제1 액티브 영역 상의 제1 컨택들; 및
    상기 제1 액티브 영역의 상부에서 상기 제1 방향으로 연장되고, 상기 제1 컨택들의 상부에 배치되어 상기 제1 컨택들을 연결하는 제1 메탈 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    상기 제2 액티브 영역 상의 제2 컨택들; 및
    상기 제2 액티브 영역의 상부에서 상기 제1 방향으로 연장되고, 상기 제2 컨택들의 상부에 배치되어 상기 제2 컨택들을 연결하며, 상기 제1 메탈 패턴과 동일 레벨로 구현되는 제2 메탈 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서,
    상기 제1 게이트 라인에 평행한 복수의 제2 게이트 라인들;
    상기 제1 및 제2 액티브 영역들 사이의 중간 영역에서 상기 제2 도전 패턴 상에 배치된 제1 비아, 및 상기 중간 영역에서 상기 복수의 제2 게이트 라인 상에 배치된 제2 비아들; 및
    상기 제1 비아 및 상기 제2 비아들 상에 각각 배치되고, 상기 제2 방향으로 연장된 메탈 패턴들을 더 포함하는 것을 특징으로 하는 집적 회로.
  11. 제10항에 있어서,
    상기 제1 도전 패턴은 상기 복수의 제2 게이트 라인들 중 적어도 하나 및 상기 제1 게이트 라인을 가로지르고,
    상기 제2 도전 패턴은 상기 복수의 제2 게이트 라인들 및 상기 제1 게이트 라인 중 적어도 하나의 상부에 배치되는 것을 특징으로 하는 집적 회로.
  12. 제1항에 있어서,
    상기 제1 도전 패턴은 상기 제1 액티브 영역 상의 제1 컨택을 포함하고,
    상기 제2 도전 패턴은 상기 제1 게이트 라인 상의 제2 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  13. 제1항에 있어서,
    상기 제1 액티브 영역에서 상기 제1 게이트 라인의 양 옆에 각각 배치되고, 상기 제2 방향으로 연장된 제1 및 제2 트렌치 실리사이드들을 더 포함하고,
    상기 제1 도전 패턴은 상기 제1 및 제2 트렌치 실리사이드들 상에 배치된 제1 컨택을 포함하고,
    상기 제2 도전 패턴은 상기 제1 게이트 라인 상의 제2 컨택을 포함하는 것을 특징으로 하는 집적 회로.
  14. 제1항에 있어서,
    상기 제1 액티브 영역에서 상기 게이트 라인의 양 옆에 각각 배치된 제1 및 제2 컨택들을 더 포함하고,
    상기 제1 도전 패턴은 상기 제1 및 제2 컨택들 상에 배치되어 상기 제1 및 제2 컨택들을 전기적으로 연결시키고,
    상기 제2 도전 패턴은 상기 제1 게이트 라인과 전기적으로 절연되는 것을 특징으로 하는 집적 회로.
  15. 제1 방향으로 연장된 제1 및 제2 액티브 영역들;
    상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 및 제2 게이트 라인들; 및
    상기 제1 액티브 영역의 상부에서 상기 제1 및 제2 게이트 라인들을 가로지르는 제1 도전 패턴, 및 상기 제1 및 제2 게이트 라인들의 사이에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 제1 컨택 점퍼를 포함하는 집적 회로.
  16. 제15항에 있어서,
    상기 제1 및 제2 액티브 영역들 사이의 중간 영역에서 상기 제2 도전 패턴 상에 배치된 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  17. 제1 방향으로 연장된 제1 및 제2 액티브 영역들;
    상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장되고 상기 제1 및 제2 액티브 영역들을 가로지르는 제1 및 제2 게이트 라인들;
    상기 제1 액티브 영역의 상부에서 상기 제1 게이트 라인을 가로지르는 제1 도전 패턴, 및 상기 제1 게이트 라인의 상부에서 상기 제2 방향으로 연장되고 상기 제1 도전 패턴과 연결된 제2 도전 패턴을 포함하는 컨택 점퍼;
    상기 제1 및 제2 액티브 영역들 사이의 중간 영역에서 서로 정렬되도록 배치된 제1 및 제2 비아들로서, 상기 제1 비아는 상기 제2 도전 패턴 상에 배치되고, 상기 제2 비아는 상기 제2 게이트 라인의 상부에 배치되는 상기 제1 및 제2 비아들; 및
    상기 제1 액티브 영역의 상부에서 상기 제1 방향으로 연장된 제1 메탈 패턴, 상기 제2 액티브 영역의 상부에서 상기 제1 방향으로 연장된 제2 메탈 패턴, 및 상기 중간 영역에서 상기 제2 방향으로 연장되고, 상기 제1 및 제2 비아들 상에 각각 배치된 복수의 제3 메탈 패턴들을 포함하는 제1 메탈 레이어를 포함하는 집적 회로.
  18. 제17항에 있어서,
    상기 컨택 점퍼는, 상기 제2 액티브 영역의 상부에서 상기 제1 및 제2 게이트 라인들을 가로지르고, 상기 제2 도전 패턴과 연결된 제3 도전 패턴을 더 포함하는 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서,
    상기 복수의 제3 메탈 패턴들의 상기 제1 방향에 따른 너비들 및 상기 제2 방향에 따른 높이들은 실질적으로 서로 동일한 것을 특징으로 하는 집적 회로.
  20. 제18항에 있어서,
    상기 복수의 제3 메탈 패턴들 상에 각각 배치된 제3 비아들; 및
    상기 제3 비아들 상에 각각 배치되고 상기 제2 방향으로 연장된 복수의 제4 메탈 패턴들을 포함하는 제2 메탈 레이어를 더 포함하고,
    상기 복수의 제4 메탈 패턴들의 상기 제1 방향에 따른 너비들 및 상기 제2 방향에 따른 높이들은 실질적으로 서로 동일한 것을 특징으로 하는 집적 회로.
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