CN115954341A - 具有接触跨接线的集成电路 - Google Patents

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Abstract

公开了一种集成电路。该集成电路包括沿第一方向延伸的第一有源区和第二有源区，沿基本上垂直于第一方向的第二方向延伸并且跨过第一有源区和第二有源区的第一栅极线以及包括在第一有源区上方与第一栅极线交叉的第一导电图案和在第一栅极线上方沿第二方向延伸并连接到第一导电图案的第二导电图案的第一接触跨接线。

Description

具有接触跨接线的集成电路
本申请是申请日为2018年2月8日的题为“具有接触跨接线的集成电路”的发明专利申请No.201810131037.6的分案申请。
优先权声明
本申请要求于2017年2月8日向韩国知识产权局提交的韩国专利申请号10—2017—0017676以及于2017年6月28日向韩国知识产权局提交的韩国专利申请号10-2017—0081831的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及集成电路，尤其涉及标准单元、包括标准单元的标准单元库、集成电路以及用于设计集成电路的计算机实现方法和计算系统。
背景技术
集成电路可以基于标准单元来设计。具体而言，可以通过布置定义集成电路的标准单元(标准单元“布置”)并布线标准单元来生成集成电路的布局。随着半导体工艺的设计规则变得更小，诸如图案大小之类的布局的方面可能变得更小，从而可以满足设计规则。具体地，在包括诸如finFET之类的鳍的集成电路的示例中，鳍的节距可能不得不减小，这又导致标准单元中的有源区具有更小的占用面积。因此，可以减小标准单元的“高度”(布局中的标准单元的尺寸)。
发明内容
根据本发明构思的一个方面，提供了一种集成电路，包括：第一有源区和第二有源区，均沿第一方向延伸；第一栅极线，沿与第一方向基本上垂直的第二方向跨过第一有源区和第二有源区纵向延伸；以及第一接触跨接线，包括在所述第一有源区上方跨过所述第一栅极线的第一导电图案和在所述第一栅极线上方沿所述第二方向纵向延伸并与所述第一导电图案连接的第二导电图案。
根据本发明构思的另一方面，提供了一种集成电路，包括：第一有源区和第二有源区，均沿第一方向延伸；沿第一方向彼此间隔开的第一栅极线和第二栅极线，第一栅极线和第二栅极线中的每一个沿基本上垂直于第一方向的第二方向跨过第一有源区和第二有源区纵向延伸；以及第一接触跨接线，包括在第一有源区上方跨过第一栅极线和第二栅极线的第一导电图案和在集成电路的俯视图中观看时在第一栅极线和第二栅极线之间沿第二方向纵向延伸并连接到第一导电图案的第二导电图案。
根据本发明构思的另一方面，提供了一种集成电路，包括：第一有源区和第二有源区，沿第一方向延伸并且沿基本上垂直于第一方向的第二方向间隔开，使得沿所述第二方向存在介于所述第一有源区与所述第二有源区之间的中间区，第一栅极线和第二栅极线，沿所述第一方向彼此间隔开，所述第一栅极线和所述第二栅极线中的每一个沿第二方向跨过所述第一有源区和所述第二有源区以及所述中间区纵向延伸，接触跨接线，包括在第一有源区上方跨过第一栅极线的第一导电图案和在第一栅极线上方沿第二方向纵向延伸并连接到第一导电图案的第二导电图案，第一通孔和第二通孔，在第一和第二有源区之间的中间区中沿第一方向彼此对准，所述第一通孔设置在所述第二导电图案上，所述第二通孔位于所述第二栅极线上方；以及第一金属层，包括在所述第一有源区上方沿所述第一方向延伸的第一金属图案、在第二有源区上方沿第一方向延伸的第二金属图案以及在中间区中沿第二方向延伸并分别设置在第一通孔和第二通孔上的多个第三金属图案。
根据本发明构思的另一方面，提供了一种集成电路，包括：衬底，具有第一有源区和第二有源区，均沿第一方向伸长并且沿基本上垂直于第一方向的第二方向间隔开；以及中间区，沿所述第二方向介于第一有源区和第二有源区之间，沿所述第一方向彼此间隔开的栅极线，所述栅极线中的每一个沿第二方向跨过所述第一有源区和第二有源区以及所述中间区纵向延伸；接触层，在所述衬底上并且具有在所述衬底上方的水平面处基本上共面的上表面，所述接触层包括接触跨接线，所述接触跨接线包括沿所述第一方向伸长并在所述衬底的所述第一有源区上方沿所述第一方向跨过所述栅极线中的至少一个的第一导电图案和在所述衬底的所述中间区的至少一部分上方沿所述第二方向从第一导电图案纵向延伸的第二导电图案，在所述接触层上的通孔层，通孔中的每一个在所述接触中的相应一个的上表面上延伸，并且所述通孔层包括设置在衬底的中间区上方并且沿第一方向彼此对准的多个通孔，以及在通孔层上的第一金属化层，并且其中第一金属化层中的仅一个金属迹线在第一有源区上方延伸，第一金属化层中的仅一个金属迹线在第二有源区上方延伸，并且每个金属迹线沿第一方向跨过栅极线延伸。
附图说明
根据以下结合附图进行的本发明构思的示例的详细描述，将更清楚地理解本发明构思，在附图中：
图1示出具有不同高度的第一标准单元和第二标准单元；
图2A是根据本发明构思的集成电路的示例的平面图；
图2B是根据本发明构思的集成电路的另一个示例的平面图；
图3是沿图2A中的线X1a-X1a′和X1b-X1b′截取的图2A的集成电路的各个部分的截面图；
图4是根据本发明构思的集成电路的示例的平面图；
图5是沿图4中的线X2a-X2a′和X2b-X2b′截取的截面图；
图6是根据本发明构思的集成电路的示例的平面图；
图7是沿图6中的线X3a-X3a′和X3b-X3b′截取的截面图；
图8是根据本发明构思的集成电路的示例的平面图；
图9是沿图8中的线X4a-X4a′和X4b-X4b′截取的截面图；
图10是图8的集成电路的透视图；
图11是根据本发明构思的集成电路的示例的平面图；
图12是沿图11中的线X5a-X5a′和X5b—X5b′截取的截面图。
图13、14、15、16、17、18和19是根据本发明构思的集成电路的示例的平面图；
图20A示出了标准单元的示例的符号；
图20B是图20A的标准单元的电路图；
图21A是根据本发明构思的集成电路的示例的平面图；
图21B是与图21A的示例相比还包括第一金属层的集成电路的示例的平面图；
图21C是与图21B的示例相比还包括第二金属层的集成电路的示例的平面图；
图22是沿图21C中的线X6a-X6a′和X6b-X6b′截取的截面图；
图23A是根据本发明构思的集成电路的示例的平面图；
图23B是根据本发明构思的集成电路的示例的平面图。
图24A是根据本发明构思的集成电路的示例的平面图；
图24B是根据本发明构思并与图24A的示例相比包括第一金属层的集成电路的示例的平面图。
图24C是根据本发明构思并与图24B的示例相比还包括第二金属层的集成电路的示例的平面图；
图25是沿图24C中的线X7a-X7a′和X7b-X7b′截取的截面图；
图26A是根据本发明构思的集成电路的示例的平面图；
图26B是根据本发明构思并与图26A的示例相比还包括第一金属层的集成电路的示例的平面图；
图26C是根据本发明构思并与图26B的示例相比还包括第二金属层的集成电路的示例的平面图；
图27是沿图26C中的线X8a-X8a′和X8b-X8b′截取的截面图；
图28A示出了加法器的符号；
图28B是包括标准单元的加法器的逻辑电路图；
图29A是根据本发明构思的集成电路的示例的平面图；
图29B是根据本发明构思并与图29A的示例相比还包括第一金属层的集成电路的示例的平面图；
图29C是根据本发明构思并与图29B的示例相比还包括第二金属层的集成电路的示例的平面图；
图30是根据本发明构思的集成电路的示例的平面图；
图31是根据本发明构思的可以包括集成电路的存储介质的框图；
图32是示出根据本发明构思的制造半导体器件的方法的示例的流程图；以及
图33是根据本发明构思的被配置为设计集成电路的集成电路设计系统的框图。
具体实施方式
图1示出了具有不同高度的第一标准单元和第二标准单元SC1和SC2。
参考图1，第一标准单元SC1具有第一高度H，并且第二标准单元SC2具有第二高度H′，第二高度H′小于第一高度H。因此，术语“高度”是指所布局的标准单元的尺寸，即，标准单元的布局中的尺寸或集成电路中单元的平面图中所见的尺寸。第一高度H和第二高度H′可以分别根据第一标准单元SC1和第二标准单元SC2上方的迹线数量(以下称为“迹线数”)来确定。这里，迹线是导电线，沿第一方向(例如X方向)延伸并且彼此平行地布置，并且迹线可以对应于例如半导体器件的金属层的分立金属线图案。金属层的金属图案可以构成所谓的金属化层。
第一标准单元和第二标准单元SC1和SC2中的每一个可以包括分别施加电源电压和接地电压的第一电力区和第二电力区PWR1和PWR2、第一有源区和第二有源区AR1和AR2以及中间区MR。第一标准单元SC1的第一高度H可以对应于单元SC1的上述区域的各个高度H1至H5的总和(即，H＝H1+H2+H3+H4+H5)(稍后更详细地描述)，第二标准单元SC2的第二高度H′可以对应于单元SC2的上述区域的各个高度H1′至H5′的总和(即，H′＝H1′+H2′+H3′+H4′+H5′)。
在第一有源区和第二有源区AR1和AR2中布置沿第一方向延伸并且彼此平行的有源鳍AF，并且在中间区MR中布置沿第一方向延伸且彼此平行的鳍DF。半导体工艺技术的最新发展已经允许鳍节距逐渐减小。因此，关于放置在集成电路的布局中的标准单元的尺寸，第一有源区AR1的高度例如从H2逐渐减小到H2′，并且第二有源区AR2的高度例如从H4逐渐地减小到H4′。也就是说，现在有可能在设计集成电路的布局方面像第二标准单元SC2那样实现具有相对小的高度的标准单元。
当从具有相对大的高度的标准单元向相对小的高度按比例缩小时，例如，当实现标准单元SC2来代替标准单元SC1时，与鳍的节距的减小相比，金属节距(金属迹线的节距)的减小相对小。例如，两个迹线MTa和MTb可以被布置在第一标准单元SC1的第一有源区AR1上方。另一方面，如果在第二标准单元SC2的第一有源区AR1上方布置相同的两个迹线MTa和MTb，则两个迹线MTa和MTb的下部迹线MTb可以在第一有源区AR1的外部。这里，术语“下部”可以指更接近XY坐标系原点的迹线，其中原点位于标准单元的“底部”，其中Y轴在单元的高度方向上行进。结果，下部迹线MTb可能影响布置在第二标准单元SC2的中间区MR中的接触或通孔的位置，即，由布线过程生成的金属图案的设计自由度较小。
图2A示出了根据本发明构思的集成电路10的示例的布局。
参考图2A，集成电路10可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL、第一接触跨接线CJ1和通孔V0。这里，“接触跨接线”是指将集成电路10中的任意两点或者两个端子连接的长度相对短的导体，也可以简称为“跨接线”。可以使用标准单元库来设计集成电路10，并且第一有源区和第二有源区AR1和AR2、多个栅极线GL以及第一接触跨接线CJ1可以是标准单元(例如，对应于图1中的第二标准单元SC2)的部分。
第一有源区AR1和第二有源区AR2可以沿第一方向延伸(例如，可以沿与图中的X方向相对应的第一方向伸长)并且可以彼此平行地布置。第一有源区AR1和第二有源区AR2可以沿基本上垂直于第一方向的第二方向(例如，Y方向)彼此间隔开，并且可以具有不同的导电类型。第一有源区AR1和第二有源区AR2可以被称为扩散区域。沿第二方向介于第一有源区AR1和第二有源区AR2之间的区域可以被定义为中间区MR。中间区MR可以被称为虚设区或线路中间(MOL)区。沿第一方向延伸的有源鳍(例如，图1中的标准单元SC2的有源鳍AF)可以布置在第一有源区AR1和第二有源区AR2中，并且沿第一方向延伸的虚设鳍(例如，标准单元SC2的图1中的虚设鳍DF)可以布置在中间区MR中。
多个栅极线GL可以包括第一栅极线GL1和第二栅极线GL2。每个栅极线GL可以沿第二方向延伸并且可以跨过第一有源区AR1和第二有源区AR2。另外，栅极线GL可以沿第一方向以规则的间隔彼此间隔开。在这种情况下，多个栅极线GL可以对应于半导体器件的栅极电极。在下文中，将详细描述第一栅极线GL1上方的第一接触跨接线CJ1。然而，本发明构思不限于此，并且第一接触跨接线CJ1可以布置在任何导电迹线上方，从而实现跳过器件(skip device)。而且，术语“在上方”是指当实现时在集成电路10中的垂直的，即沿与图中的X和Y方向垂直的Z方向相对应的方向。因此，当一个元件在另一个元件“上方”时，布局图将元件显示为叠加。
第一接触跨接线CJ1可以包括彼此连接的第一导电图案PT1和第二导电图案PT2。第一导电图案PT1可以沿第一方向延伸，并且第二导电图案PT2可以沿第二方向延伸。具体地，第一导电图案PT1可以在第一有源区AR1上方跨过第一栅极线GL1，并且第二导电图案PT2可以在第一栅极线GL1上方沿第二方向上并且与第一导电图案PT1连接。以这种方式，第一接触跨接线CJ1可以具有T形形状，并且相应地，第一接触跨接线CJ1可以被称为T形跨接线。注意，在前面和下面的描述中，并且如上下文将变得清楚的，术语“延伸”通常指的是元件或特征的纵向或纵长方向，特别是当元件或特征是线元件或特征时。
如果第二导电图案PT2被布置在第一栅极线GL1和第二栅极线GL2之间，使得第一接触跨接线CJ1具有L形状，则要布置在第二栅极线GL2上的栅极接触可以干扰第一接触跨接线CJ1。结果，这可能使将要布置在中间区MR中的栅极接触、通孔和金属图案的形状和位置复杂化，并且因此中间区MR沿第二方向的高度可能需要增加。因此，尽管减小了鳍节距，但是可能难以将标准单元的高度保持为最小。
然而，根据本示例，因为第二导电图案PT2被布置在第一栅极线GL1上方并且第一接触跨接线CJ1具有T形状，所以第一接触跨接线CJ1与要布置在第二栅极线CJ2上的栅极接触之间的干扰可以减小。因此，可以简单地形成(即易于布局)中间区MR中的栅极接触、通孔和金属图案并且使栅极接触、通孔和金属图案彼此对准的形状。结果，可以防止中间区MR沿第二方向的高度增加。因此，随着鳍节距减小，标准单元的高度可以减小，并且包括标准单元的集成电路10的总大小可以减小。
第一导电图案PT1可以电连接第一有源区AR1中的第一栅极线GL1的两侧上的区域。因此，第一栅极线GL1可以是虚设栅极线，即作为非实际栅极线的跳过栅极线。然而，根据本示例的第一接触跨接线CJ1的位置不限于第一有源区AR1和中间区MR上方的区域。在下文中，将参考图2B描述第一接触跨接线CJ1的修改示例。
图2B示出根据另一示例的集成电路10′的布局。
参考图2B，集成电路10′可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL以及第一接触跨接线CJ1a。第一接触跨接线CJ1a可以包括彼此连接的第一导电图案PT1a和第二导电图案PT2a。第一导电图案PT1 a可以沿第一方向(例如，X方向)延伸，并且第二导电图案PT2a可以沿第二方向(例如，Y方向)延伸。具体地，第一导电图案PT1a可以在第二有源区AR2上方跨过第一栅极线GL1，并且第二导电图案PT2a可以在第一栅极线GL1上方沿第二方向延伸并且与第一导电图案PT1a连接。以这种方式，第一接触跨接线CJ1a可以具有倒T形。第一接触跨接线CJ1a的第一导电图案PT1a可以电连接第二有源区AR2中的第一栅极线GL1两侧的区域。因此，第一栅极线GL1可以是虚设栅极线。
返回参考图2A，通孔V0可以布置在第一接触跨接线CJ1的第二导电图案PT2上。在一个示例中，通孔V0可以布置在中间区MR中的第二导电图案PT2上。因此，要布置在通孔V0上的布线互连线(例如第一金属层(例如，图21B中的金属层M1))可以布置在中间区MR上方而不是第一有源区AR1上方。然而，通孔V0的位置不限于中间区MR，并且在一些示例中，通孔V0可以布置在第一有源区AR1或第二有源区AR2中的第二导电图案PT2上，这取决于第二导电图案PT2的长度。
在一个示例中，第一接触跨接线CJ1可以使用单个掩模形成。例如，第一接触跨接线CJ1可以使用用于形成诸如源极/漏极接触等有源接触的掩模来形成。作为另一个示例，第一接触跨接线CJ1可以使用用于形成栅极接触的掩模来形成。在下文中，将参考图3描述使用单个掩模形成第一接触跨接线CJ1的示例。
图3是沿图2A中的线X1a-X1a′和X1b-X1b′截取的截面图。
参考图3，集成电路10可以是根据图2A的布局制造的集成电路器件(即半导体器件)的示例。在本示例中，第一接触跨接线CJ1的第一导电图案PT1和第二导电图案PT2可以被实施为第一接触CA。
第一接触CA也可以被称为有源接触。
衬底SUB可以是半导体衬底，并且例如，半导体衬底可以包括硅，绝缘体上硅(SOI)，蓝宝石上硅，锗，硅锗或砷化镓。衬底SUB可以包括第一有源区AR1和第二有源区AR2以及中间区MR。例如，可以在衬底SUB中布置浅沟槽隔离(STI)以将中间区MR与第一有源区AR1和第二有源区AR2分开。
多个栅极绝缘膜GI和多个栅极线GL可以在衬底SUB上沿第二方向(例如，Y方向)延伸。多个栅极绝缘膜GI可以包括氧化硅膜、高k膜或其组合。多个栅极线GL可以包括诸如钨(W)、钽(Ta)、钴(Co)或铜(Cu)等金属材料、其氮化物、其硅化物和掺杂多晶硅，并且可以例如使用沉积工艺来形成。每个栅极线GL的上表面和两个侧壁表面被绝缘间隔物SP覆盖。绝缘间隔物SP可以在第二方向上平行于栅极线GL延伸。绝缘间隔物SP可以包括氮化硅膜、SiOCN膜、SiCN膜或其组合。栅极绝缘膜GI、栅极线GL和绝缘间隔物SP可以构成栅极结构GS。
第一接触CA可以形成在其上形成有栅极结构GS的衬底SUB上。第一接触CA可以跨过第一有源区AR1中的第一栅极线GL1，并且可以布置在中间区MR中的第一栅极线GL1上方。第一接触CA可以包括任何具有导电性的材料，例如钨。通孔V0可以布置在第一接触CA上，所述第一接触CA布置在中间区MR中的第一栅极线GL1上方。
图4示出根据示例的集成电路10a的布局，以及图5是沿图4中的线X2a-X2a′和X2b-X2b′截取的截面图。
参考图4和图5，第一接触跨接线CJ1的第一导电图案PT1可以实施为第一接触CA，第一接触跨接线CJ1的第二导电图案PT2可以实施为第二接触CB。因此，第一接触跨接线CJ1可以使用用于第一接触CA的第一掩模和用于第二接触CB的第二掩模来形成。
在一个示例中，第一接触CA可以对应于诸如源极/漏极接触的有源接触，并且第二接触CB可以对应于栅极接触。在这种情况下，第一接触CA和第二接触CB可以在一些区域中彼此重叠。第一接触CA和第二接触CB的上表面水平面可以彼此基本上相等。第一接触CA的下表面水平面可以等于衬底SUB的上表面水平面，并且第二接触CB的下表面水平面面可以低于栅极结构GS的上表面水平面，因此，第二接触CB可以连接到第一栅极线GL1。
图6示出了根据示例的集成电路10b的布局，而图7是沿图6中的线X3a-X3a′和X3b-X3b′截取的截面图。
参考图6和7，集成电路10b与图4所示的集成电路10a类似，但是还包括沟槽硅化物TS。沟槽硅化物TS可以分别布置在第一有源区AR1中两个相邻的栅极线GL之间。沟槽硅化物TS可以沿第二方向(例如，Y方向)延伸，并且沟槽硅化物TS沿第二方向的长度可以基本上等于第一有源区AR1沿第二方向的长度。每个沟槽硅化物TS可以包括诸如钨(W)、钴(Co)或铜(Cu)等导电材料。
在一个示例中，沟槽硅化物TS沿第三方向(例如，Z方向)的高度可以大于栅极结构GS沿第三方向的高度。第一接触CA可以布置在沟槽硅化物TS上。因此，第一接触CA可以不连接到栅极结构GS。
图8示出了根据示例的集成电路10c的布局，图9是沿图8中的线X4a-X4a′和X4b-X4b′截取的截面图，以及图10是图8的集成电路的透视图。
参考图8至10，集成电路10c类似于图2A所示的集成电路10，但与图2A的集成电路10相比包括第一接触CA。第一接触CA可以分别布置在第一有源区AR1中两个相邻的栅极线GL之间。第一接触CA可以沿第二方向(例如，Y方向)延伸，并且第一接触CA沿第二方向的长度可以基本等于第一有源区AR1沿第二方向的长度。第一接触CA沿第三方向(例如，Z方向)的高度可以大于栅极结构GS沿第三方向的高度。层间介电层ILD可以布置在栅极结构GS上方。层间介电层ILD可以包括绝缘材料，例如氧化物、氮化物或氮氧化物。
另外，第一接触跨接线CJ1的第一导电图案PT1和第二导电图案PT2可以被实施为第三接触CM。例如，第三接触CM可以对应于合并接触并且可以将彼此间隔开的第一接触CA合并。第三接触CM可以布置在第一接触CA和层间介电层ILD的上方。因此，从衬底SUB到第三接触CM的下表面的距离可以大于栅极结构GS沿第三方向的高度，由此确保第三接触CM与栅极结构GS(尤其是栅极线GL)之间的绝缘空间。通孔V0可以布置在中间区MR中的第三接触CM上。
图11示出了根据示例的集成电路10d的布局，而图12是沿图11中的线X5a-X5a′和X5b-X5b′截取的截面图。
参考图11和12，集成电路10d类似于图8所示的集成电路10c的示例，但是还包括沟槽硅化物TS。沟槽硅化物TS可以分别布置在第一有源区AR1中两个相邻的栅极线GL之间。沟槽硅化物TS可以沿第二方向(例如，Y方向)延伸，并且沟槽硅化物TS沿第二方向的长度可以基本上等于第一有源区AR1沿第二方向的长度。另外，第一接触CA可以在第二方向上比槽硅化物TS在第二方向上短。
图13示出了根据一个示例的集成电路20的布局。
参考图13，集成电路20类似于图2A的集成电路10的示例，但是包括第二接触跨接线CJ2。第二接触跨接线CJ2可以沿第一方向(例如X方向)延伸并且在第二有源区AR2上方跨过第一栅极线GL1。在这种情况下，第二接触跨接线CJ2与第一接触跨接线CJ1分隔开。第一接触跨接线CJ1和第二接触跨接线CJ2可以以任何形式并且使用上面参考图2A至图12描述的相应技术中的任何一个来实现。
在一个示例中，第一接触跨接线和第二接触跨接线CJ1和CJ2可以使用三个掩模来实现。例如，第一接触跨接线CJ1可以由第一接触CA和第三接触CM形成，并且第二接触跨接线CJ2可以由第二接触CB形成。在一个示例中，第一接触跨接线CJ1和第二接触跨接线CJ2可以使用两个掩模来实现。例如，第一接触跨接线CJ1可以由第一接触CA形成，并且第二接触跨接线CJ2可以由第二接触CB形成。在一个示例中，第一接触跨接线CJ1和第二接触跨接线CJ2可以使用单个掩模来实现。例如，第一接触跨接线CJ1和第二接触跨接线CJ2可以由第一接触CA形成。
图14示出了根据一个示例的集成电路30的布局。
参考图14，集成电路30类似于图13的集成电路20的示例，但是在该示例中，第一接触跨接线CJ1沿第一方向(例如，X方向)的长度和第二接触跨接线CJ2′沿第一方向(例如，X方向)的长度彼此不同。第二接触跨接线CJ2′可以沿第一方向延伸并且在第二有源区AR2上方跨过第一栅极线GL1和第二栅极线GL2。以此方式，第二接触跨接线CJ2′沿第一方向的长度大于图13的第二接触跨接线CJ2沿第一方向的长度。本发明构思不限于此，在一些示例中，第二接触跨接线CJ2′沿第一方向的长度可以比所示出的示例中延伸得更远，即，第二接触跨接线CJ2′可以跨过三个或更多个栅极线GL。
图15示出了根据一个示例的集成电路40的布局。
参考图15，集成电路40类似于图13的集成电路20的示例，但是第一接触跨接线CJ1′沿第一方向(例如，X方向)的长度和第二接触跨接线CJ2沿第一方向(例如，X方向)的长度彼此不同。第一接触跨接线CJ1′的第一导电图案PT1′可以沿第一方向延伸并且在第一有源区AR1上方跨过第一栅极线GL1和第二栅极线GL2。以此方式，第一接触跨接线CJ1′的第一导电图案PT1′沿第一方向的长度大于图13的第一接触跨接线CJ1的第一导电图案PT1沿第一方向的长度。然而，本发明构思并不限于此，在一些示例中，第一接触跨接线CJ1′的第一导电图案PT1′沿第一方向的长度可以比图示的示例中延伸得更远，即第一接触跨接线CJ1′可以跨过三个或更多个栅极线GL。
图16示出了根据一个示例的集成电路50的布局。
参考图16，集成电路50可以包括第一有源区和第二有源区AR1和AR2，多个栅极线GL以及第三接触跨接线CJ3。第三接触跨接线CJ3可以包括彼此连接的第一至第三导电图案PT1、PT2′和PT3。第一导电图案PT1和第三导电图案PT3可以沿第一方向(例如，X方向)延伸，并且第二导电图案PT2′可以沿第二方向(例如，Y方向)延伸。具体地，第一导电图案PT1可以在第一有源区AR1上方跨过第一栅极线GL1，第二导电图案PT2′可以在第一栅极线GL1上方沿第二方向延伸并且与第一导电图案PT1连接，并且第三导电图案PT3可以在第二有源区AR2上方跨过第一栅极线GL1。以这种方式，第三接触跨接线CJ3可以具有I形状或H形状。
第一导电图案PT1可以电连接第一有源区AR1中的第一栅极线GL1的两侧上的区域。第三导电图案PT3可以电连接第二有源区AR2中的第一栅极线GL1的两侧上的区域。另外，第二导电图案PT2′可以将第一导电图案PT1和第三导电图案PT3彼此连接。因此，第一栅极线GL1可以是虚设栅极线，即，作为非实际栅极线(即，其在集成电路50中不活动)的跳过栅极线。
在一个示例中，可以使用三个掩模来实现第一至第三导电图案PT1、PT2′和PT3。例如，第一至第三导电图案PT1、PT2′和PT3可以分别被实现为第一接触CA、第二接触CB和第三接触CM。在一个示例中，第一至第三导电图案PT1、PT2′和PT3可以使用两个掩模来实现。例如，第一至第三导电图案PT1、PT2′和PT3可以被实现为第一接触CA和第三接触CM。在一个示例中，第一至第三导电图案PT1、PT2′和PT3可以使用单个掩模来实现。例如，第一至第三导电图案PT1、PT2′和PT3可以被实现为第一接触CA或第二接触CB。
图17示出了根据一个示例的集成电路60的布局。
参考图17，集成电路60类似于图16的集成电路50的示例。然而，在该示例中，第三接触跨接线CJ3′的第三导电图案PT3′可以沿第一方向(例如，X方向)延伸并且在第二有源区AR2上方跨过第一栅极线GL1和第二栅极线GL2。以此方式，第三接触跨接线CJ3′的第三导电图案PT3′沿第一方向的长度大于图16的第三接触跨接线CJ3的第三导电图案PT3沿第一方向的长度。本发明构思不限于此，在一些示例中，第三接触跨接线CJ3′的第三导电图案PT3′沿第一方向的长度可以比在所示示例中延伸得更远，即，第三接触跨接线CJ3′可以跨过三个或更多个栅极线GL。
图18示出了根据一个示例的集成电路70的布局。
参考图18，集成电路70类似于图14的集成电路30的示例，但包括第一有源区和第二有源区AR1和AR2，多个栅极线GL、第四接触跨接线CJ4和第二接触跨接线CJ2′。第四接触跨接线CJ4可以包括彼此连接的第一导电图案PT1′和第二导电图案PT2“。第一导电图案PT1′可以沿第一方向(例如，X方向)延伸，并且第二导电图案PT2“可以沿第二方向(例如，Y方向)延伸。
具体地，第一导电图案PT1′可以在第一有源区AR1上方跨过第一栅极线和第二栅极线GL1和GL2，并且第二导电图案PT2“可以在第一栅极线GL1和第二栅极线GL2之间沿第二方向延伸，并且可以连接到第一导电图案PT1′。以这种方式，第四接触跨接线CJ4可以具有T形状。在第一有源区AR1中，第四接触跨接线CJ4的第一导电图案PT1′可以将第一栅极线GL1的左侧的区域电连接到第二栅极线GL2的右侧的区域。因此，PMOS区域中的第一栅极线和第二栅极线GL1和GL2可以是虚设栅极线，即，作为非实际的栅极线的跳过栅极线。在一些示例中，第一导电图案PT1′可以跨过三个或更多个栅极线GL，并且在这种情况下，第二导电图案PT2“可以在三个或更多个栅极线GL中的任何一个上方或者在栅极线GL之间沿第二方向延伸。
另外，第二接触跨接线CJ2′可以在第二有源区AR2上方跨过第一栅极线GL1和第二栅极线GL2，并且可以与第四接触跨接线CJ4间隔开。在第二有源区AR2中，第二接触跨接线CJ2′可以将第一栅极线GL1的左侧的区域电连接到第二栅极线GL2的右侧的区域。因此，NMOS区域中的第一栅极线和第二栅极线GL1和GL2可以是虚设栅极线，即，作为非实际的栅极线的跳过栅极线。在一些示例中，第二接触跨接线CJ2′可以跨过三个或更多个栅极线GL。
另外，集成电路70还可以包括通孔V0′。通孔V0′可以布置在第四接触跨接线CJ4的第二导电图案PT2“上。在一个示例中，通孔V0′可以布置在中间区MR中的第二导电图案PT2“上。因此，要布置在通孔V0′上的布线互连线(例如，第一金属层)可以布置在中间区MR上方而不是第一有源区AR1上方。然而，通孔V0′的位置不限于中间区MR，并且在一些示例中，通孔V0被布置在第一有源区AR1或第二有源区AR2中的第二导电图案PT2“上，这取决于第二导电图案PT2“的长度。
图19示出了根据一个示例的集成电路80的布局。
参考图19，集成电路80类似于图16的集成电路50的示例，但包括第一有源区和第二有源区AR1和AR2、多个栅极线GL以及第五接触跨接线CJ5。第五接触跨接线CJ5可以包括彼此连接的第一至第三导电图案PT1′、PT2′″和PT3′。第一导电图案和第三导电图案PT1′和PT3′可以沿第一方向(例如，X方向)延伸，并且第二导电图案PT2″′可以沿第二方向(例如，Y方向)上延伸。
具体而言，第一导电图案PT1′可以在第一有源区AR1上方跨过第一栅极线GL1和第二栅极线GL2，并且第三导电图案PT3′可以在第二有源区AR2上方跨过第一栅极线GL1和第二栅极线GL2。第二导电图案PT2“′可以在第一栅极线GL1和第二栅极线GL2之间沿第二方向延伸，并且可以连接到第一导电图案PT1′和第三导电图案PT3′。以这种方式，第五接触跨接线CJ5可以具有I形状或H形状。
在第一有源区AR1中，第五接触跨接线CJ5的第一导电图案PT1′可以将第一栅极线GL1的左侧的区域电连接到第二栅极线GL2的右侧的区域。在第二有源区AR2中，第五接触跨接线CJ5的第三导电图案PT3′可以将第一栅极线GL1的左侧的区域电连接到第二栅极线GL2的右侧的区域。因此，第一栅极线GL1和第二栅极线GL2可以是虚设栅极线，即，作为非实际的栅极线的跳过栅极线。
另外，集成电路80还可以包括通孔V0′。通孔V0′可以布置在第五接触跨接线CJ5的第二导电图案PT2“′上。在一个示例中，通孔V0′可以布置在中间区MR中的第二导电图案PT2“′上。因此，要布置在通孔V0′上的布线互连线(例如第一金属层)可以布置在中间区MR上方而不是第一有源区AR1或第二有源区AR2上方。然而，通孔V0′的位置不限于中间区MR，并且在一些示例中，通孔V0布置在第一有源区AR1或第二有源区AR2中的第二导电图案PT2′″上。
图20A示出了根据一个示例的标准单元SCa的符号，而图20B是图20A的标准单元SCa的电路图。
参考图20A，标准单元SCa可以是AOI22单元，并且可以接收第一至第四输入信号A0、A1、B0和B1并且输出一个输出信号Y。参考图20B，标准单元SCa可以包括第一至第四PMOS晶体管PM1至PM4以及第一至第四NMOS晶体管NM1至NM4。
第一PMOS晶体管PM1可以包括被施加第一输入信号A0的栅极，第二PMOS晶体管PM2可以包括被施加第二输入信号A1的栅极。第三PMOS晶体管PM3可以包括被施加第三输入信号B0的栅极，第四PMOS晶体管PM4可以包括被施加第四输入信号B1的栅极。在这种情况下，第一PMOS晶体管PM1的漏极、第二PMOS晶体管PM2的漏极、第三PMOS晶体管PM3的源极以及第四PMOS晶体管PM4的源极可以通过PMOS区域中的输入或内部布线图案IRT电连接。在一个示例中，内部布线图案IRT可以利用在第一有源区(例如，图21B中的有源区AR1)中沿第一方向(例如，X方向)延伸的水平金属图案(例如，图21B中的金属图案M1a)来实现，在所述第一有源区中布置有第一至第四PMOS晶体管PM1至PM4。
第一NMOS晶体管NM1可以包括被施加第一输入信号A0的栅极，并且第二NMOS晶体管NM2可以包括被施加第三输入信号B0的栅极。第三NMOS晶体管NM3可以包括被施加第二输入信号A1的栅极，并且第四NMOS晶体管NM4可以包括被施加第四输入信号B1的栅极。在这种情况下，第三PMOS晶体管PM3的漏极、第四PMOS晶体管PM4的漏极、第一NMOS晶体管NM1的漏极和第二NMOS晶体管NM2的漏极可以通过连接PMOS区域和NMOS区域的输出布线图案ORT来电连接。
在一个示例中，输出布线图案ORT可以包括布置在第一有源区上方的T形接触跨接线(例如，图21A中的接触跨接线110)、布置在第二有源区上方的接触以及连接T形接触跨接线和接触的上部金属图案(例如图21B中的金属图案M1b)。因此，在第一有源区上方可以仅布置一个水平金属图案。在下文中，将参考图21A至27描述包括标准单元SCa的集成电路的布局。具体地，将描述用于实现标准单元SCa的输出布线图案ORT的T形接触跨接线的各种示例。
图21A示出了根据示例的集成电路100的布局。
参考图21A，集成电路100可以包括对应于图20A和20B中的标准单元SCa的标准单元SCa_1，并且标准单元SCa_1可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL以及包括第一接触CA和第二接触CB的接触层。第一接触CA可以分别布置在第一有源区AR1和第二有源区AR2中栅极线GL之间。第二接触CB可以分别布置在中间区MR中的栅极线GL上。第一接触CA和第二接触CB的上表面可以在衬底上方的水平面处基本上共面。
标准单元SCa_1可以包括第一接触跨接线和第二接触跨接线110和120。例如，第一接触跨接线110和第二接触跨接线120可以由第一接触CA实现。第一接触跨接线110可以包括在第一有源区AR1上方跨过第一栅极线130的第一部分和在中间区MR中的第一栅极线130上方沿第二方向(例如，Y方向)延伸的第二部分。第二接触跨接线120可以在第二有源区AR2上方跨过第一栅极线130。例如，第一接触跨接线110可以对应于图2A或图13的第一接触跨接线CJ1，并且第二接触跨接线120可以对应于图13的第二接触跨接线CJ2。上面参考图2A和13描述的其他特征/方面也可以应用于本示例。
在一个示例中，集成电路100还可以包括切割区CT。切割区CT可以布置在中间区MR中的第一栅极线130上方。因此，即使在第一接触跨接线110与第一栅极线130之间发生短路，第一有源区AR1上方的第一栅极线(即，PMOS栅极线)也可以与第二有源区AR2上方的第二栅极线(即，NMOS栅极线)绝缘。
图21B示出了根据示例的与图21A相比还包括第一金属层M1的集成电路100′的布局。
参考图21B，集成电路100′还可以包括第一通孔V0和第一通孔V0上的第一金属层M1。第一通孔V0可以是布置在包括第一接触CA和第二接触CB的接触层上的第一通孔层的一部分。第一通孔V0可以在中间区MR中彼此对准。例如，第一通孔V0可以在中间区MR中沿第一方向(例如，X方向)布置成一条直线。
第一金属层M1设置在第一通孔层上并且可以被称为第一金属化层。第一金属层M1可以包括：第一金属图案M1a，将布置在第一有源区AR1中的第一通孔V0彼此连接；第二金属图案M1b，将布置在第二有源区AR2中的第一通孔V0彼此连接；以及第三金属图案M1c，分别连接到布置在中间区MR中的第一通孔V0。第一金属层M1还可以包括电源电压图案VDD和接地电压图案VSS。
根据本示例，在第一有源区AR1上方可以布置仅一个水平金属迹线，即第一金属图案M1a，并且可以在第二有源区AR2上方布置仅一个水平金属迹线，即第二金属图案M1b。由于不存在延伸超出第一有源区AR1的水平金属迹线，所以可以将布置在中间区MR中的第二接触CB和第一通孔V0布置在对准位置中。另外，第二接触CB可以以相同的图案来实现，并且第一通孔V0也可以以相同的图案来实现。因此，由于集成电路100′中的图案被简化，因此可以减少处理风险并且在设计规则检查阶段中可以减少设计规则违反的次数。
图21C示出根据示例的与图21B相比还包括第二金属层的集成电路100”的布局。图22是沿图21C中的线X6a-X6a′和X6b-X6b′截取的截面图。
参考图21C和图22，集成电路100”还可以包括第二通孔V1(即，第一金属化层M1上的第二通孔层)和在第二通孔V1(层)上的第二金属层M2(即，第二金属化层)。第二通孔V1可以布置在中间区MR中的第一金属层M1的第三金属图案M1c上。第二通孔V1可以在中间区MR中彼此对准。例如，第二通孔V1可以在中间区MR中沿第一方向(例如，X方向)布置成一条直线。
第二金属层M2可以包括多个金属图案M2a至M2e。在一个示例中，金属图案M2a至M2e可以是相同的图案，即可以具有相同的形状和大小。例如，多个金属图案M2a至M2e沿第一方向的宽度可以彼此相等。另外，例如，多个金属图案M2a至M2e沿第二方向(例如，Y方向)的长度可以彼此相等。例如，金属图案M2a、M2b、M2c和M2e可以对应于被施加有第一至第四输入信号A0、A1、B0和B1的输入布线图案，即金属输入端子，并且金属图案M2d可以对应于图20B中的输出布线图案ORT，即输出输出信号Y的金属输出端子。
图23A和23B分别示出了作为图21A的集成电路100的其它示例的集成电路100a和100b。
参考图23A，集成电路100a类似于图21A的集成电路100的示例。集成电路100a可以包括标准单元SCa_1a，并且标准单元SCa_1a的第一接触CA可以分别布置在第一有源区和第二有源区AR1和AR2中栅极线GL之间。一些第一接触CA沿第二方向(例如，Y方向)的长度可以小于图21A的第一接触CA的长度。在一个示例中，切割区CT可以布置在中间区MR中的第一栅极线130上方。参考图23B，集成电路100b类似于图23A的集成电路100a的示例。集成电路100b可以包括标准单元SCa_1b，并且标准单元SCa_1b的切割区CT′可以布置在第二有源区AR2中的第一栅极线130上方。
图24A示出了根据示例的集成电路200的布局。
参考图24A，集成电路200可以包括对应于图20A和20B中的标准单元SCa的标准单元SCa_2。标准单元SCa_2可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL、沟槽硅化物TS、第一接触CA和第二接触CB。沟槽硅化物TS可以分别布置在第一有源区AR1和第二有源区AR2中栅极线GL之间。沟槽硅化物TS沿第二方向(例如，Y方向)上的长度可以基本上等于第一有源区和第二有源区AR1和AR2沿第二方向的长度。第一接触CA可以分别布置在第一有源区AR1和第二有源区AR2中的沟槽硅化物TS上。第二接触CB可以分别布置在中间区MR中的栅极线GL上。
标准单元SCa_2可以包括第一接触跨接线和第二接触跨接线210和220。例如，第一接触跨接线210和第二接触跨接线220可以由第一接触CA实现。第一接触跨接线210可以包括跨过第一有源区AR1中的第一栅极线230的第一部分和在中间区MR中的第一栅极线230上方沿第二方向延伸的第二部分。第二接触跨接线220可以跨过第二有源区AR2中的第一栅极线230。例如，第一接触跨接线210可以对应于图6或图13的第一接触跨接线CJ1，并且第二接触跨接线220可以对应于图13的第二接触跨接线CJ2。以上参考图6、7和13所描述的示例的其他特征/方面也可以应用于本示例。
图24B示出了根据示例的与图24A相比还包括第一金属层M1的集成电路200′的布局。参考图24B，集成电路200′还可以包括第一通孔V0和第一通孔V0上的第一金属层M1。第一通孔V0和第一金属层M1可以以与参考图21B所示的示例所描述的基本上相同的方式来实现，因此将不再详细描述。
图24C示出了根据示例的与图24B相比还包括第二金属层M2的集成电路200”的布局。图25是沿图24C中的线X7a-X7a′和X7b-X7b′截取的截面图。参考图24C和图25，集成电路200”还可以包括第二通孔V1和在第二通孔V1上的第二金属层M2。第二通孔V1和第二金属层M2可以以与参考图21C所示的示例所描述的基本上相同的方式来实现，并因此将不再详细描述。
图26A示出了根据示例的集成电路300的布局。
参考图26A，集成电路300可以包括对应于图20A和20B中的标准单元SCa的标准单元SCa_3，并且标准单元SCa_3可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL、第一接触CA、第二接触CB和第三接触CM。第一接触CA可以分别布置在第一有源区AR1和第二有源区AR2中栅极线GL之间。第二接触CB可以分别布置在中间区MR中的栅极线GL上。第三接触CM可以布置在一些第一接触CA和一些第二接触CB上。
标准单元SCa_3可以包括第一接触跨接线和第二接触跨接线310和320。例如，第一接触跨接线310和第二接触跨接线320可以由第三接触CM来实现。第一接触跨接线310可以包括跨过第一有源区AR1中的第一栅极线330的第一部分和在中间区MR中的第一栅极线330上方沿第二方向(例如，Y方向)延伸的第二部分。第二接触跨接线320可以跨过第二有源区AR2中的第一栅极线330。例如，第一接触跨接线310可以对应于图8、11或13的第一接触跨接线CJ1，并且第二接触跨接线320可以对应于图13的第二接触跨接线CJ2。以上参考图8至13描述的示例的其他方面/特征也可以应用于本示例。
图26B示出了根据示例的与图26A相比还包括第一金属层M1的集成电路300′的布局。参考图26B，集成电路300′还可以包括第一通孔V0和第一通孔V0上的第一金属层M1。第一通孔V0可以布置在第三接触CM上。第一通孔V0可以以与图21B中所示的示例基本上相同的方式来实现，并且省略对其的重复描述。
图26C示出了根据示例的与图26B相比还包括第二金属层M2的集成电路300“的布局。图27是沿图26C中的线X8a-X8a′和X8b-X8b′截取的截面图。参考图26C和图27，集成电路300”还可以包括第二通孔V1和第二通孔V1上的第二金属层M2。第二通孔V1和第二金属层M2可以以与参考图21C所示的示例描述的基本上相同的方式来实现，并因此将不再详细描述。
图28A示出了加法器ADD的符号，图28B是根据示例的包括标准单元SCb的加法器ADD的逻辑电路图。
参考图28A和28B，加法器ADD可以包括执行单元，并且执行单元可以由标准单元SCb执行。标准单元SCb可以接收第一至第三输入信号A、B和Cin并且输出输出信号Cout。在下文中，将参考图29A至29C描述包括标准单元SCb的集成电路的布局。具体地，将描述用于实现标准单元SCb的输出布线的接触跨接线的各种示例。
图29A示出了根据示例的集成电路400的布局。
参考图29A，集成电路400可以包括对应于图28B中的标准单元SCb的标准单元SCb_1，并且标准单元SCb_1可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL、第一接触CA、第二接触CB和第三接触CM。第一接触CA可以分别布置在第一有源区AR1和第二有源区AR2中栅极线GL之间。第二接触CB可以分别布置在中间区MR中的栅极线GL上。第三接触CM可以布置在一些第一接触CA和一些第二接触CB上。
标准单元SCb_1可以包括接触跨接线410。例如，接触跨接线410可以由第三接触CM实现。接触跨接线410可以包括跨过第一有源区AR1中的第一栅极线420的第一部分、在中间区MR中的第一栅极线420上方沿第二方向(例如，Y方向)延伸的第二部分以及跨过第二有源区AR2中的第一栅极线420并连接到第二部分的第三部分。例如，接触跨接线410可以对应于图16的第三接触跨接线CJ3。以上参考图16描述的示例的其他方面/特征也可以应用于本示例。
图29B示出了根据示例的与图29A相比还包括第一金属层M1的集成电路400′的布局。
参考图29B，集成电路400′还可以包括第一通孔V0和第一通孔V0上的第一金属层M1。第一通孔V0可以布置在第三接触CM上。第一通孔V0可以在中间区MR中彼此对准。例如，第一通孔V0可以在中间区MR中沿第一方向(例如，X方向)布置成一条直线。
第一金属层M1可以包括将布置在第一有源区AR1中的第一通孔V0彼此连接的第一金属图案M1a′、将布置在第二有源区AR2中的第一通孔V0彼此连接的第二金属图案M1b′以及分别连接到布置在中间区MR中的第一通孔V0的第三金属图案M1c′。第一金属层M1还可以包括电源电压图案VDD和接地电压图案VSS。
根据本示例，可以在第一有源区AR1上方布置仅一个水平金属迹线，即第一金属图案M1a′，并且可以在第二有源区AR2上方布置仅一个水平金属迹线，即第二金属图案M1b′。因此，标准单元中的水平金属图案的数量可以被限制为两个，即，两个水平金属图案是足够的。如果集成电路400′不包括接触跨接线410，则标准单元将需要四个水平金属图案。另外，根据本示例，没有延伸超出第一有源区AR1的水平金属迹线。因此，布置在中间区MR中的第二接触CB、第三接触CM和第一通孔V0可以布置在对准位置中。第二接触CB可以以相同的图案来实现，并且第一通孔V0也可以以相同的图案来实现。
根据本示例，第三金属图案M1c′沿第一方向的宽度可以彼此相等。另外，第三金属图案M1c′沿第二方向的长度可以彼此相等。以这种方式，第三金属图案M1c′可以是相同的图案并且可以彼此对准。例如，第三金属图案M1c′可以沿第一方向布置成一条直线。
图29C示出了根据示例的与图29B相比还包括第二金属层M2的集成电路400”的布局。
参考图29C，集成电路400”还可以包括第二通孔V1和在第二通孔V1上的第二金属层M2。第二通孔V1可以布置在中间区MR中的第一金属层M1上。第二通孔V1可以在中间区MR中彼此对准。例如，第二通孔V1可以在中间区MR中沿第一方向(例如，X方向)布置成一条直线。另外，第二通孔V1可以以相同的模式实现。
第二金属层M2可以包括多个金属图案M2a′至M2e′。在一个示例中，金属图案M2a′至M2e′可以是相同的图案。例如，多个金属图案M2a′至M2e′沿第一方向的宽度可以彼此相等。另外，多个金属图案M2a′至M2e′沿第二方向(例如，Y方向)的长度可以彼此相等。在一个示例中，金属图案M2a′、M2b′、M2c′和M2e′可以对应于输入布线图案。例如，第一输入信号A可以被施加到金属图案M2a′和M2c′，第二输入信号B可以被施加到金属图案M2b′，并且第三输入信号Cin可以被施加到金属图案M2e′。在一个示例中，金属图案M2d′可以对应于输出布线图案。例如，可以从金属图案M2d′输出输出信号Cout。
集成电路400”还可以包括第三通孔V2和在第三通孔V2上的第三金属层M3。第三通孔V2可以分别布置在第二金属层M2的金属图案M2a′和M2c′上。第三金属层M3可以沿第一方向延伸，并且可以被布置在第三通孔V2上，使得金属图案M2a′和M2c′可以彼此电连接。
图30示出了根据一个示例的集成电路500的布局。
参考图30，集成电路500可以包括第一有源区和第二有源区AR1和AR2、多个栅极线GL、第一至第三接触跨接线510至530、第一通孔V0和第一金属层M1。在一个示例中，如图2A和图3所示，第一至第三接触跨接线510至530可以使用第一接触CA来实现。在一个示例中，如图4和5所示，第一至第三接触跨接线510至530可以使用第一接触CA和第二接触CB来实现。在一个示例中，如图6和图7所示，第一至第三接触跨接线510至530可以使用沟槽硅化物、第一接触CA和/或第二接触CB来实现。在一个示例中，如图8至图10所示，第一至第三接触跨接线510至530可以使用第一接触CA和第三接触CM来实现。
第一接触跨接线510可以具有T形状，其包括在第一有源区AR1上方跨过第一栅极线540的第一部分和在第一栅极线540上方沿第二方向(例如，Y方向)延伸并连接到第一部分的第二部分。第二接触跨接线520可以在第二有源区AR2上方跨过第一栅极线540。因此，第一栅极线540可以是虚设栅极线。
第三接触跨接线530可以具有I形状，包括在第一有源区AR1上方跨过第二栅极线550的第一部分、在第二有源区AR2上方跨过第二栅极线550的第二部分以及在第二栅极线550上方沿第二方向延伸并连接到第一部分和第二部分的第三部分。因此，第二栅极线550可以是虚设栅极线。
在一个示例中，布置在第一有源区AR1上方的第一接触CA可以沿第一线L1彼此对准。在一个示例中，布置在中间区MR上方的第二接触CB可以沿第二线L2彼此对准。在一个示例中，布置在第二有源区AR2上方的第一接触CA可以沿第三线L3彼此对准。
第一通孔V0可以布置在一些第一接触CA上和一些第二接触CB上。在一个示例中，第一通孔V0可以形成有相同形状的图案。在一个示例中，布置在第一有源区AR1上方的第一通孔V0可以沿第一线L1彼此对准。在一个示例中，布置在中间区MR上方的第一通孔V0可以沿第二线L2彼此对准。在一个示例中，布置在第二有源区AR2上方的第一通孔V0可以沿第三线L3彼此对准。
第一金属层M1可以包括在第一有源区AR1上方沿第一方向延伸的第一金属图案M1a”、在第二有源区AR2上方沿第一方向延伸的第二金属图案M1b”以及在中间区MR上方沿第二方向延伸的第三金属图案M1c”。因此，标准单元中的水平金属图案的数量可以被限制为两个。第一金属图案M1a”可以将第一有源区AR1上的第一接触CA彼此连接，第二金属图案M1b”可以将第二有源区AR2上的第一接触CA彼此连接，并且第三金属图案M1c”可以分别连接到中间区MR上的第二接触CB。在一个示例中，在第三金属图案M1c”之中的布置在第二接触CB上方的第三金属图案M1c”可以沿第二方向具有相同的高度。
图31示出了根据一个示例的存储介质1000。
参考图31，存储介质1000可以存储单元库1100，布置和布线(P&R)程序1200、静态时序分析(STA)程序1300和布局数据1400。存储介质1000可以是计算机可读存储介质，并且可以包括在使用期间可以由计算机读取以向计算机提供指令和/或数据的任何存储介质。例如，存储介质1000可以包括诸如磁盘、磁带、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R或DVD—RW之类的磁或光学介质、诸如RAM、ROM或闪存的易失性或非易失性存储器、通过USB接口可访问的非易失性存储器以及微机电系统(MEMS)。计算机可读存储介质可以嵌入在计算机中，集成到计算机中，或者经由诸如网络和/或无线链路的通信介质耦接到计算机。
单元库1100可以是标准单元库，并且可以包括与作为构成集成电路的单元的标准单元相关的信息。在一个示例中，与标准单元修改的信息可以包括用于布局生成的布局信息。在一个示例中，与标准单元修改的信息可以包括用于布局验证或模拟的时序信息。具体而言，单元库1100可以包括与上面参考图1至30描述的标准单元的布局信息。
P&R程序1200可以包括用于通过使用单元库1100来执行标准单元的布置和布线的指令。STA程序1300可以包括用于执行STA的指令，并且STA是计算数字电路的预期时序的模拟方法，并且可以对布置的标准单元的所有时序路径执行时序分析并且输出时序分析结果。布局数据1400可以包括关于通过布局和布线操作生成的布局的物理信息。
如在本领域中传统的那样，如上所述执行一个或多个功能的所示块可以通过模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)来物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以实现在一个或多个半导体芯片中，或者在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者由用来执行该块的一些功能的专用硬件和用来执行该块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，示例的每个块可以物理地分成两个或更多个交互和分立的块。类似地，在不脱离本发明构思的范围的情况下，示例的块可以物理地组合成更复杂的块。
图32是示出根据示例的制造半导体器件的方法的流程图。
参考图32，制造半导体器件的方法可以分成集成电路的设计和集成电路的制造工艺。集成电路的设计包括操作S110和S130，并且集成电路的制造工艺包括操作S150和S170，操作S150和S170是基于布局数据根据集成电路制造半导体器件的操作，并且可以由半导体制造模块执行。
在操作S110中，执行合成操作。例如，操作240可以由处理器通过使用合成工具来执行。具体而言，可以通过使用标准单元库(例如，图31中的标准单元库1100)将关于集成电路的在寄存器传输级(RTL)中定义的输入数据进行合成来生成栅极级网表。
在操作S130中，通过根据网表放置和布线定义集成电路的标准单元来生成集成电路的布局数据。例如，操作S130可以由处理器通过使用P&R工具来执行。例如，布局数据可以是图形设计系统(GDS)II格式的数据。具体而言，如图1至图30所示，布局数据可以通过放置具有减小的(即，相对小的)高度并且包括接触跨接线的标准单元来生成，由此使集成电路的总大小(占用面积)最小化。在操作S130之后，可以进一步执行寄生分量提取操作，STA操作等。
在操作S150中，基于布局数据生成一个或多个掩模。具体而言，可以基于布局数据来执行光学接近校正(OPC)。OPC是指通过反映由于光学接近效应引起的误差来改变布局的过程。然后，可以根据基于OPC的结果改变的布局来制造掩模。在这种情况下，可以通过使用反映OPC的布局(例如反映了OPC的GDS II)来制造掩模。
在操作S170中，其中实现集成电路的半导体器件使用掩模来制造。具体地，通过使用多个掩模在诸如晶片的半导体衬底上执行各种半导体工艺，以形成其中实现集成电路的半导体器件。例如，使用掩模的工艺可以指通过光刻工艺的图案化工艺。通过图案化工艺，可以在半导体衬底或材料层上形成期望的图案。半导体工艺可以包括沉积工艺、蚀刻工艺、离子工艺、清洁工艺等。而且，半导体工艺可以包括半导体器件安装在印刷电路板(PCB)上并用密封材料密封的封装工艺，并且可以包括测试半导体器件或封装的测试工艺。
图33是根据一个示例的集成电路设计系统2000的框图。
参考图33，集成电路设计系统2000可以包括处理器2100、存储器2300、输入/输出(I/O)设备2500、存储设备2700和总线2900。集成电路设计系统2000可以作为用于设计半导体器件的集成电路的专用装置来提供，但也可以是用于驱动各种仿真工具或设计工具的计算机。
处理器2100可以被配置为执行用于执行设计集成电路的各种操作中的至少一个的指令。处理器2100可以经由总线2900与存储器2300、I/O设备2500和存储设备2700通信。处理器2100可以通过驱动加载在存储器2300中的P&R模块2310来执行生成集成电路的布局数据的操作。存储器2300可以存储P&R模块2310。另外，存储器2300还可以存储合成模块、寄生分量提取模块和/或时序分析模块。P&R模块2310可以从存储设备2700加载到存储器2300中。存储器2300可以是诸如SRAM或DRAM的易失性存储器，或诸如PRAM，MRAM，ReRAM，FRAM或NOR闪存的非易失性存储器。
I/O设备2500可以控制从用户接口设备的用户输入和输出。例如，I/O设备2500可以包括诸如键盘、鼠标或触摸板的输入设备，以接收定义集成电路的输入数据。存储设备2700可以存储与P&R模块2310有关的各种数据。存储设备2700可以包括存储卡(MMC、eMMC、SD、MicroSD等)，固态驱动器(SSD)和/或硬盘驱动器(HDD)。
尽管已经参考本发明构思的示例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种集成电路，包括：
第一鳍和第二鳍，均沿第一方向延伸；
第一栅极线，沿基本上垂直于所述第一方向的第二方向跨过所述第一鳍和第二鳍纵向延伸；以及
第一接触跨接线，包括在第一鳍上方跨过第一栅极线的第一导电图案以及在第一栅极线上方沿第二方向纵向延伸并连接到第一导电图案的第二导电图案。
2.根据权利要求1所述的集成电路，其中所述第一鳍和所述第二鳍沿所述第二方向间隔开，使得在所述第二方向上存在介于所述第一鳍与所述第二鳍之间的中间区，并且所述第二导电图案在所述第一鳍和所述第二鳍之间的中间区上方延伸，所述集成电路还包括在所述中间区上方的位置处设置在所述第二导电图案上的通孔。
3.根据权利要求1所述的集成电路，其中所述第一接触跨接线还包括第三导电图案，所述第三导电图案在所述第二鳍上方跨过所述第一栅极线并连接至所述第二导电图案。
4.根据权利要求1所述的集成电路，还包括：第二接触跨接线，在所述第二鳍上方跨过所述第一栅极线并与所述第一接触跨接线间隔开。
5.根据权利要求1所述的集成电路，还包括：
平行于所述第一栅极线的至少一个第二栅极线；以及
第二接触跨接线，在所述第二鳍上方跨过第一栅极线和至少一个第二栅极线，并与所述第一接触跨接线间隔开。
6.根据权利要求1所述的集成电路，还包括：
平行于所述第一栅极线的至少一个第二栅极线；以及
第二接触跨接线，在所述第二鳍上方跨过所述第一栅极线，并与所述第一接触跨接线间隔开；
其中所述第一导电图案跨过所述第一栅极线和所述至少一个第二栅极线。
7.根据权利要求1所述的集成电路，还包括：
所述第一鳍上的第一接触；以及
第一金属图案，在所述第一鳍上方沿所述第一方向延伸并且设置在所述第一接触上方并将所述第一接触电连接。
8.根据权利要求1所述的集成电路，其中所述第一鳍和所述第二鳍沿所述第二方向间隔开，使得沿所述第二方向存在介于所述第一鳍与所述第二鳍之间的中间区，并且所述第二导电图案在所述第一鳍和所述第二鳍之间的中间区上方延伸，所述集成电路还包括：
平行于第一栅极线的多个第二栅极线；
在所述第一鳍和所述第二鳍之间的中间区上方的位置处设置在第二导电图案上的第一通孔；
在所述中间区中的多个第二栅极线上的第二通孔；以及
在所述第一通孔和所述第二通孔上并沿第二方向延伸的金属图案。
9.根据权利要求1所述的集成电路，其中所述第一导电图案包括在所述第一鳍上的第一接触，并且所述第二导电图案包括在所述第一栅极线上的第二接触。
10.根据权利要求1所述的集成电路，还包括：在所述第一鳍中的所述第一栅极线的两侧上并且沿所述第二方向延伸的第一沟槽硅化物和第二沟槽硅化物，
其中所述第一导电图案包括所述第一沟槽硅化物和第二沟槽硅化物上的第一接触，并且所述第二导电图案包括所述第一栅极线上的第二接触。
11.根据权利要求1所述的集成电路，还包括：在所述第一鳍中的所述第一栅极线的两侧上的第一接触和第二接触，
其中所述第一导电图案设置在所述第一接触和第二接触上并且将所述第一接触和第二接触电连接，并且所述第二导电图案与所述第一栅极线电绝缘。
12.一种集成电路，包括：
第一鳍和第二鳍，均沿第一方向延伸并且沿基本上垂直于第一方向的第二方向间隔开，使得沿所述第二方向存在介于第一鳍和第二鳍之间的中间区；
沿所述第一方向彼此间隔开的第一栅极线和第二栅极线，所述第一栅极线和所述第二栅极线中的每一个沿所述第二方向跨过所述第一鳍和第二鳍以及中间区纵向延伸；
接触跨接线，包括在所述第一鳍上方跨过所述第一栅极线的第一导电图案和在所述第一栅极线上方沿所述第二方向纵向延伸并连接到所述第一导电图案的第二导电图案；
第一通孔和第二通孔，在所述第一鳍和所述第二鳍之间的中间区中沿所述第一方向彼此对准，其中所述第一通孔设置在所述第二导电图案上，并且所述第二通孔位于所述第二栅极线上方；以及
第一金属层，包括在所述第一鳍上方沿所述第一方向延伸的第一金属图案，在所述第二鳍上方沿所述第一方向延伸的第二金属图案以及在所述中间区中沿所述第二方向延伸并分别设置在所述第一通孔和所述第二通孔上的多个第三金属图案。
13.根据权利要求12所述的集成电路，其中所述接触跨接线还包括第三导电图案，所述第三导电图案在所述第二鳍上方跨过所述第一栅极线和所述第二栅极线并且连接到所述第二导电图案。
14.根据权利要求13所述的集成电路，其中所述第三金属图案沿所述第一方向的宽度基本上相同，并且
所述第三金属图案沿所述第二方向的长度基本上相同。
15.根据权利要求13所述的集成电路，还包括：
分别布置在所述第三金属图案上的第三通孔；以及
第二金属层，包括分别设置在所述第三通孔上的第四金属图案，所述第四金属图案中的每一个沿所述第二方向纵向延伸，
其中第四金属图案沿第一方向的宽度基本上相同，并且
第四金属图案沿第二方向的长度基本上相同。
16.一种半导体器件，包括
衬底，具有第一鳍和第二鳍，每个鳍沿第一方向伸长并且沿基本上垂直于第一方向的第二方向间隔开；以及中间区，沿所述第二方向介于所述第一鳍和所述第二鳍之间；
栅极线，沿第一方向彼此间隔开，每个栅极线沿所述第二方向跨过第一鳍和第二鳍以及中间区纵向延伸；
接触层，在衬底上且具有在衬底上方的水平面处基本上共面的上表面，
所述接触层包括接触跨接线，所述接触跨接线包括沿所述第一方向伸长并在所述衬底的所述第一鳍上方沿所述第一方向跨过所述栅极线中的至少一个的第一导电图案，以及在所述衬底的所述中间区的至少一部分上方沿所述第二方向从所述第一导电图案纵向延伸的第二导电图案；
在所述接触层上的通孔层，每个通孔在所述接触中的相应一个接触的上表面上延伸，并且所述通孔层包括设置在所述衬底的中间区上方的在所述第一方向上彼此对准的多个通孔；以及
在所述通孔层上的第一金属化层，
其中所述第一金属化层中仅一个金属迹线在所述第一鳍上方延伸，以及
所述第一金属化层中的仅一个金属迹线在所述第二鳍上方延伸，以及
每个金属迹线沿第一方向跨过栅极线延伸。
17.根据权利要求16所述的半导体器件，其中所述第一金属化层包括：第一金属图案，在所述衬底的所述第一鳍上方沿所述第一方向纵向延伸，并且构成在所述第一鳍上方延伸的金属迹线；第二金属图案，在第二鳍上方沿所述第一方向纵向延伸，并且构成在所述第二鳍上方延伸的金属迹线；以及第三金属图案，每个第三金属图案在所述衬底的中间区上方沿所述第二方向纵向延伸，并且每个第三金属图案分别设置在所述多个通孔中的相应通孔上。
18.根据权利要求16所述的半导体器件，其中所述接触跨接线的所述第二导电图案在所述栅极线中的一个栅极线上方沿所述第二方向纵向延伸，并且所述多个通孔中的第一通孔设置在所述第二导电图案上以便在所述衬底的中间区上方的位置处设置在所述栅极线中的所述一个栅极线上。
19.根据权利要求17所述的半导体器件，还包括：在所述第一金属化层上的第二通孔层，并且所述第二通孔层的通孔分别设置在所述第三金属图案上。
20.根据权利要求19所述的半导体器件，还包括：在所述第二通孔层上的第二金属化层，并且所述第二金属化层包括分别设置在所述第二通孔层的通孔上的多个分立金属图案。
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