JP5821429B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、モールドパッケージなどの非気密のパッケージを採用した半導体装置及びその製造方法に関し、特に高周波特性の悪化を防ぎ、耐湿性を向上させることができる半導体装置及びその製造方法に関する。

ＧａＡｓやＧａＮなどの化合物半導体を用いた電界効果トランジスタなどの高周波半導体装置の汎用化が急速に進んでおり、コスト削減が強く求められている。この要求に対応するため、これまでの完全気密のメタルパッケージに代わって、低価格なモールドパッケージが採用されるようになってきている。しかし、モールドパッケージなどの非気密のパッケージを採用する場合には、水分が原因で発生する様々な劣化を防ぐために半導体装置の耐湿性を向上させる必要がある。

従来は、半導体基板の主表面上に設けられた電極をプラズマＣＶＤ等によって形成したＳｉＮ膜などの厚膜の絶縁膜で覆っていた。これにより、水分の浸入を防いで耐湿性を確保していた。

しかし、半導体基板と電極との間に高誘電率の厚い絶縁膜が存在するために、容量成分が増大して、高周波特性が悪化するという問題があった。また、プラズマＣＶＤ等によって形成した絶縁膜は、その成膜条件次第では水分が吸湿しやすい。そして、厚膜化すると、絶縁膜が水分をわずかに吸湿した際のストレス変化によって絶縁膜が剥れ、トランジスタの段差部分においてカバレッジや膜質が悪化して、水分を透過又は吸湿しやすい。従って、トランジスタへの水分の浸入を十分に防ぐことが困難であった。

高周波特性の悪化を防ぐために、半導体基板の主表面と空隙形成膜との間に空隙を形成し、その空隙にゲート電極やドレイン電極を内包し、空隙の開口部を樹脂で閉塞した半導体装置が提案されている（例えば、特許文献１参照）。

特開２００９−１８４０６７号公報、特に図３０及び図３１

特許文献１には、空隙内の電極を空隙外部の電極パッドに接続する方法について詳細に記載されていない。金属配線により両者を接続させる場合、金属配線の一端が電極に接続され、金属配線の他端が樹脂から出て電極パッドに接続されることになる。しかし、製造過程において樹脂を熱硬化させた際に、金属配線と樹脂の界面に隙間が生じやすい。従って、耐湿性が劣化するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は高周波特性の悪化を防ぎ、耐湿性を向上させることができる半導体装置及びその製造方法を得るものである。

本発明に係る半導体装置は、主表面を有する半導体基板と、前記主表面上の素子領域内に設けられた電極と、前記主表面上に設けられ、一端が前記電極に接続された金属配線と、前記主表面上の素子領域外に設けられ、前記金属配線とは離間した電極パッドと、前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられた空隙形成膜と、前記開口部を閉塞し、前記電極パッドを覆うことなく、前記金属配線の他端を覆う硬化された樹脂と、前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜と、硬化された前記樹脂に設けられた開口を介して前記金属配線と前記電極パッドを接続する金属膜とを備え、前記金属配線の他端は前記樹脂から出ていないことを特徴とする。

本発明により、高周波特性の悪化を防ぎ、耐湿性を向上させることができる。

本発明の実施の形態１に係る半導体装置を示す上面図である。 図１のＩ−Ｉに沿った断面図である。 図１のＩＩ−ＩＩに沿った断面図である。 図２のＩＩ−ＩＩの高さでの上面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 比較例に係る半導体装置を示す断面図である。 本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。 本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置を示す上面図である。 本発明の実施の形態４に係る半導体装置を示す下面図である。 図１９のＩ−Ｉに沿った断面図である。 図２１のＩＩ−ＩＩの高さでの上面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す上面図である。 図２４のＩ−Ｉに沿った断面図である。 図２５のＩＩ−ＩＩの高さでの上面図である。 本発明の実施の形態７に係る半導体装置を示す上面図である。 本発明の実施の形態７に係る半導体装置を示す下面図である。 図２７のＩ−Ｉに沿った断面図である。 図２９のＩＩ−ＩＩの高さでの上面図である。 本発明の実施の形態８に係る半導体装置の内部を示す上面図である。 本発明の実施の形態８に係る半導体装置を示す下面図である。

本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図２は、図１のＩ−Ｉに沿った断面図である。図３は、図１のＩＩ−ＩＩに沿った断面図である。図４は、図２のＩＩ−ＩＩの高さでの上面図である。

半導体基板１の主表面上の素子領域内に、ドレイン電極２とソース電極３が互いに離間して設けられ、両者の間にゲート電極４が設けられている。ドレイン電極２及びソース電極３はオーミック金属層であり、ゲート電極４はショットキー電極である。一端がドレイン電極２に接続されたドレイン配線５が主表面上に設けられている。ソース電極３上にもソース配線６が設けられている。これらによりトランジスタが構成される。これらの表面はＳｉＮ膜７により保護されている。ＳｉＮ膜７が不要な箇所、例えばソース電極３上のソース配線６上においてＳｉＮ膜７にコンタクトホールが形成されている。

メッキ給電層８及びＡｕメッキ層９が主表面上に設けられ、ソース配線６を介してソース電極３に接合されている。メッキ給電層８及びＡｕメッキ層９と主表面の一部との間に空隙１０が形成されている。空隙１０は、ドレイン配線５の一端、ゲート電極４及びドレイン電極２を内包し、開口部１１を有する。主表面上の素子領域外にドレイン電極パッド１２及びゲート電極パッド１３が設けられている。ドレイン電極パッド１２はドレイン配線５とは離間している。

硬化されたポリイミド膜１４が開口部１１を閉塞し、ドレイン電極パッド１２及びゲート電極パッド１３を覆うことなく、ドレイン配線５の他端を覆っている。ドレイン配線５の他端はポリイミド膜１４から出ていない。空隙１０の内面に撥液膜１５が設けられている。この撥液膜１５は、液状状態のポリイミド膜１４の接触角を半導体基板１、メッキ給電層８及びＡｕメッキ層９よりも大きくする物性を有する。

硬化（イミド化）されたポリイミド膜１４に設けられた開口１６を介してメッキ給電層１７及びＡｕメッキ層１８により、ドレイン配線５の他端とドレイン電極パッド１２が接続されている。なお、図示は省略するが、ゲート電極４に接続されたゲート配線とゲート電極パッド１３も同様に接続されている。

続いて、本実施の形態に係る半導体装置の製造方法を説明する。図５から図１４は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。

まず、図５に示すように、半導体基板１の主表面上の素子領域内にゲート電極４、ドレイン電極２及びソース電極３を形成する。一端がドレイン電極２に接続されたドレイン配線５を主表面上に形成する。これらの表面に、絶縁保護膜としてＳｉＮ膜７をプラズマＣＶＤにより形成し、ＳｉＮ膜７にコンタクトホールを形成する。

次に、図６に示すように、フォトレジスト膜１９を全面に塗布し、転写工程によってソース電極３上のソース配線６上においてフォトレジスト膜１９を開口する。

次に、図７に示すように、例えばスパッタ法によって、Ｔｉ／Ａｕからなるメッキ給電層８を全面に形成する。

次に、図８に示すように、フォトレジスト膜２０を全面に塗布し、転写工程によって開口する。その後、フォトレジスト膜２０の開口部のメッキ給電層８上に電界メッキによってＡｕメッキ層９を形成する。この際に、主表面上の素子領域外にドレイン電極パッド１２及びゲート電極パッド１３を形成する。

次に、図９及び図１０に示すように、フォトレジスト膜２０を除去し、フォトレジスト膜２０を除去した領域のメッキ給電層８を例えばイオンミリングによって除去する。その後、フォトレジスト膜１９を除去する。これにより、メッキ給電層８及びＡｕメッキ層９と主表面の一部との間に空隙１０が形成される。

次に、図１１及び図１２に示すように、等方的な成膜方法により撥液膜１５を全面に形成する。ここで等方的な成膜方法とは、成膜される面の方位や位置によらず、おおよそ等しい厚みで被成膜物が堆積される成膜方法である。これにより、空隙１０の内面にも十分な厚みの撥液膜１５を形成することができる。その後、例えばＲＩＥ装置を用いた異方性エッチングにより、空隙１０の内面以外に形成された不要な撥液膜１５を除去する。

次に、図１３に示すように、例えばスプレーコータ又はスピンコータを用いて、液状状態の感光性のポリイミド膜１４を全面に塗布する。これにより、空隙１０の開口部１１を閉塞し、開口部１１を閉塞し、ドレイン配線５の他端を覆う。その後、ポリイミド膜１４を硬化させる。この際に、空隙１０は、撥液膜１５の効果によりポリイミド膜１４で埋め込まれることなく、維持される。次に、転写工程により、ドレイン配線５の他端上において、硬化されたポリイミド膜１４に開口１６を形成する。

次に、図１及び図２に示すように、メッキ給電層８及びＡｕメッキ層９と同様の方法により、メッキ給電層１７及びＡｕメッキ層１８を形成しパターニングする。これにより、開口１６を介してドレイン配線５の他端とドレイン電極パッド１２を接続するメッキ給電層１７及びＡｕメッキ層１８を形成する。

続いて、本実施の形態の効果を説明する。本実施の形態では、メッキ給電層８及びＡｕメッキ層９と主表面の一部との間に空隙１０が形成されている。この空隙１０が、素子領域のドレイン配線５の一端、ドレイン電極２及びゲート電極４を内包する。従って、半導体基板１とゲート電極４及びドレイン電極２との間に高誘電率の絶縁膜が存在しないため、高周波特性の悪化を防ぐことができる。

本実施の形態の他の効果を比較例と比較して説明する。図１４は比較例に係る半導体装置を示す断面図である。比較例では、ドレイン配線５の他端とドレイン電極パッド１２を接続するために、ドレイン配線５の他端がポリイミド膜１４から出ている。このため、製造過程においてポリイミド膜１４を熱硬化させた際に、ドレイン配線５とポリイミド膜１４の界面に隙間が生じる。この隙間は空隙１０への水分浸入経路になるため、耐湿性が劣化する。

一方、本実施の形態では、硬化されたポリイミド膜１４に設けられた開口１６を介してメッキ給電層１７及びＡｕメッキ層１８によりドレイン配線５の他端とドレイン電極パッド１２が接続されている。従って、ドレイン配線５の他端をポリイミド膜１４から出さないようにできる。これにより、空隙１０への水分浸入経路になりうる隙間の発生を抑制できるため、耐湿性を向上させることができる。

図１５は、本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。メッキ給電層１７及びＡｕメッキ層１８が開口部１１の直上を完全に覆っている。これにより、更に耐湿性を向上させることができる。

図１６は、本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。上記の実施の形態ではメッキ給電層１７及びＡｕメッキ層１８はエアブリッジ金属配線であるが、図１６に示すようにメッキ給電層１７及びＡｕメッキ層１８がエアブリッジ金属配線でなくてもよい。なお、ポリイミド膜１４の形状次第で段切れの問題が無ければ、メッキ給電層１７及びＡｕメッキ層１８を蒸着金属配線で代用してもよい。

なお、ポリイミド膜１４上にＳｉＮ膜などの絶縁保護膜を形成してもよい。これにより、メッキ給電層１７及びＡｕメッキ層１８が絶縁保護膜を介してポリイミド膜１４上に形成され、密着性が増すため、更に耐湿性を向上させることができる。

実施の形態２．
図１７は、本発明の実施の形態２に係る半導体装置を示す断面図である。本実施の形態では、半導体基板１内部に設けられたエピ抵抗層２１により、ドレイン配線５とドレイン電極パッド１２が接続されている。なお、エピ抵抗層２１に限らず、注入抵抗層など、不純物が添加された半導体層であればよい。

ポリイミド膜１４の外周はエピ抵抗層２１の直上で交差する。エピ抵抗層２１とドレイン配線５のオーミックコンタクトを得るためにオーミック金属２２が設けられている。なお、図示は省略するが、ゲート電極４に接続されたゲート配線とゲート電極パッド１３も同様に接続されている。

本実施の形態では、ドレイン配線５の他端がポリイミド膜１４から出ておらず、エピ抵抗層２１によりドレイン配線５とドレイン電極パッド１２が接続されている。これにより、空隙１０への水分浸入経路になりうる隙間の発生を抑制することができるため、耐湿性を向上させることができる。また、実施の形態１と同様に、空隙１０が形成されているため、高周波特性の悪化を防ぐこともできる。

実施の形態３．
図１８は、本発明の実施の形態３に係る半導体装置を示す断面図である。本実施の形態では、半導体基板１内部に埋め込まれた金属層２３により、ドレイン配線５とドレイン電極パッド１２が接続されている。なお、図示は省略するが、ゲート電極４に接続されたゲート配線とゲート電極パッド１３も同様に接続されている。その他の構成は実施の形態２と同様であり、実施の形態２と同様の効果を得ることができる。

実施の形態４．
図１９は、本発明の実施の形態４に係る半導体装置を示す上面図である。図２０は、本発明の実施の形態４に係る半導体装置を示す下面図である。図２１は、図１９のＩ−Ｉに沿った断面図である。図２２は、図２１のＩＩ−ＩＩの高さでの上面図である。実施の形態１と異なる部分のみ説明する。

ドレイン配線５の他端はポリイミド膜１４から出てドレイン電極パッド１２に接続されている。なお、図示は省略するが、ゲート電極４に接続されたゲート配線とゲート電極パッド１３も同様に接続されている。これらの構成を感光性のポリイミド膜２４が覆っている。

ポリイミド膜１４，２４には、メッキ給電層８及びＡｕメッキ層９上に開口が形成されている。この開口を介してメッキ給電層２５及びＡｕメッキ層２６が、Ａｕメッキ層９に接合されている。メッキ給電層２５及びＡｕメッキ層２６は、素子領域のメッキ給電層８、Ａｕメッキ層９、及びポリイミド膜１４を完全に覆い、素子領域の外周にある外周領域において半導体基板１と接合されている。

半導体基板１の裏面にＡｕメッキ層２７，２８が設けられている。このＡｕメッキ層２７は、半導体基板１を貫通するバイアホール２９及びドレイン配線５を介してドレイン電極２に接続されている。同様に、Ａｕメッキ２８はバイアホール３０等を介してゲート電極４に接続されている。

ここで、バイアホール２９，３０とＡｕメッキ層２７，２８の形成方法を説明する。まず、メッキ給電層２５及びＡｕメッキ層２６を形成した後に、半導体基板１を裏面側から薄板化する。次に、フォトレジストをマスクとして半導体基板１の裏面をドライエッチングしてメッキ給電層２５を露出させることで、バイアホール２９，３０を形成する。次に、全面にＡｕメッキ層を形成し、転写工程の後に不要な領域のＡｕメッキ層を例えばＡｕエッチング液（ヨウ素及びヨウ化カリウムの混合水溶液）を用いて除去することで、Ａｕメッキ層２７，２８を形成する。

続いて、本実施の形態の効果を説明する。本実施の形態では、メッキ給電層８及びＡｕメッキ層９と主表面の一部との間に空隙１０が形成されている。この空隙１０が、素子領域のドレイン配線５の一端、ゲート電極４及びドレイン電極２を内包する。従って、半導体基板１とゲート電極４及びドレイン電極２との間に高誘電率の絶縁膜が存在しないため、高周波特性の悪化を防ぐことができる。

また、本実施の形態では、メッキ給電層２５及びＡｕメッキ層２６により素子領域が完全に覆われている。このため、外周領域においてメッキ給電層２５と半導体基板１との界面が剥離しない限りは、素子領域への水分浸入経路は存在しない。さらに、メッキ給電層２５及びＡｕメッキ層２６は水分による腐食に対して非常に強い金属材料である。従って、耐湿性を向上させることができる。また、メッキ給電層２５及びＡｕメッキ層２６を形成した後の製造工程において、メッキ給電層２５及びＡｕメッキ層２６により完全に覆われた素子領域や電極パッドの損傷を防ぐこともできる。

なお、本実施の形態に係る半導体装置をパッケージに実装する場合、Ａｕメッキ層２６が設けられた主表面側がダイボンド面となり、基板裏面のＡｕメッキ層２７，２８にそれぞれワイヤボンドを行う。

また、本実施の形態は、トランジスタなどの能動素子だけでなく、ＭＩＭキャパシタやマイクロストリップ線路などの受動素子を半導体基板１の主表面上に一体化させたいわゆるＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波集積回路）にも適用することができる。この場合、メッキ給電層２５及びＡｕメッキ層２６は、トランジスタだけでなく、受動素子も完全に覆うことになる。これにより、受動素子の材料が腐食しやすい場合でも、受動素子の劣化（腐食）を防止することができる。また、半導体基板１の裏面側にも受動素子が形成されていてもよい。

実施の形態５．
図２３は、本発明の実施の形態５に係る半導体装置を示す断面図である。主表面の外周領域に、半導体基板１とオーミック接合したオーミック金属層３１が設けられている。メッキ給電層２５及びＡｕメッキ層２６はオーミック金属層３１を介して半導体基板１と接合されている。その他の構成は実施の形態４と同様である。

オーミック金属層３１の形成時に、熱処理によって半導体基板１と共晶部が形成される。従って、オーミック金属層３１と半導体基板１との界面における密着強度は、メッキ給電層８と半導体基板１との界面における密着強度よりも強くなる。これにより、空隙１０への水分浸入経路になりうるメッキ給電層２５と半導体基板１との間での剥離を抑制することができため、耐湿性を向上させることができる。

実施の形態６．
図２４は、本発明の実施の形態６に係る半導体装置を示す上面図である。図２５は、図２４のＩ−Ｉに沿った断面図である。図２６は、図２５のＩＩ−ＩＩの高さでの上面図である。

素子領域と外周領域の間の領域でも、メッキ給電層２５及びＡｕメッキ層２６が半導体基板１と接合されている。これにより、メッキ給電層２５と半導体基板１との付着力が弱い場合でも、製造工程等で掛かる外力等によって両者の界面で剥離が発生するのを防ぐことができる。なお、本実施の形態の構成を実施の形態５に適用することもできる。

実施の形態７．
図２７は、本発明の実施の形態７に係る半導体装置を示す上面図である。図２８は、本発明の実施の形態７に係る半導体装置を示す下面図である。図２９は、図２７のＩ−Ｉに沿った断面図である。図３０は、図２９のＩＩ−ＩＩの高さでの上面図である。

Ａｕメッキ層３２，３３が、主表面上においてＡｕメッキ層２６よりも外側に設けられている。このＡｕメッキ層３２は、半導体基板１を貫通するバイアホール３４を介してＡｕメッキ層２７に接続されている。なお、図示は省略するが、Ａｕメッキ層２８とＡｕメッキ層３３も同様に接続されている。その他の構成は実施の形態４と同様である。

このように半導体基板１の主表面にゲート、ソース、及びドレイン用の外部端子が設けられているため、いわゆるフリップチップ実装に対応することができる。従って、パッケージの小型化・薄層化が可能である。なお、本実施の形態の構成を実施の形態５，６に適用することもできる。

実施の形態８．
図３１は、本発明の実施の形態８に係る半導体装置の内部を示す上面図である。図３２は、本発明の実施の形態８に係る半導体装置を示す下面図である。

Ａｕメッキ層３５が半導体基板１の裏面に設けられている。このＡｕメッキ層３５は、半導体基板１を貫通するバイアホール３６を介してメッキ給電層８及びＡｕメッキ層９に接続されている。その他の構成は実施の形態４と同様である。

このように半導体基板１の裏面にゲート、ソース、及びドレイン用の外部端子が設けられているため、いわゆる表面実装に対応することができる。また、実施の形態７よりも半導体装置の外形寸法を縮小化できるため、実施の形態７よりも更にパッケージの小型化・薄層化が可能である。なお、本実施の形態の構成を実施の形態５，６に適用することもできる。

なお、上記の実施の形態では、半導体基板１の主表面上の素子領域内に電界効果トランジスタを設けた場合について説明したが、素子領域内にベース電極、エミッタ電極、及びコレクタ電極を有するバイポーラトランジスタを設けてもよい。

１ 半導体基板
２ ドレイン電極（電極、第１の電極）
３ ソース電極（第２の電極）
４ ゲート電極（電極、第１の電極）
５ ドレイン配線（金属配線）
８ メッキ給電層（空隙形成膜、空隙形成金属膜）
９ Ａｕメッキ層（空隙形成膜、空隙形成金属膜）
１０ 空隙
１１ 開口部
１２ ドレイン電極パッド（電極パッド）
１４ ポリイミド膜
１５ 撥液膜
１７ メッキ給電層（金属膜）
１８ Ａｕメッキ層（金属膜）
２１ エピ抵抗層（導電層）
２３ 金属層（導電層）
２５ メッキ給電層（第１の金属膜）
２６ Ａｕメッキ層（第１の金属膜）
２７，２８ Ａｕメッキ層（第２の金属膜）
２９，３０，３６ バイアホール
３１ オーミック金属層
３２，３３，３５ Ａｕメッキ層（第３の金属膜）

Claims (4)

1. 主表面を有する半導体基板と、
   前記主表面上の素子領域内に設けられた電極と、
   前記主表面上に設けられ、一端が前記電極に接続された金属配線と、
   前記主表面上の素子領域外に設けられ、前記金属配線とは離間した電極パッドと、
   前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられた空隙形成膜と、
   前記開口部を閉塞し、前記電極パッドを覆うことなく、前記金属配線の他端を覆う硬化された樹脂と、
   前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜と、
   硬化された前記樹脂に設けられた開口を介して前記金属配線と前記電極パッドを接続する金属膜とを備え、
   前記金属配線の他端は前記樹脂から出ていないことを特徴とする半導体装置。
2. 前記金属膜は前記開口部の直上を完全に覆うことを特徴とする請求項１に記載の半導体装置。
3. 前記金属膜はエアブリッジ金属配線であることを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体基板の主表面上の素子領域内に電極を形成する工程と、
   前記主表面上に前記電極に一端が接続された金属配線を形成する工程と、
   前記主表面上の素子領域外に、前記金属配線とは離間した電極パッドを形成する工程と、
   前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に空隙形成膜を形成する工程と、
   液状状態の樹脂により、前記開口部を閉塞し、前記金属配線の他端を覆い、前記樹脂を硬化させる工程と、
   前記樹脂を形成する前に、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜を前記空隙の内面に形成する工程と、
   硬化された前記樹脂に開口を形成する工程と、
   前記開口を介して前記金属配線の他端と前記電極パッドを接続する金属膜を形成する工程とを備え、
   前記金属配線の他端は前記樹脂から出ていないことを特徴とする半導体装置の製造方法。

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