KR20160025449A - 3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물 - Google Patents

3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물 Download PDF

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켄조우 오오키타
이사오 아리토메
케이스케 구리야마
타이치 마츠모토
카즈토 와타나베
아츠시 고바야시
스기로우 시모다
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제이에스알 가부시끼가이샤
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Abstract

(과제) 도전성이 양호한 3차원 배선을 갖고, 당해 3차원 배선을 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이한 3차원 배선을 갖는 회로 장치를 제공한다.
(해결 수단) 상측 배선(12a)과 하측 배선(13a)이 콘택트 플러그(CP)에 의해 서로 전기적으로 접속되어 있는 3차원 배선을 갖는 실리콘 관통 배선 기판(1)을 제작함에 있어서, 콘택트 플러그(CP)를 구성하는 시드층(S)은, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물의 도막을 가열함으로써 형성한다.

Description

3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물{METHOD FOR FORMING THREE-DIMENSIONAL WIRING, CIRCUIT DEVICE HAVING THREE-DIMENSIONAL WIRING, AND COMPOSITION FOR FORMING METAL FILM FOR THREE-DIMENSIONAL WIRING}
본 발명은, 3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물에 관한 것이다.
집적 회로나 회로 기판 등에서는, 회로 소자의 고밀도 실장화, 고배선 밀도화, 배선 길이의 저감 등을 도모하기 위해, 소정의 배선이나 회로를 2개 이상의 배선층으로 나누어 설계하고, 이들 배선층을 기판의 상하면에 분산 배치하거나 1개의 기판의 편면 상에 적층하는 3차원 배선 기술이 다용되고 있다. 배선층끼리의 전기적인 접속은, 예를 들면 2개의 배선층을 기판의 상하면에 분산 배치하는 경우에는, 한쪽의 배선층측으로부터 기판을 관통하여 다른 한쪽의 배선층측에 도달하는 관통 전극(이하, 콘택트 플러그라고 함)에 의해 행해진다. 또한, 1개의 기판의 편면 상에 복수의 배선층을 적층하는 경우에는, 상측의 배선층을 관통하여 당해 배선층의 하측에 위치하는 배선층에 도달하는 콘택트 플러그에 의해 행해진다. 「실리콘 관통 전극, 도쿄전기대학 출판국, 2011년」, 「과학 기술 동향(Science ＆ Technology Trends), 2010년 4월호, p23-33」 및, 「일렉트로닉스 실장 학회지　Vol.12, No.2, 2009년」에는, 실리콘 칩에 콘택트 플러그를 형성하고, 실리콘 칩 상면측의 배선과 하면측의 전극을 콘택트 플러그에 의해 전기적으로 접속하는 기술이 기재되어 있다.
콘택트 플러그의 형성 방법으로서는, 콘택트 플러그 형성용의 비어 홀 내에 도전성 페이스트를 충전하는 방법이 알려져 있다. 예를 들면 일본공개특허공보 2002-144523호 및 일본공개특허공보 2004-039887호에는, 비어 홀 내에 스퀴지를 이용하여 도전성 페이스트를 충전하는 방법이 기재되어 있다. 또한, 도전성 페이스트를 이용한 콘택트 플러그보다도 세경(細徑)이고 또한 고도전성의 콘택트 플러그를 형성할 수 있는 형성 방법으로서, 예를 들면 일본공개특허공보 2011-205222호, 일본공개특허공보 2000-068651호 및, 「실리콘 관통 전극, 도쿄전기대학 출판국, 2011년」에는, 비어 홀의 내벽에 물리적 기상 증착법(PVD법), 화학적 기상 증착법(CVD법), 원자층 퇴적법(ALD법) 등으로 시드층을 형성한 후에 전해 도금법으로 도전체를 석출시켜 비어 홀을 메우는 방법이 기재되어 있다.
그리고, 저압 분위기 중 내지 진공 중에서 성막하는 PVD법, CVD법, ALD법 등보다도 저비용이고 또한 단시간에 금속막을 성막할 수 있는 방법으로서, 금속 입자의 분산액이나, 금속 입자의 전구체가 되는 금속염 등을 함유한 조성물을 도공한 후에 가열 처리함으로써 금속막을 형성하는 방법도 알려져 있다.
예를 들면 일본공개특허공보 2001-035255호 및 일본공개특허공보 2002-121606호에는, 금속 초미립자를 분산매에 분산시킨 분산액을 기재(基材) 상에 도공한 후에 가열 처리하여 금속막을 형성하는 것이 기재되어 있다. 일본공개특허공보 2008-013466호, 일본공개특허공보 2008-031104호 및, 일본공개특허공보 2005-002471호에는, 포름산 구리와 아민을 함유한 조성물을 기재 상에 도공한 후에 아르곤 분위기 중에서 가열 처리하여 구리 배선을 형성하는 것이 기재되어 있다.
일본공개특허공보 2004-162110호에는, 구리염과 아민을 함유한 조성물을 기재 상에 도공한 후에 가열 처리하여 구리 배선을 형성하는 것이 기재되어 있다. 일본공개특허공보 2010-242118호에는, 포름산 구리와 알칸올아민을 함유한 조성물을 기재 상에 도공한 후에 가열 처리하여 구리 배선을 형성하는 것이 기재되어 있다. 일본공개특허공보 2011-034749호 및 일본공개특허공보 2011-034750호에는, 귀금속 미립자, 구리염, 환원제 및, 모노아민을 함유한 조성물을 기재 상에 도공한 후에 가열 처리하여 구리 배선을 형성하는 것이 기재되어 있다. 그리고, 미국특허공보 제6,048,790호에는, 열분해성의 금속 전구체를 기재 상에 도공한 후에 환원성 분위기 중에서 열분해하여 구리 배선을 형성하는 것이 기재되어 있다. 미국특허공보 제7,629,017호에는, 구리를 포함하는 도전성 전구체를 기재 상에 도공하고, 가열함으로써 도전체를 기판 상에 형성하는 방법에 대해서 기재되어 있다.
일본공개특허공보 2002-144523호 일본공개특허공보 2004-039887호 일본공개특허공보 2011-205222호 일본공개특허공보 2000-068651호 일본공개특허공보 2001-035255호 일본공개특허공보 2002-121606호 일본공개특허공보 2008-013466호 일본공개특허공보 2008-031104호 일본공개특허공보 2005-002471호 일본공개특허공보 2004-162110호 일본공개특허공보 2010-242118호 일본공개특허공보 2011-034749호 일본공개특허공보 2011-034750호 미국특허공보 제6,048,790호 미국특허공보 제7,629,017호
실리콘 관통 전극, 도쿄전기대학 출판국, 2011년 과학 기술 동향(Science ＆ Technology Trends), 2010년 4월호, p23-33 일렉트로닉스 실장 학회지　Vol.12, No.2, 2009년
도전성이 양호한 콘택트 플러그를 형성한다는 관점에서는, 도금법에 의해 당해 콘택트 플러그를 형성하는 것이 바람직하다. 그러나, 최근에는 고밀도 실장화나 고배선 밀도화의 진전에 의해 비어 홀이 소경화되고, 이에 수반하여 비어 홀의 애스펙트비(구경(口徑)에 대한 깊이의 비)는 높아(커)지고 있는 점에서, 기상 증착법 및 도공법의 어느 것에 의해서도, 비어 홀 내에 양호한 단차 피복성하에 시드층을 형성하는 것이 곤란해지고 있다.
시드층의 단차 피복성이 낮은 경우에는, 도금법에 의해 비어 홀을 금속으로 메울 때에, 비어 홀의 상단부측에서의 금속의 석출이 하단부측에서의 금속의 석출보다도 과대해지고, 비어 홀의 하단부측에 충분한 양의 금속을 석출시키는 것이 곤란해지기 쉬워짐과 함께, 보이드가 발생하기 쉬워진다. 또한, 비어 홀의 하단부측에 충분한 양의 금속을 석출시키기 위해서는 장시간을 필요로 하고, 결과적으로 기재의 상면에 필요 이상으로 두꺼운 금속층이 형성되어 그것의 제거에 장시간을 필요로 하게 됨으로써, 생산성의 저하, 제조 비용의 상승, 여분의 금속층을 화학적 기계적 연마(CMP) 등의 방법으로 제거할 때의 택트 타임의 증대 등을 초래한다. 고성능의 기상 증착 장치를 이용하면, 고(高)애스펙트비의 비어 홀 내에도 양호한 단차 피복성하에 시드층을 형성하는 것이 가능하지만, 이러한 장치의 이용은 3차원 배선의 제조 비용의 증대로 이어짐과 함께, 생산성의 저하로도 이어진다.
본 발명의 목적은, 도전성이 양호한 3차원 배선을 비교적 높은 생산성하에, 또한 비교적으로 낮은 제조 비용하에 형성할 수 있는 3차원 배선의 형성 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 도전성이 양호한 3차원 배선을 갖고, 당해 3차원 배선을 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이한 3차원 배선을 갖는 회로 장치를 제공함에 있다.
본 발명의 또 다른 목적은, 애스펙트비가 큰 관통공이나 블라인드 비어 홀이라도 당해 관통공이나 블라인드 비어 홀 내에 양호한 단차 피복성하에 금속막을 용이하게 형성할 수 있는 3차원 배선용의 금속막 형성용 조성물을 제공하는 것에 있다.
본 발명자들은 상기 과제를 해결하기 위해 예의 검토를 행했다. 그 결과, 이하의 구성을 갖는 3차원 배선의 형성 방법, 3차원 배선을 갖는 회로 장치 및, 3차원 배선용의 금속막 형성용 조성물에 의해 상기 과제를 해결할 수 있는 것을 발견하고, 본 발명을 완성하기에 이르렀다.
즉, 이하의 [1]∼[20]에 관한 것이다.
[1] 기재 또는 전기 절연막에 형성된 관통공 내에 콘택트 플러그가 형성되고, 상기 기재 또는 상기 전기 절연막의 상면측에 형성된 상측 배선과, 상기 기재 또는 상기 전기 절연막의 하면측에 형성된 하측 배선이 상기 콘택트 플러그에 의해 서로 전기적으로 접속되어 있는 3차원 배선의 형성 방법으로서,
상기 관통공이 형성된 기재 또는 전기 절연막, 또는 상기 관통공에 성형되는 블라인드 비어 홀이 형성된 기재 또는 전기 절연막에, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물을 도공하고, 상기 기재 또는 상기 전기 절연막의 상면과 상기 관통공의 내면 또는 상기 블라인드 비어 홀의 내면에 도막을 형성하는 도막 형성 공정과,
상기 도막을 가열하여 금속막으로 하는 금속막 형성 공정과,
상기 금속막을 시드층으로서 이용한 도금법에 의해, 상기 금속막 상에 도전체를 퇴적시켜 상기 관통공 또는 상기 블라인드 비어 홀을 메우는 도금 공정과,
상기 도금 공정에서 퇴적한 잉여의 도전체를 화학적 기계적 연마법에 의해 제거하는 연마 공정을 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
[2] 상기 금속막 형성용 조성물의 점도는 1Pa·s 이하, 금속 농도는 5∼50질량％인 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[3] 상기 금속막 형성 공정에서, 상기 도막을 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 가열하는 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[4] 상기 금속막 형성 공정에서, 상기 관통공의 내벽 상 또는 상기 블라인드 비어 홀의 내벽 상에서의 두께의 평균값이 10∼2000㎚의 금속막을 형성하는 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[5] 상기 금속막은 구리 입자의 소결막인 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[6] 상기 관통공 또는 상기 블라인드 비어 홀의 구경은 1∼100㎛, 깊이는 20∼200㎛, 상기 구경에 대한 상기 깊이의 비는 1∼50인 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[7] 상기 금속막 형성 공정에 앞서, 상기 관통공 또는 상기 블라인드 비어 홀의 내면 상에 배리어층의 모재가 되는 고융점막을 형성하는 고융점막 형성 공정을 추가로 포함하는 것을 특징으로 하는 상기 [1]에 기재된 3차원 배선의 형성 방법.
[8] 기재 또는 전기 절연막에 형성된 관통공 내에 콘택트 플러그가 형성되고, 상기 기재 또는 상기 전기 절연막의 상면측에 형성된 상측 배선과, 상기 기재 또는 상기 전기 절연막의 하면측에 형성된 하측 배선이 상기 콘택트 플러그에 의해 서로 전기적으로 접속되어 있는 3차원 배선의 형성 방법으로서,
상기 기재 또는 상기 전기 절연막에 관통공 또는 블라인드 비어 홀을 형성하는 홀 형성 공정과,
상기 관통공의 하단측 또는 상기 블라인드 비어 홀의 저면 상에, 기상 증착법에 의해 도전체를 퇴적시켜 저부 시드층을 형성하는 저부 시드층 형성 공정과,
상기 저부 시드층이 형성된 기재 또는 전기 절연막에, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물을 도공하고, 상기 기재 또는 상기 전기 절연막의 상면, 상기 관통공 또는 상기 블라인드 비어 홀의 내벽 및, 상기 저부 시드층의 상면을 덮는 도막을 형성하는 도막 형성 공정과,
상기 도막을 가열하여 금속막으로 하는 금속막 형성 공정과,
상기 금속막을 시드층으로서 이용한 도금법에 의해, 상기 금속막 상에 도전체를 퇴적시켜 상기 관통공 또는 상기 블라인드 비어 홀을 메우는 도금 공정과,
상기 도금 공정에서 퇴적한 잉여의 도전체를 화학적 기계적 연마법에 의해 제거하는 연마 공정을 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
[9] 상기 금속막 형성용 조성물의 점도는 1Pa·s 이하, 금속 농도는 5∼50질량％인 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[10] 상기 금속막 형성 공정에서, 상기 도막을 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 가열하는 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[11] 상기 금속막 형성 공정에서, 상기 관통공의 내벽 상 또는 상기 블라인드 비어 홀의 내벽 상에서의 두께의 평균값이 10∼2000㎚의 금속막을 형성하는 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[12] 상기 금속막은 구리 입자의 소결막인 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[13] 상기 관통공 또는 상기 블라인드 비어 홀의 구경은 1∼100㎛, 깊이는 20∼200㎛, 상기 구경에 대한 상기 깊이의 비는 1∼50인 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[14] 상기 금속막 형성 공정에 앞서, 상기 관통공 또는 상기 블라인드 비어 홀의 내면 상에 배리어층의 모재가 되는 고융점막을 형성하는 고융점막 형성 공정을 추가로 포함하는 것을 특징으로 하는 상기 [8]에 기재된 3차원 배선의 형성 방법.
[15] 상기 [1]∼[14] 중 어느 1항에 기재된 3차원 배선의 형성 방법에 의해 형성된 3차원 배선을 갖는 것을 특징으로 하는 회로 장치.
[16] 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
[17] 상기 금속의 염은 구리 또는 니켈을 포함하는 카본산 염이고, 상기 금속의 입자는 구리 입자 또는 니켈 입자인 것을 특징으로 하는 상기 [16]에 기재된 3차원 배선용의 금속막 형성용 조성물.
[18] 상기 금속의 염은 포름산 구리 또는 포름산 니켈이고, 상기 금속의 입자는, 평균 입자경이 5∼100㎚인 구리 입자 또는 니켈 입자인 것을 특징으로 하는 상기 [17]에 기재된 3차원 배선용의 금속막 형성용 조성물.
[19] 아민 화합물을 추가로 함유하는 것을 특징으로 하는 상기 [16]에 기재된 3차원 배선용의 금속막 형성용 조성물.
[20] 점도가 1Pa·s 이하, 금속 농도가 5∼50질량％인 것을 특징으로 하는 상기 [16]에 기재된 3차원 배선용의 금속막 형성용 조성물.
도 1a는 3차원 배선을 갖는 회로 장치에 대한 실시 형태 1을 개략적으로 나타내는 평면도이다.
도 1b는 도 1a에 나타낸 Ⅰ-Ⅰ선 단면의 개략도이다.
도 2a는 도 1a 및 도 1b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 2b는 도 1a 및 도 1b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 2c는 도 1a 및 도 1b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 2d는 도 1a 및 도 1b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 3a는 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 3b는 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 3c는 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 3d는 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 3e는 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 4a는 3차원 배선을 갖는 회로 장치에 대한 실시 형태 2를 개략적으로 나타내는 평면도이다.
도 4b는 도 4a 중에 일점 쇄선으로 그린 원(C)에 의해 둘러싸인 영역의 확대도이다.
도 5a는 도 4a 및 도 4b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 5b는 도 4a 및 도 4b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 5c는 도 4a 및 도 4b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 6a는 도 5c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 6b는 도 5c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 6c는 도 5c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 7a는 3차원 배선을 갖는 회로 장치에 대한 실시 형태 3을 개략적으로 나타내는 평면도이다.
도 7b는 도 7a에 나타낸 Ⅰ-Ⅰ선 단면의 개략도이다.
도 8a는 도 7a 및 도 7b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 8b는 도 7a 및 도 7b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 8c는 도 7a 및 도 7b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 8d는 도 7a 및 도 7b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 9a는 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 9b는 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 9c는 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 9d는 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 9e는 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 10a는 3차원 배선을 갖는 회로 장치에 대한 실시 형태 4를 개략적으로 나타내는 평면도이다.
도 10b는 도 10a에 나타낸 Ⅰ-Ⅰ선 단면의 개략도이다.
도 11a는 도 10a 및 도 10b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 11b는 도 10a 및 도 10b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 11c는 도 10a 및 도 10b에 나타낸 3차원 배선을 갖는 회로 장치(실리콘 관통 배선 기판)를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다.
도 12a는 도 11c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 12b는 도 11c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 12c는 도 11c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 13은 블라인드 비어 홀이 형성된 실리콘 웨이퍼 상에 금속막 형성용 조성물을 스핀 코팅법에 의해 도공하여 도막을 얻고, 이 도막을 가열하여 구리막을 형성했을 때의 구리막의 상태를 나타내는 주사형 전자 현미경 사진이다.
도 14는 블라인드 비어 홀이 형성된 실리콘 웨이퍼 상에 금속막 형성용 조성물을 스핀 코팅법에 의해 도공하여 도막을 얻고, 이 도막을 가열하여 구리막을 형성했을 때의 구리막의 상태를 나타내는 다른 주사형 전자 현미경 사진이다.
도 15는 블라인드 비어 홀이 형성된 실리콘 웨이퍼 상에 금속막 형성용 조성물을 스핀 코팅법에 의해 도공하여 도막을 얻고, 이 도막을 가열하여 구리막을 형성했을 때의 구리막의 상태를 나타내는 또 다른 주사형 전자 현미경 사진이다.
(발명을 실시하기 위한 형태)
실시 형태 1.
<3차원 배선을 갖는 회로 장치>
도 1a는, 3차원 배선을 갖는 회로 장치에 대한 실시 형태 1을 개략적으로 나타내는 평면도이고, 도 1b는, 도 1a에 나타낸 Ⅰ-Ⅰ선 단면의 개략도이다. 도 1a 및 도 1b에 나타내는 3차원 배선을 갖는 회로 장치는 실리콘 관통 배선 기판이다. 이하, 당해 실리콘 관통 배선 기판의 참조 부호를 「1」로 하여 설명한다.
실리콘 관통 배선 기판(1)은, 실리콘 기판(10)과, 실리콘 기판(10)의 상면 상에 상측 배리어층을 개재하여 형성된 복수의 상측 배선과, 실리콘 기판(10)의 하면 상에 하측 배리어층을 개재하여 형성된 복수의 하측 배선과, 각각이 실리콘 기판(10)을 관통하여 소정의 상측 배선과 소정의 하측 배선을 전기적으로 접속하는 복수의 콘택트 플러그를 갖는다. 각 상측 배리어층은, 평면에서 보았을 때, 그 위의 상측 배선과 동일한 형상 및 크기를 갖는다. 마찬가지로, 각 하측 배리어층은, 평면에서 보았을 때, 그 아래의 하측 배선과 동일한 형상 및 크기를 갖는다.
도 1a에는 5개의 상측 배선(12a∼12e)이 나타나 있으며, 도 1b에는 3개의 상측 배선(12a∼12c)과 2개의 하측 배선(13a∼13b)이 나타나 있다. 또한, 도 1a에는 6개의 콘택트 플러그(14a∼14f)가 나타나 있으며, 도 1b에는 3개의 콘택트 플러그( 14a∼14c)가 나타나 있다. 콘택트 플러그에 의해 서로 전기적으로 접속된 상측 배선 및 하측 배선은, 콘택트 플러그와 함께 1개의 3차원 배선을 구성한다.
도 1b에 나타내는 바와 같이, 각각의 상측 배리어층(11a1∼11a3)은, 대응하는 콘택트 플러그(14a, 14b, 또는 14c)가 형성되어 있는 관통공(TH)의 내벽으로부터 실리콘 기판(10)의 상면을 덮고, 각 하측 배리어층(11b1, 11b2)은 실리콘 기판(10)의 하면을 덮는다. 상측 배리어층(11a1∼11a3) 및 하측 배리어층(11b1, 11b2)의 각각은, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하고, 각 상측 배선(12a∼12e), 각 하측 배선(13a∼13b) 및, 각 콘택트 플러그(14a∼14f)로부터 실리콘 기판(10)으로의 일렉트로마이그레이션의 발생을 억제한다.
상측 배리어층(11a1∼11a3) 및 하측 배리어층(11b1, 11b2) 각각의 재료의 구체예로서는, 티탄막 상에 티탄 질화물막 및 티탄막을 이 순서로 적층한 3층 적층막, 티탄막 상에 티탄 질화물막을 적층한 2층 적층막, 실리콘 산화물막, 티탄막, 탄탈막, 탄탈 질화물막, 텅스텐 질화물막 등을 들 수 있다. 실리콘 산화물막에 의해 상측 배리어층(11a1∼11a3) 또는 하측 배리어층(11b1, 11b2)을 형성하는 경우에는, 실리콘 기판(10)의 표면을 자연 산화시킴으로써 당해 배리어층을 형성하는 것이 가능하다. 또한, 도 1b에 있어서는, 상측 배리어층(11a1∼11a3)으로의 해칭의 부여를 생략하고 있다.
각 상측 배선(12a∼12e) 및 각 하측 배선(13a∼13b)은, 예를 들면 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료로 이루어지고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다.
각 콘택트 플러그(14a∼14c)는, 대응하는 관통공(TH)의 내벽 상에 상측 배리어층(11a1, 11a2, 또는 11a3)을 개재하여 형성된 시드층(S)과, 시드층(S) 상에 형성되어 관통공(TH)을 메우는 플러그 본체(PB)를 갖는다. 다른 콘택트 플러그에 대해서도 동일하다.
각 시드층(S)은, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물의 도막을 가열하여 형성된 금속막이고, 대응하는 관통공(TH)의 하단으로부터 상단에 걸쳐 연재되어 있다. 시드층(S)의 재료가 되는 금속막 형성용 조성물에 대해서는, 뒤에 상술한다.
개개의 시드층(S)의 두께는, 관통공(TH)의 내벽 상에서의 평균값으로 10∼2000㎚의 범위 내로 하는 것이 바람직하고, 30∼50㎚의 범위 내로 하는 것이 더욱 바람직하다. 또한, 각 시드층(S)은, 구리 입자의 소결막인 것이 바람직하다. 그리고, 당해 시드층(S)이 형성되는 관통공(TH)은, 구경(상측 배리어층(11a1∼11a3) 또는 그의 모재의 형성이 끝난 단계에서의 구경)이 1∼100㎛의 범위 내, 더욱 바람직하게는 4∼100㎛의 범위 내에서, 당해 구경에 대한 깊이의 비가 1∼50의 범위 내인 것이 바람직하다.
각 플러그 본체(PB)는, 도금법에 의해 시드층(S) 상에 퇴적되어 관통공(TH)을 메우는 도전체로 이루어진다. 개개의 플러그 본체(PB)는, 예를 들면 구리나 니켈 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금에 의해 형성할 수 있다.
전술한 각 구성 요소를 갖는 실리콘 관통 배선 기판(1)에서는, 각 콘택트 플러그(14a∼14f)의 플러그 본체(PB)가 도금법으로 형성되고, 이들 콘택트 플러그(14a∼14f)에 의해 상측 배선(12a∼12e)과 소정의 하측 배선이 전기적으로 접속되어 있기 때문에, 당해 실리콘 관통 배선 기판(1)이 갖는 3차원 배선의 도전성은 양호하다.
또한, 전술한 금속막 형성용 조성물의 도막은 스텝 커버리지성이 양호하고, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 대략 균일한 금속막을 용이하게 형성할 수 있다. 이 때문에, 도금법으로 플러그 본체(PB)를 형성할 때에, 플러그 본체(PB)의 하단측의 형성에 필요로 하는 시간과 상단측의 형성에 필요로 하는 시간과의 차이가 작아진다. 결과적으로, 플러그 본체(PB)의 형성시에 실리콘 기판(10)의 상면측에 도금막이 과잉하게 퇴적되어 그 제거에 장시간을 필요로 한다는 사태가 되는 것이나, 실리콘 기판(10)의 상면측에 퇴적된 도금막을 화학적 기계적 연마(CMP)법 등의 방법으로 제거할 때에 택트 타임이 증대한다는 사태가 되는 것이 억제된다. 또한, 플러그 본체(PB) 내에서의 보이드의 발생이 억제된다.
따라서, 실리콘 관통 배선 기판(1)은, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이하다.
이하, 실리콘 관통 배선 기판(1)의 제조 방법을 예를 들면, 도 2a∼도 2d 및 도 3a∼도 3e를 참조하여, 3차원 배선의 형성 방법의 일 실시 형태를 설명한다.
<3차원 배선의 형성 방법>
도 2a∼도 2d는, 각각, 도 1a 및 도 1b에 나타낸 실리콘 관통 배선 기판을 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다. 또한, 도 3a∼도 3e는, 각각, 도 2d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 2a에 나타내는 바와 같이, 도 1a 및 도 1b에 나타낸 실리콘 관통 배선 기판(1)을 제조함에 있어서는, 우선, 실리콘 기판(10)(도 1a 및 도 1b 참조)에 최종적으로 성형되는 모재(20)의 상면 상에 마스크 재료층(21)을 형성한다. 이 마스크 재료층(21)의 재질은, 후술하는 블라인드 비어 홀을 웨트 에칭법에 의해 형성하는지 드라이 에칭법에 의해 형성하는지에 따라서, 적절하게 선택된다. 웨트 에칭법에 의해 블라인드 비어 홀을 형성하는 경우에는, 유기계의 포지티브형 레지스트층 또는 네거티브형 레지스트층을 마스크 재료층(21)으로서 이용할 수 있다. 또한, 드라이 에칭법에 의해 블라인드 비어 홀을 형성하는 경우에는, 예를 들면 플라즈마 CVD법에 의해 성막한 실리콘 질화물막을 마스크 재료층(21)으로서 이용할 수 있다.
이어서, 마스크 재료층(21)을 리소그래피법 등에 의해 패터닝하여, 도 2b에 나타내는 바와 같이, 복수의 소정 개소에 각각 개구부(OP1)가 형성된 에칭 마스크(21a)를 얻는다. 각 개구부(OP1)의 형성 위치는, 도 1b에 나타낸 관통공(TH)의 형성 개소에 대응한다.
다음으로, 모재(20)의 상면측으로부터 예를 들면 반응성 이온 에칭법에 의해 모재(20)를 에칭하여, 도 2c에 나타내는 바와 같이, 당해 모재(20)의 복수 개소에 블라인드 비어 홀(BV)을 형성한다. 개개의 블라인드 비어 홀(BV)의 구경은 1∼100㎛, 깊이는 20∼200㎛, 애스펙트비(구경에 대한 깊이의 비)는 1∼50으로 하는 것이 바람직하다. 에칭 마스크(21a)는, 블라인드 비어 홀(BV)의 형성 후에 제거한다.
다음으로, 모재(20)의 상면 및 각 블라인드 비어 홀(BV)의 내면에 PVD법 또는 CVD법에 의해 상측 배리어층의 모재가 되는 상측 배리어층용 고융점막을 형성한 후, 전술한 금속막 형성용 조성물을 스핀 코팅법이나 인쇄법 등에 의해 도공하여 도막을 형성하고, 당해 도막을 가열하여 금속막으로 한다. 도 2d에 나타내는 바와 같이, 모재(20)의 상면 및 각 블라인드 비어 홀(BV)의 내면 상에는, 상측 배리어층용 고융점막(22)과 금속막(23)이 이 순서로 적층된다.
상측 배리어층용 고융점막(22)은, 도 1b에 나타낸 각 상측 배리어층(11a1∼11a3)의 모재에 상당하고, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하는 고융점막, 구체적으로는, 티탄막 상에 티탄 질화물막 및 티탄막을 이 순서로 적층한 3층 적층막, 티탄막 상에 티탄 질화물막을 적층한 2층 적층막, 실리콘 산화물막, 티탄막, 탄탈막, 탄탈 질화물막, 텅스텐 질화물막 등의 고융점막을 PVD법이나 CVD법 등에 의해 성막함으로써 형성 가능하다. 또한, 도 2d 그리고 뒤에 서술하는 도 3a 및 도 3b에 있어서는, 상측 배리어층용 고융점막(22)으로의 해칭의 부여를 생략하고 있다.
금속막(23)은, 도 1b에 나타낸 시드층(S)의 모재에 상당한다. 당해 금속막(23)은, 양호한 단차 피복성을 갖는다. 금속막(23)을 형성함에 있어서는, 금속막 형성용 조성물의 도공시의 점도를 1Pa·s 이하, 금속 농도를 5∼50질량％로 하는 것이 바람직하고, 도막의 가열은, 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 행하는 것이 바람직하다. 또한, 블라인드 비어 홀(BV)의 내벽 상에서의 금속막(23)의 두께의 평균값이 10∼2000㎚의 범위 내가 되도록 도공량을 조정하는 것이 바람직하다. 금속막(23)은, 구리 입자의 소결막인 것이 바람직하다.
다음으로, 도금법에 의해 금속막(23)의 외표면 전체에 걸쳐 구리 등의 도전체를 퇴적시켜, 도전체층(24)을 형성한다. 도 3a에 나타내는 바와 같이, 도전체층(24)의 형성은, 당해 도전체층(24)에 의해 각 블라인드 비어 홀(BV)이 메워질 때까지 행한다. 도전체층(24)은, 도 1b에 나타낸 각 플러그 본체(PB)의 모재가 된다.
이어서, 금속막(23) 및 도전체층(24)의 각각에 대해서, 모재(20)의 상면측에 형성된 영역을 화학적 기계적 연마(CMP)법 등에 의해 연마 제거하는 공정을 행한다. 이 공정을 행함으로써, 도 3b에 나타내는 바와 같이, 금속막(23) 중에서 모재(20)의 상면측에 위치하고 있던 영역이 제거되어 당해 금속막(23)이 연마가 완료된 금속막(23a)이 됨과 동시에, 도전체층(24)으로부터 도 1a에 나타낸 각 콘택트 플러그(14a∼14f)의 플러그 본체(PB)가 형성된다.
이어서, 모재(20)의 하면측으로부터 당해 모재(20)를 연마하여, 그의 두께를 줄인다. 이 연마는, 도 3c에 나타내는 바와 같이, 플러그 본체(PB)의 하단이 완전하게 노출될 때까지 행한다. 이 연마에 의해, 모재(20)가 도 1b에 나타낸 실리콘 기판(10)이 된다. 또한, 상기의 연마 처리에 의해, 상측 배리어층용 고융점막(22) 중에서 블라인드 비어 홀(BV)의 저면 상에 위치하고 있던 영역과 그의 상방의 일정 영역도 제거되어, 당해 상측 배리어층용 고융점막(22)이 연마가 완료된 상측 배리어층용 고융점막(22a)이 된다.
또한, 상기의 연마 처리에 의해, 연마가 완료된 금속막(23a) 중에서 블라인드 비어 홀(BV)의 저면 상에 위치하고 있던 영역과 그의 상방의 일정 영역도 제거되어, 당해 연마가 완료된 금속막(23a)으로부터 도 1b에 나타낸 각 시드층(S)이 형성된다. 그리고, 블라인드 비어 홀(BV)은, 도 1b에 나타낸 관통공(TH)이 된다. 결과적으로, 도 1a에 나타낸 각 콘택트 플러그(14a∼14f)가 형성된다.
다음으로, 도 3d에 나타내는 바와 같이, 실리콘 기판(10)의 상면 상에는 상측 배선용 도전체막(25)을 형성하고, 하면 상에는, 도 1b에 나타낸 하측 배리어층 (11b1, 11b2)의 모재가 되는 고융점막을 형성한 후에 당해 고융점막을 소정 형상으로 패터닝하고, 하측 배리어층용 고융점막(26)을 형성한다. 이 후, 실리콘 기판(10)의 하면측 전체에 하측 배선용 도전체막(27)을 형성한다.
상측 배선용 도전체막(25)은, 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료에 의해 형성할 수 있고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다.
하측 배리어층용 고융점막(26)은, 각 콘택트 플러그(14a∼14f)의 하단면을 노출시키는 개구부(OP2)를 갖는다. 당해 하측 배리어층용 고융점막(26)은, 상측 배리어층용 고융점막(22)과 동일하게, 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하는 고융점막을 PVD법이나 CVD법 등에 의해 실리콘 기판(10)의 하면 전체에 성막한 후, 이 고융점막을 리소그래피법에 의해 패터닝하고 소정 개소에 상기의 개구부(OP2)를 형성함으로써 형성 가능하다. 또한, 실리콘 기판(10)의 하면을 자연 산화시킴으로써 하측 배리어층용 고융점막(26)을 형성하는 것도 가능하다.
하측 배선용 도전체막(27)은, 상측 배선용 도전체막(25)과 동일하게, 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료에 의해 형성할 수 있고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다. 당해 하측 배선용 도전체막(27)은, 하측 배리어층용 고융점막(26) 및 개개의 콘택트 플러그(14a∼14f)의 하단면을 덮는다.
또한, 각 콘택트 플러그(14a∼14f)를 형성하고 나서 상측 배선용 도전체막(25)을 형성할 때까지의 사이에 각 콘택트 플러그(14a∼14f)의 상단면에 자연 산화막이 형성되어 있는 경우에는, 당해 자연 산화막을 웨트 에칭 등에 의해 제거하고 나서 상측 배선용 도전체막(25)을 형성하는 것이 바람직하다. 각 콘택트 플러그(14a∼14f)를 형성하고 나서 하측 배선용 도전체막(27)을 형성할 때까지의 사이에 각 콘택트 플러그(14a∼14f)의 하단면에 자연 산화막이 형성되어 있는 경우도, 동일하다.
이어서, 상측 배선용 도전체막(25)의 상면 상에 예를 들면 유기계의 레지스트 재료에 의해 레지스트층을 형성하고, 이 레지스트층을 예를 들면 웨트 에칭법에 의해 패터닝하고, 복수의 소정 개소에 각각 개구부가 형성된 에칭 마스크를 얻는다. 각 개구부의 형성 개소는, 도 1a에 나타낸 각 상측 배선(12a∼12e)의 형성 개소를 제외한 개소에 대응한다.
다음으로, 상측 배선용 도전체막(25)의 상면측으로부터 예를 들면 웨트 에칭법에 의해 당해 상측 배선용 도전체막(25)과 그 아래의 연마가 완료된 상측 배리어층용 고융점막(22a)을 에칭한다. 이때, 도 3e에 나타내는 바와 같이, 상측 배선용 도전체막(25) 중에서 에칭 마스크(28)의 개구부(OP3)의 하방에 위치하고 있던 영역과, 연마가 완료된 상측 배리어층용 고융점막(22a) 중에서 개구부(OP3)의 하방에 위치하고 있던 영역이 에칭 제거된다. 이 에칭에 의해, 도 1a에 나타낸 각 상측 배선(12a∼12e)이 형성됨과 동시에, 개개의 상측 배선(12a∼12e)과 실리콘 기판(10)과의 사이에 개재하는 상측 배리어층이 형성된다. 도 3e에는, 도 1b에 나타낸 3개의 상측 배선(12a∼12c)과 3개의 상측 배리어층(11a1∼11a3)이 나타나 있다.
이 후, 상측 배선용 도전체막(25)의 에칭과 동일한 요령으로 하측 배선용 도전체막(27) 및 하측 배리어층용 고융점막(26)을 에칭하고, 소정수의 하측 배선과 하측 배리어층을 형성한다. 하측 배선 및 하측 배리어층까지 형성함으로써, 도 1a 및 도 1b에 나타낸 3차원 배선을 갖는 실리콘 관통 배선 기판(1)이 얻어진다.
전술한 바와 같이 하여 3차 배선을 형성하면, 실리콘 관통 배선 기판(1)에 대한 설명 중에서 서술한 바와 같이, 도전성이 양호한 3차원 배선을 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 형성할 수 있다.
실시 형태 2.
<3차원 배선을 갖는 회로 장치>
도 4a는, 3차원 배선을 갖는 회로 장치에 대한 실시 형태 2를 개략적으로 나타내는 단면도이고, 도 4b는, 도 4a 중에 일점 쇄선으로 그린 원(C)에 의해 둘러싸인 영역의 확대도이다. 도 4a에 나타내는 3차원 배선을 갖는 회로 장치는 반도체 장치이다. 이하, 당해 반도체 장치의 참조 부호를 「100」으로 하여 설명한다.
도 4a에 나타내는 반도체 장치(100)는, 반도체 기판(110)과, 반도체 기판(110)에 형성된 복수의 회로 소자와, 이들 회로 소자를 덮도록 하여 반도체 기판(110) 상에 형성된 다층 배선부(130)를 갖는다. 도 4a에 있어서는, 상기의 회로 소자로서 2개의 전계 효과 트랜지스터(120)가 나타나 있다. 이하, 반도체 장치(100)의 각 구성 요소에 대해서 설명한다.
반도체 기판(110)은, 서로 이웃하여 배치되는 회로 소자끼리를 전기적으로 분리하기 위한 소자 분리 영역(110a)이 소정의 패턴으로 형성된 실리콘 단결정 기판이다. 실리콘 단결정 기판을 대신하여 갈륨 비소와 같은 화합물 반도체로 이루어지는 기판이나 SOI(Silicon On Insulator) 기판을 이용할 수도 있다. 반도체 기판(110)에 형성되는 복수의 회로 소자는, 당해 반도체 기판(110) 상에 형성되는 다층 배선부(130)와 함께 집적 회로를 구성하는 것이며, 어떠한 회로 소자를 반도체 기판(110)에 몇개 형성할지는, 반도체 장치(100)에 요구되는 기능이나 반도체 장치(100)의 용도 등에 따라서 적절하게 선택된다.
각 전계 효과 트랜지스터(120)는, 반도체 기판(110) 상에 게이트 절연막(121)을 개재하여 배치된 게이트 전극(122)과, 반도체 기판(110)에 형성된 소스 영역(123) 및 드레인 영역(124)과, 게이트 전극(122)의 선폭 방향 양측면에 형성된 사이드 월 스페이서(125)를 갖는다. 도 4a에 있어서는, 게이트 절연막(121)에 스머징을 붙여 두었다.
다층 배선부(130)는, 반도체 기판(110) 상에 에칭 스토퍼막(ES)을 개재하여 적층된 복수의 배선층과, 상하 방향으로 서로 이웃하는 2개의 배선층의 사이에 개재하는 라이너층(L)을 갖는다. 도 4a에는, 제1 배선층(131)∼제3 배선층(133)의 합계 3개의 배선층이 나타나 있다. 도 4a에 있어서는, 에칭 스토퍼막(ES) 및 각 라이너층(L)으로의 해칭의 부여를 생략하고 있다.
에칭 스토퍼막(ES)은, 예를 들면 실리콘 탄질화물이나 실리콘 질화물에 의해 형성되고, 제1 배선층(131)의 모재가 되는 전기 절연층에 관통공(콘택트홀)을 형성할 때의 에칭 스토퍼로서 이용된다. 각 라이너층(L)은, 당해 라이너층(L)의 하지(base)가 되는 배선층의 모재와는 상이한 재료에 의해 형성되는 것이 바람직하다. 예를 들면, 배선층의 모재로서 실리콘 산화물을 이용한 경우, 당해 모재로부터 형성한 배선층 위에는, 예를 들면 실리콘 탄질화물 등으로 이루어지는 라이너층을 형성하는 것이 바람직하다.
각 배선층(131∼133)은, 모재가 되는 전기 절연층에 웨트 에칭법 또는 드라이 에칭법으로 형성된 소정 패턴의 트렌치 및 관통공 각각의 내면 그리고 상기의 관통공의 하측 개구부에 노출된 하지층을 덮는 배리어층(B)과, 배리어층(B) 상에 형성되어 트렌치 및 관통공의 각각을 메우는 다마신 배선(D)을 갖는다. 상기의 전기 절연층은, 예를 들면 실리콘 산화물, 실리콘 질화물, 저유전율 유전체 등에 의해 형성할 수 있다. 배리어층(B)은, 도 1b에 나타낸 각 상측 배리어층(11a1∼11a3)과 동일하게, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함한다.
도 4b에 나타내는 바와 같이, 각 다마신 배선(D)은, 배리어층(B) 상에 형성된 시드층(S)과, 시드층(S) 상에 형성되어 트랜치(T) 및 관통공(TH)을 메우는 도전체를 갖는다. 도전체 중에서 트렌치(T)를 메우는 영역은 배선(WL)이 되고, 관통공(TH)을 메우는 영역은 콘택트 플러그(CP)의 플러그 본체(PB)가 된다. 콘택트 플러그(CP)는, 시드층(S) 중에서 관통공(TH) 내에 형성된 영역과, 플러그 본체(PB)를 갖는다.
다마신 배선(D)을 구성하는 시드층(S)은, 도 1b에 나타낸 시드층(S)과 동일하게, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물의 도막을 가열하여 형성된 금속막이다. 개개의 시드층(S)의 두께는, 관통공(TH)의 내벽 상에서의 평균값으로 10∼2000㎚의 범위 내로 하는 것이 바람직하다. 또한, 각 시드층(S)은, 구리 입자의 소결막인 것이 바람직하다. 그리고, 당해 시드층(S)이 형성되는 관통공(TH)은, 구경(배리어층(B) 또는 그의 모재의 형성이 끝난 단계에서의 구경)이 1∼100㎛의 범위 내에서, 당해 구경에 대한 깊이의 비가 1∼50의 범위 내인 것이 바람직하다. 플러그 본체(PB) 및 배선(WL)을 구성하는 도전체는, 도금법에 의해 시드층(S) 상에 퇴적된다. 이 도전체로서는, 예를 들면 구리를 이용할 수 있다.
제1 배선층(131)에 형성된 콘택트 플러그(CP)는, 당해 제1 배선층(131)에 형성되어 배리어층(B) 중의 한 영역을 개재하여, 전계 효과 트랜지스터(120)의 소스 영역(123) 또는 드레인 영역(124)에 전기적으로 접속된다. 마찬가지로, 제2 배선층(132) 및 제3 배선층(133)의 각각에 형성된 콘택트 플러그는, 당해 배선층(132, 133)에 형성되어 배리어층(B) 중의 한 영역을 개재하여, 바로 아래에 있는 제1 배선층(131) 또는 제2 배선층(132)에 형성된 다마신 배선(D)에 전기적으로 접속된다. 개개의 콘택트 플러그(CP)에 대해서는, 당해 콘택트 플러그(CP)의 상단측에 일체적으로 형성되어 있는 배선(WL)이 상측 배선에 상당하고, 당해 콘택트 플러그(CP)의 하단측에 있어서 배리어층(B)을 개재하여 전기적으로 접속되는 배선(WL) 또는 다른 콘택트 플러그(CP)가 하측 배선에 상당한다. 다층 배선부(130)에는, 다수의 3차원 배선이 형성되어 있다.
전술한 각 구성 요소를 갖는 반도체 장치(100)에서는, 다마신 배선(D)에 의해 3차원 배선을 형성하기 때문에, 당해 반도체 장치(100)가 갖는 3차원 배선의 도전성은 양호하다. 또한, 다마신 배선(D)을 구성하는 시드층(S)의 재료로서 이용하는 전술한 금속막 형성용 조성물의 도막은 스텝 커버리지성이 양호하고, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 대략 균일한 금속막을 용이하게 형성할 수 있다. 이 때문에, 도금법으로 플러그 본체(PB)를 형성할 때에, 플러그 본체(PB)의 하단측의 형성에 필요로 하는 시간과 상단측의 형성에 필요로 하는 시간과의 차이가 작아진다. 결과적으로, 다마신 배선(D)의 형성시에 배선층의 상면측에 도금막이 과잉하게 퇴적되어 그의 제거에 장시간을 필요로 한다는 사태가 되는 것이나, 배선층의 상면측에 퇴적된 도금막을 화학적 기계적 연마(CMP)법 등의 방법으로 제거할 때에 택트 타임이 증대한다는 사태가 되는 것이 억제된다. 또한, 플러그 본체(PB) 내에서의 보이드의 발생이 억제된다.
따라서, 반도체 장치(100)에서는, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 다층 배선부(130)를 제조하는 것이 용이하다. 결과적으로, 반도체 장치(100)는, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이하다.
이하, 반도체 장치(100)의 제조 방법을 예를 들고, 도 5a∼도 5c 및 도 6a∼도 6c를 참조하여, 3차원 배선의 형성 방법의 다른 실시 형태를 설명한다.
<3차원 배선의 형성 방법>
도 5a∼도 5c는, 각각, 도 4a 및 도 4b에 나타낸 반도체 장치를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다. 또한, 도 6a∼도 6c는, 각각, 도 5c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 5a에 나타내는 바와 같이, 도 4a 및 도 4b에 나타낸 반도체 장치(100)를 제조함에 있어서는, 우선, 전계 효과 트랜지스터(120) 등의 소망하는 회로 소자가 형성된 후의 반도체 기판(110) 상에, 도 4a에 나타낸 에칭 스토퍼막(ES)의 모재인 제1 에칭 스토퍼막(ES1)을 PVD법 또는 CVD법에 의해 형성한다. 제1 에칭 스토퍼막(ES1)은, 각 전계 효과 트랜지스터(120)의 게이트 전극(122) 및 각 사이드 월 스페이서(125)를 덮도록 하여 형성해도 좋다. 또한, 도 5a에 있어서는, 제1 에칭 스토퍼막(ES1)으로의 해칭의 부여를 생략하고 있다.
다음으로, 반도체 기판(110) 상에 제1 배선층(131)의 모재가 되는 전기 절연층을 PVD법 또는 CVD법에 의해 형성하고, 그 위에 소정 형상의 에칭 마스크를 형성한 후에 당해 전기 절연층을 웨트 에칭법 또는 드라이 에칭법으로 성형하고, 소정 패턴의 트렌치 및 관통공을 갖는 제1 배선층을 얻는다. 이 후, 상기의 에칭 마스크를 그대로 이용하여 제1 에칭 스토퍼막(ES1)을 에칭하여, 제1 배선층(131)에 형성된 관통공의 하방에 위치하는 영역을 제거하고, 제1 에칭 스토퍼막(ES1)을 도 4a에 나타낸 에칭 스토퍼막(ES)으로 성형한다.
도 5b는, 전술한 바와 같이 하여 형성된 제1 배선층(131) 및 에칭 스토퍼막(ES)을 나타낸다. 제1 배선층(131)에는, 소정수의 트랜치(T) 및 관통공(TH)이 형성되어 있다. 에칭 스토퍼막(ES)에서는, 제1 배선층(131)에 형성된 관통공(TH)의 하방에 위치하는 영역에 개구부(OP3)가 형성되어 있다.
이어서, 예를 들면 CVD법에 의해 고융점막의 성막을 행하고, 도 5c에 나타내는 바와 같이, 제1 배선층(131)의 상면, 트렌치(T)의 내면, 관통공(TH)의 내면, 에칭 스토퍼막(ES)에 있어서의 개구부(OP3)의 내벽 및, 개구부(OP3)로부터 노출되어 있는 반도체 기판(110)의 표면을 덮는 배리어층용 고융점막(HB)을 형성한다. 당해 배리어층용 고융점막(HB)의 재질은, 예를 들면 도 1b에 나타낸 각 상측 배리어층(11a1∼11a3)과 동일한 재질로 할 수 있다.
다음으로, 배리어층용 고융점막(HB) 상에 전술한 금속막 형성용 조성물을 스핀 코팅법이나 인쇄법 등에 의해 도공하여 도막을 형성하고, 당해 도막을 가열하여, 도 6a에 나타내는 바와 같이, 배리어층용 고융점막(HB) 상에 금속막(MF)을 형성한다. 금속막(MF)은, 양호한 단차 피복성을 갖는다.
금속막(MF)을 형성함에 있어서는, 금속막 형성용 조성물의 도공시의 점도를 1Pa·s 이하, 금속 농도를 5∼50질량％로 하는 것이 바람직하고, 도막의 가열은, 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 행하는 것이 바람직하다. 또한, 관통공(TH)의 내벽 상에서의 금속막(MF)의 두께의 평균값이 10∼2000㎚의 범위 내가 되도록 도공량을 조정하는 것이 바람직하다. 금속막(23)은, 구리 입자의 소결막인 것이 바람직하다.
다음으로, 도금법에 의해 금속막(MF)의 외표면 전체에 구리 등의 도전체를 퇴적시켜, 도전체층을 형성한다. 도 6b에 나타내는 바와 같이, 도전체층(CL)의 형성은, 당해 도전체층(CL)에 의해 제1 배선층(131)의 트렌치(T) 및 각 관통공(TH)이 메워질 때까지 행한다.
다음으로, 제1 배선층(131)의 상면과 도전체층(CL)의 상면이 실질적으로 동일한 평면 상에 위치하게 되도록, 예를 들면 화학적 기계적 연마(CMP)법에 의해 도전체층(CL), 금속막(MF) 및, 배리어층용 고융점막(HB)을 연마한다. 이에 따라, 도 6c에 나타내는 바와 같이, 각 관통공(TH) 내에는 시드층(S)과 플러그 본체(PB)를 갖는 콘택트 플러그(CP)가 형성되고, 트렌치(T) 내에는 배선(WL)이 형성되며, 제1 배선층(131)에 소정 패턴의 다마신 배선(D)이 형성된다. 이어서, 도 6c에 병기하는 바와 같이, 제1 배선층(131) 상에 소정 패턴의 라이너층(L)을 형성한다.
이 후, 제1 배선층(131)의 형성 및 당해 제1 배선층(131)에서의 다마신 배선(D)의 형성과 동일하게 하여, 제1 배선층(131) 상에 소망수의 배선층(다마신 배선(D)까지 형성한 것)을 라이너층(L)을 개재하여 순차 적층함으로써, 도 4a에 나타낸 반도체 장치(100)를 얻을 수 있다. 반도체 장치(100)에 대한 설명 중에서 서술한 바와 같이, 전술한 바와 같이 하여 3차 배선을 형성하면, 도전성이 양호한 3차원 배선을 비교적 높은 생산성하에, 또한 비교적으로 낮은 제조 비용하에 형성할 수 있다.
실시 형태 3.
<3차원 배선을 갖는 회로 장치>
도 7a는, 3차원 배선을 갖는 회로 장치에 대한 실시 형태 3을 개략적으로 나타내는 평면도이고, 도 7b는, 도 7a에 나타낸 Ⅰ-Ⅰ선 단면의 개략도이다. 도 7a 및 도 7b에 나타내는 3차원 배선을 갖는 회로 장치는 실리콘 관통 배선 기판이다. 이하, 당해 실리콘 관통 배선 기판의 참조 부호를 「31」로 하여 설명한다.
실리콘 관통 배선 기판(31)은, 실리콘 기판(40)과, 실리콘 기판(40)의 상면 상에 상측 배리어층을 개재하여 형성된 복수의 상측 배선과, 실리콘 기판(40)의 하면 상에 하측 배리어층을 개재하여 형성된 복수의 하측 배선과, 각각이 실리콘 기판(40)을 관통하여 소정의 상측 배선과 소정의 하측 배선을 전기적으로 접속하는 복수의 콘택트 플러그를 갖는다. 각 상측 배리어층은, 평면에서 보았을 때, 그 위의 상측 배선과 동일한 형상 및 크기를 갖는다. 마찬가지로, 각 하측 배리어층은, 평면에서 보았을 때, 그 아래의 하측 배선과 동일한 형상 및 크기를 갖는다.
도 7a에는 5개의 상측 배선(42a∼42e)이 나타나 있고, 도 7b에는 3개의 상측 배선(42a∼42c)과 2개의 하측 배선(43a∼43b)이 나타나 있다. 또한, 도 7a에는 6개의 콘택트 플러그(44a∼44f)가 나타나 있고, 도 7b에는 3개의 콘택트 플러그(44a∼44c)가 나타나 있다. 콘택트 플러그에 의해 서로 전기적으로 접속된 상측 배선 및 하측 배선은, 콘택트 플러그와 함께 1개의 3차원 배선을 구성한다.
도 7b에 나타내는 바와 같이, 개개의 상측 배리어층(41a1∼41a3)은, 대응하는 콘택트 플러그(44a, 44b, 또는 44c)가 형성된 관통공(TH)의 내벽으로부터 실리콘 기판(40)의 상면을 덮고, 각 하측 배리어층(41b1, 41b2)은 실리콘 기판(40)의 하면을 덮는다. 상측 배리어층(41a1∼41a3) 및 하측 배리어층(41b1, 41b2)의 각각은, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하고, 각 상측 배선(42a∼42e), 각 하측 배선(43a∼43b) 및, 각 콘택트 플러그(44a∼44f)로부터 실리콘 기판(40)으로의 일렉트로마이그레이션의 발생을 억제한다.
상측 배리어층(41a1∼41a3) 및 하측 배리어층(41b1, 41b2) 각각의 재료의 구체예로서는, 티탄막 상에 티탄 질화물막 및 티탄막을 이 순서로 적층한 3층 적층막, 티탄막 상에 티탄 질화물막을 적층한 2층 적층막, 실리콘 산화물막, 티탄막, 탄탈막, 탄탈 질화물막, 텅스텐 질화물막 등을 들 수 있다. 실리콘 산화물막에 의해 상측 배리어층(41a1∼41a3) 또는 하측 배리어층(41b1, 41b2)을 형성하는 경우에는, 실리콘 기판(40)의 표면을 자연 산화시킴으로써 당해 배리어층을 형성하는 것이 가능하다. 또한, 도 7b에 있어서는, 상측 배리어층(41a1∼41a3)으로의 해칭의 부여를 생략하고 있다.
각 상측 배선(42a∼42e) 및 각 하측 배선(43a∼43b)은, 예를 들면 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료로 이루어지고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다.
각 콘택트 플러그(44a∼44c)는, 대응하는 관통공(TH)의 하단면측을 구성하는 저부 시드층(BS)과, 관통공(TH)의 내벽 상에 상측 배리어층(41a1, 41a2 또는 41a3)을 개재하여 형성되고 저부 시드층(BS) 및 당해 관통공(TH)의 내벽의 각각을 덮는 주시드층(MS)과, 주시드층(MS) 상에 형성되어 관통공(TH)을 메우는 플러그 본체(PB)를 갖는다. 다른 콘택트 플러그에 대해서도 동일하다.
각 저부 시드층(BS)은, 스퍼터링법 등의 PVD법, CVD법, ALD법 등의 기상 증착법에 의해 구리, 니켈, 또는 이들 합금 등을 퇴적시킴으로써 형성된 도전체의 층이다. 개개의 저부 시드층(BS)의 막두께는, 예를 들면 200㎚ 이하의 범위 내에서 적절하게 선정하는 것이 바람직하고, 5∼100㎚의 범위 내에서 적절하게 선정하는 것이 더욱 바람직하다.
또한, 각 주시드층(MS)은, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물의 도막을 가열하여 형성된 금속막이며, 대응하는 저부 시드층(BS)의 상면으로부터 관통공(TH)의 상단에 걸쳐 연재되어 있다. 주시드층(MS)의 재료가 되는 금속막 형성용 조성물에 대해서는, 뒤에 상술한다.
개개의 주시드층(MS)의 두께는, 관통공(TH)의 내벽 상에서의 평균값으로 10∼2000㎚의 범위 내로 하는 것이 바람직하고, 30∼500㎚의 범위 내로 하는 것이 더욱 바람직하다. 또한, 각 주시드층(MS)은, 구리 입자의 소결막인 것이 바람직하다. 그리고, 당해 주시드층(MS)이 형성되는 관통공(TH)은, 구경(상측 배리어층(41a)의 형성이 끝난 단계에서의 구경)이 1∼100㎛의 범위 내, 더욱 바람직하게는 4∼100㎛의 범위 내에서, 당해 구경에 대한 깊이의 비가 1∼50의 범위 내인 것이 바람직하다.
각 플러그 본체(PB)는, 도금법에 의해 주시드층(MS) 상에 퇴적되어 관통공(TH)을 메우는 도전체로 이루어진다. 개개의 플러그 본체(PB)는, 구리나 니켈 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금에 의해 형성할 수 있다.
전술한 각 구성 요소를 갖는 실리콘 관통 배선 기판(31)에서는, 각 콘택트 플러그(44a∼44f)의 플러그 본체(PB)가 도금법으로 형성되고, 이들 콘택트 플러그(44a∼44f)에 의해 상측 배선(42a∼42e)과 소정의 하측 배선이 전기적으로 접속되어 3차원 배선을 구성하고 있기 때문에, 당해 실리콘 관통 배선 기판(31)이 갖는 3차원 배선의 도전성은 양호하다.
또한, 전술한 금속막 형성용 조성물의 도막은 스텝 커버리지성이 양호하고, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 대략 균일한 금속막을 비교적 형성하기 쉽고, 당해 금속막의 형성에 앞서 관통공(TH) 내에 이미 저부 시드층(BS)이 형성되어 있기 때문에, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 대략 균일한 금속막을 추가로 형성하기 쉽다. 이 때문에, 도금법으로 플러그 본체(PB)를 형성할 때에, 플러그 본체(PB)의 하단측의 형성에 필요로 하는 시간과 상단측의 형성에 필요로 하는 시간과의 차이가 작아진다. 결과적으로, 플러그 본체(PB)의 형성시에 실리콘 기판(40)의 상면측에 도금막이 과잉하게 퇴적되어 그의 제거에 장시간을 필요로 한다는 사태가 되는 것이나, 실리콘 기판(40)의 상면측에 퇴적된 도금막을 화학적 기계적 연마(CMP)법 등의 방법으로 제거할 때에 택트 타임이 증대한다는 사태가 되는 것이 억제된다. 또한, 플러그 본체(PB) 내에서의 보이드의 발생이 억제된다. 또한, 주시드층(MS)의 실리콘 기판(40)에 대한 높은 밀착성을 확보하기 쉽다.
따라서, 실리콘 관통 배선 기판(31)은, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이하다.
이하, 실리콘 관통 배선 기판(31)의 제조 방법을 예를 들면, 도 8a∼도 8d 및 도 9a∼도 9e를 참조하여, 3차원 배선의 형성 방법의 일 실시 형태를 설명한다.
<3차원 배선의 형성 방법>
도 8a∼도 8d는, 각각, 도 7a 및 도 7b에 나타낸 실리콘 관통 배선 기판을 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다. 또한, 도 9a∼도 9e는, 각각, 도 8d에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 8a에 나타내는 바와 같이, 도 7a 및 도 7b에 나타낸 실리콘 관통 배선 기판(31)을 제조함에 있어서는, 우선, 실리콘 기판(40)(도 7a 및 도 7b 참조)에 최종적으로 성형되는 모재(50)의 상면 상에 마스크 재료층(51)을 형성한다. 이 마스크 재료층(51)의 재질은, 후술하는 블라인드 비어 홀을 웨트 에칭법에 의해 형성하는지 드라이 에칭법에 의해 형성하는지에 따라서, 적절하게 선택된다. 웨트 에칭법에 의해 블라인드 비어 홀을 형성하는 경우에는, 유기계의 포지티브형 레지스트층 또는 네거티브형 레지스트층을 마스크 재료층(51)으로서 이용할 수 있다. 또한, 드라이 에칭법에 의해 블라인드 비어 홀을 형성하는 경우에는, 예를 들면 플라즈마 CVD법에 의해 성막한 실리콘 질화물막을 마스크 재료층(51)으로서 이용할 수 있다.
이어서, 마스크 재료층(51)을 리소그래피법 등에 의해 패터닝하고, 도 8b에 나타내는 바와 같이, 복수의 소정 개소에 각각 개구부(OP1)가 형성된 에칭 마스크(51a)를 얻는다. 각 개구부(OP1)의 형성 위치는, 도 7b에 나타낸 관통공(TH)의 형성 개소에 대응한다.
다음으로, 모재(50)의 상면측으로부터 예를 들면 반응성 이온 에칭법에 의해 모재(50)를 에칭하고, 도 8c에 나타내는 바와 같이, 당해 모재(50)의 복수 개소에 블라인드 비어 홀(BV)을 형성한다. 개개의 블라인드 비어 홀(BV)의 구경은 1∼100㎛, 깊이는 20∼200㎛, 애스펙트비(구경에 대한 깊이의 비)는 1∼50으로 하는 것이 바람직하다. 에칭 마스크(51a)는, 블라인드 비어 홀(BV)의 형성 후에 제거한다.
다음으로, 모재(50)의 상면 및 각 블라인드 비어 홀(BV)의 내면에 PVD법 또는 CVD법에 의해 상측 배리어층의 모재가 되는 상측 배리어층용 고융점막을 형성한 후, 상측 배리어층용 고융점막 중에서 블라인드 비어 홀(BV)의 저면 상에 위치하는 영역 위 및, 모재(50)의 상면측에 위치하는 영역 위에, 스퍼터링법 등의 PVD법, CVD법, 또는 ALD법 등의 기상 증착법에 의해 저부 시드층을 형성한다. 이 후, 전술한 금속막 형성용 조성물을 스핀 코팅법이나 인쇄법 등에 의해 도공하여 도막을 형성하고, 당해 도막을 가열하여 금속막으로 한다.
이 처리까지 행함으로써, 도 8d에 나타내는 바와 같이, 각 블라인드 비어 홀(BV)의 저면 상에는 상측 배리어층용 고융점막(52)과 저부 시드층(BS)과 금속막(53)이 이 순서로 적층되어, 각 블라인드 비어 홀(BV)의 내벽 상에는 상측 배리어층용 고융점막(52)과 금속막(53)이 이 순서로 적층되고, 모재(50)의 상면 상에는 상측 배리어층용 고융점막(52)과 상부 도전막(UM)과 금속막(53)이 이 순서로 적층된다. 상부 도전막(UM)은, 저부 시드층(BS)의 형성시에 당해 저부 시드층(BS)과 일시적으로 형성된 것이다. 상부 도전막(UM)이 형성됨으로써, 후술하는 주시드층만을 형성한 경우와 비교하여 모재(50)의 상면 상의 전기 저항값을 보다 낮게 보존유지(保持)할 수 있고, 이어지는 도금 공정에 있어서의 생산성을 높게 할 수 있다. 또한, 저부 시드층(BS)의 형성시에는, 배리어층(B) 중에서 블라인드 비어 홀(BV)의 내벽을 덮는 영역 상에, 저부 시드층(BS)의 형성 재료에 의해 불연속막 혹은 매우 얇은 도전체막이 형성되어도 좋다. 도 8d 그리고 뒤에 서술하는 도 9a 및 도 9b에 있어서는, 상측 배리어층용 고융점막(52)으로의 해칭의 부여를 생략하고 있다.
상측 배리어층용 고융점막(52)은, 도 7b에 나타낸 각 상측 배리어층(41a1∼41a3)의 모재에 상당하고, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하는 고융점막, 구체적으로는, 티탄막 상에 티탄 질화물막 및 티탄막을 이 순서로 적층한 3층 적층막, 티탄막 상에 티탄 질화물막을 적층한 2층 적층막, 실리콘 산화물막, 티탄막, 탄탈막, 탄탈 질화물막, 텅스텐 질화물막 등의 고융점막을 PVD법이나 CVD법 등에 의해 성막함으로써 형성 가능하다.
금속막(53)은, 도 7b에 나타낸 주시드층(MS)의 모재에 상당한다. 당해 금속막(53)은, 양호한 단차 피복성을 갖는다. 금속막(53)을 형성함에 있어서는, 금속막 형성용 조성물의 도공시의 점도를 1Pa·s 이하, 금속 농도를 5∼50질량％로 하는 것이 바람직하고, 도막의 가열은, 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 행하는 것이 바람직하다. 또한, 블라인드 비어 홀(BV)의 내벽 상에서의 금속막(53)의 두께의 평균값이 10∼2000㎚의 범위 내가 되도록 도공량을 조정하는 것이 바람직하다. 금속막(53)은, 구리 입자의 소결막인 것이 바람직하다.
다음으로, 도금법에 의해 금속막(53)의 외표면 전체에 걸쳐 구리 등의 도전체를 퇴적시켜, 도전체층(54)을 형성한다. 도 9a에 나타내는 바와 같이, 도전체층(54)의 형성은, 당해 도전체층(54)에 의해 각 블라인드 비어 홀(BV)이 메워질 때까지 행한다. 도전체층(54)은, 도 7b에 나타낸 상측 배선(42a∼42c) 및 각 플러그 본체(PB) 각각의 모재가 된다.
이어서, 금속막(53) 및 도전체층(54)의 각각에 대해서, 모재(50)의 상면측에 형성된 영역을 화학적 기계적 연마(CMP)법 등에 의해 연마 제거하는 공정을 행한다. 이 연마는, 모재(50)의 상면 상에서의 상측 배리어층용 고융점막(52)의 상면과 도전체층(54)의 상면이 실질적으로 동일한 평면 상에 위치하게 될 때까지 행한다. 이 공정을 행함으로써, 도 9b에 나타내는 바와 같이, 금속막(53) 중에서 모재(50)의 상면측에 위치하고 있던 영역이 제거되어 당해 금속막(53)이 주시드층(MS)이 됨과 함께, 도전체층(54)으로부터 도 7a에 나타낸 각 콘택트 플러그(44a∼44f)의 플러그 본체(PB)가 형성된다.
이어서, 모재(50)의 하면측으로부터 당해 모재(50)를 연마하여, 그의 두께를 줄인다. 이 연마는, 도 9c에 나타내는 바와 같이, 저부 시드층(BS)의 하면이 완전하게 노출될 때까지 행한다. 저부 시드층(BS)이 완전하게 제거될 때까지 연마 처리를 행하는 것도 가능하다. 이 연마에 의해, 모재(50)가 도 7b에 나타낸 실리콘 기판(40)이 된다. 또한, 이 연마 처리에 의해, 상측 배리어층용 고융점막(52) 중에서 블라인드 비어 홀(BV)의 저면 상에 위치하고 있던 영역과 그의 상방의 일정 영역도 제거되어, 당해 상측 배리어층용 고융점막(52)이 연마가 완료된 상측 배리어층용 고융점막(52a)이 된다. 그리고, 블라인드 비어 홀(BV)은, 도 7b에 나타낸 관통공(TH)이 된다. 결과적으로, 도 7a에 나타낸 각 콘택트 플러그(44a∼44f)가 형성된다. 또한, 도 9c 및 뒤에 서술한 도 9d에 있어서는, 연마가 끝난 상측 배리어층용 고융점막(52a)으로의 해칭의 부여를 생략하고 있다.
다음으로, 도 9d에 나타내는 바와 같이, 실리콘 기판(40)의 상면 상에는 상측 배선용 도전체막(55)을 형성하고, 하면 상에는, 도 7b에 나타낸 하측 배리어층(41b1, 41b2)의 모재가 되는 하측 배리어층용 고융점막을 형성한 후에 당해 하측 배리어층용 고융점막을 소정 형상으로 패터닝하여, 하측 배리어층용 고융점막(56)을 형성한다. 이 후, 실리콘 기판(40)의 하면측 전체에 하측 배선용 도전체막(57)을 형성한다.
상측 배선용 도전체막(55)은, 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료에 의해 형성할 수 있고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다.
하측 배리어층용 고융점막(56)은, 각 콘택트 플러그(44a∼44f)의 하단면을 노출시키는 개구부(OP2)를 갖는다. 당해 하측 배리어층용 고융점막(56)은, 상측 배리어층용 고융점막(52)과 동일하게, 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함하는 고융점막을 PVD법이나 CVD법 등에 의해 실리콘 기판(40)의 하면 전체에 성막한 후, 이 고융점막을 리소그래피법에 의해 패터닝하여 소정 개소에 상기의 개구부(OP2)를 형성함으로써 형성 가능하다. 또한, 실리콘 기판(40)의 하면을 자연 산화시킴으로써 하측 배리어층용 고융점막(56)을 형성하는 것도 가능하다.
하측 배선용 도전체막(57)은, 상측 배선용 도전체막(55)과 동일하게, 구리, 니켈, 금, 은, 알루미늄 등의 금속이나, 이들 금속의 적어도 1종을 함유하는 합금, 혹은 ITO(인듐·주석 산화물) 등의 투명 도전 재료에 의해 형성할 수 있고, 그의 형성 방법은 기상 증착법 등, 적절하게 선정 가능하다. 당해 하측 배선용 도전체막(57)은, 하측 배리어층용 고융점막(56) 및 개개의 콘택트 플러그(44a∼44f)의 하단면을 덮는다.
또한, 각 콘택트 플러그(44a∼44f)를 형성하고 나서 상측 배선용 도전체막(55)을 형성할 때까지의 사이에 각 콘택트 플러그(44a∼44f)의 상단면에 자연 산화막이 형성되어 있는 경우에는, 당해 자연 산화막을 웨트 에칭 등에 의해 제거하고 나서 상측 배선용 도전체막(55)을 형성하는 것이 바람직하다. 각 콘택트 플러그(44a∼44f)를 형성하고 나서 하측 배선용 도전체막(57)을 형성할 때까지의 사이에 각 콘택트 플러그(44a∼44f)의 하단면에 자연 산화막이 형성되어 있는 경우도, 동일하다.
이어서, 상측 배선용 도전체막(55)의 상면 상에 예를 들면 유기계의 레지스트 재료에 의해 레지스트층을 형성하고, 이 레지스트층을 예를 들면 웨트 에칭법에 의해 패터닝하고, 복수의 소정 개소에 각각 개구부가 형성된 에칭 마스크를 얻는다. 각 개구부의 형성 개소는, 도 7a에 나타낸 각 상측 배선(42a∼42e)의 형성 개소를 제외한 개소에 대응한다.
다음으로, 상측 배선용 도전체막(55)의 상면측으로부터 예를 들면 웨트 에칭법에 의해 당해 상측 배선용 도전체막(55)과 그 아래의 연마가 끝난 상측 배리어층용 고융점막(52a)을 에칭한다. 이때, 도 9e에 나타내는 바와 같이, 상측 배선용 도전체막(55) 중에서 에칭 마스크(58)의 개구부(OP3)의 하방에 위치하고 있던 영역과, 연마가 끝난 상측 배리어층용 고융점막(52a) 중에서 개구부(OP3)의 하방에 위치하고 있던 영역이 에칭 제거된다. 이 에칭에 의해, 도 7a에 나타낸 각 상측 배선(42a∼42e)이 형성됨과 동시에, 개개의 상측 배선(42a∼42e)과 실리콘 기판(40)과의 사이에 개재하는 상측 배리어층이 형성된다. 도 9e에는, 도 7b에 나타낸 3개의 상측 배선(42a∼42c)과 3개의 상측 배리어층(41a1∼41a3)이 나타나 있다.
이 후, 상측 배선용 도전체막(55)의 에칭과 동일한 요령으로 하측 배선용 도전체막(57) 및 하측 배리어층용 고융점막(56)을 에칭하고, 소정수의 하측 배선과 하측 배리어층을 형성한다. 하측 배선 및 하측 배리어층까지 형성함으로써, 도 7a 및 도 7b에 나타낸 3차원 배선을 갖는 실리콘 관통 배선 기판(31)이 얻어진다.
전술한 바와 같이 하여 3차 배선을 형성하면, 실리콘 관통 배선 기판(1)에 대한 설명 중에서 서술한 바와 같이, 도전성이 양호한 3차원 배선을 비교적 높은 생산성하에, 또한 비교적으로 낮은 제조 비용하에 형성할 수 있다.
실시 형태 4.
<3차원 배선을 갖는 회로 장치>
도 10a는, 3차원 배선을 갖는 회로 장치에 대한 실시 형태 4를 개략적으로 나타내는 단면도이며, 도 10b는, 도 10a 중에 일점 쇄선으로 그린 원(C)에 의해 둘러싸인 영역의 확대도이다. 도 10a에 나타내는 3차원 배선을 갖는 회로 장치는 반도체 장치이다. 이하, 당해 반도체 장치의 참조 부호를 「200」으로 하여 설명한다.
도 10a에 나타내는 반도체 장치(200)는, 반도체 기판(210)과, 반도체 기판(210)에 형성된 복수의 회로 소자와, 이들 회로 소자를 덮도록 하여 반도체 기판(210) 상에 형성된 다층 배선부(230)를 갖는다. 도 10a에 있어서는, 상기의 회로 소자로서 2개의 전계 효과 트랜지스터(220)가 나타나 있다. 이하, 반도체 장치(200)의 각 구성 요소에 대해서 설명한다.
반도체 기판(210)은, 서로 이웃하여 배치되는 회로 소자끼리를 전기적으로 분리하기 위한 소자 분리 영역(210a)이 소정의 패턴으로 형성된 실리콘 단결정 기판이다. 실리콘 단결정 기판을 대신하여 갈륨 비소와 같은 화합물 반도체로 이루어지는 기판이나 SOI(Silicon On Insulator) 기판을 이용할 수도 있다. 반도체 기판(210)에 형성되는 복수의 회로 소자는, 당해 반도체 기판(210) 상에 형성되는 다층 배선부(230)와 함께 집적 회로를 구성하는 것이고, 어떠한 회로 소자를 반도체 기판(210)에 몇 개 형성할지는, 반도체 장치(200)에 요구되는 기능이나 반도체 장치(200)의 용도 등에 따라서 적절하게 선택된다.
각 전계 효과 트랜지스터(220)는, 반도체 기판(210) 상에 게이트 절연막(221)을 개재하여 배치된 게이트 전극(222)과, 반도체 기판(210)에 형성된 소스 영역(223) 및 드레인 영역(224)과, 게이트 전극(222)의 선폭 방향 양측면에 형성된 사이드 월 스페이서(225)를 갖는다. 도 10a에 있어서는, 게이트 절연막(221)에 스머징을 붙여 두었다.
다층 배선부(230)는, 반도체 기판(210) 상에 에칭 스토퍼막(ES)을 개재하여 적층된 복수의 배선층과, 상하 방향으로 서로 이웃하는 2개의 배선층의 사이에 개재하는 라이너층(L)을 갖는다. 도 10a에는, 제1 배선층(231)∼제3 배선층(233)의 합계 3개의 배선층이 나타나 있다. 도 10a에 있어서는, 에칭 스토퍼막(ES) 및 각 라이너층(L)으로의 해칭의 부여를 생략하고 있다.
에칭 스토퍼막(ES)은, 예를 들면 실리콘 탄질화물이나 실리콘 질화물에 의해 형성되고, 제1 배선층(231)의 모재가 되는 전기 절연층에 관통공(콘택트홀)을 형성할 때의 에칭 스토퍼로서 이용된다. 각 라이너층(L)은, 당해 라이너층(L)의 하지가 되는 배선층의 모재와는 상이한 재료에 의해 형성하는 것이 바람직하다. 예를 들면, 배선층의 모재로서 실리콘 산화물을 이용한 경우, 당해 모재로부터 형성한 배선층 위에는, 예를 들면 실리콘 탄질화물 등으로 이루어지는 라이너층을 형성하는 것이 바람직하다.
각 배선층(231∼233)은, 모재가 되는 전기 절연층에 웨트 에칭법 또는 드라이 에칭법으로 형성된 소정 패턴의 트렌치 및 관통공 각각의 내면 그리고 상기의 관통공의 하측 개구부로부터 노출된 하지층을 덮는 배리어층(B)과, 배리어층(B) 상에 형성되어 트렌치 및 관통공의 각각을 메우는 다마신 배선(D)을 갖는다. 상기의 전기 절연층은, 예를 들면 실리콘 산화물, 실리콘 질화물, 저유전율 유전체 등에 의해 형성할 수 있다. 배리어층(B)은, 도 7b에 나타낸 상측 배리어층(41a1∼41a3)과 동일하게, 예를 들면 고융점 금속, 고융점 금속의 합금, 또는 고융점 금속의 화합물로 이루어지는 층을 적어도 1층 포함한다.
도 10b에 나타내는 바와 같이, 각 다마신 배선(D)은, 배리어층(B) 중에서 관통공(TH)의 하측 개구부로부터 노출된 하지층을 덮는 영역 상에 형성된 저부 시드층(BS)과, 트렌치(T)의 저면을 덮는 트렌치 내 금속막(MT)과, 배리어층(B) 중에서 트렌치(T) 및 관통공(TH) 각각의 내면을 덮는 영역 상 그리고 저부 시드층(BS)의 상면 및 트렌치 내 금속막(MT)의 상면을 덮는 주시드층(MS)과, 주시드층(MS) 상에 형성되어 트렌치(T) 및 관통공(TH)을 메우는 도전체를 갖는다. 도전체 중에서 트렌치(T)를 메우는 영역은 배선(WL)이 되고, 관통공(TH)을 메우는 영역은 콘택트 플러그(CP)의 플러그 본체(PB)가 된다. 이 플러그 본체(PB)와, 저부 시드층(BS)과, 주시드층(MS) 중에서 관통공(TH) 내에 형성된 영역이 콘택트 플러그(CP)가 된다.
개개의 콘택트 플러그(CP)에 대해서는, 당해 콘택트 플러그(CP)의 상단에 전기적으로 접속되는 배선(WL)이 상측 배선에 상당하고, 당해 콘택트 플러그(CP)의 하단측에 있어서 배리어층(B)을 개재하여 전기적으로 접속되는 배선(WL) 또는 다른 콘택트 플러그(CP)가 하측 배선에 상당한다.
다마신 배선(D)을 구성하는 저부 시드층(BS)은, 도 7b에 나타낸 저부 시드층(BS)과 동일하게, 스퍼터링법 등의 PVD법, CVD법, 또는 ALD법 등의 기상 증착법에 의해 구리, 니켈, 또는 이들 합금 등을 퇴적시킴으로써 형성된 도전체의 층이다. 개개의 저부 시드층(BS)의 막두께는, 예를 들면 200㎚ 이하의 범위 내에서 적절하게 선정하는 것이 바람직하고, 5∼100㎚의 범위 내에서 적절하게 선정하는 것이 더욱 바람직하다. 또한, 트렌치 내 금속막(MT)은, 저부 시드층(BS)의 형성시에 당해 저부 시드층(BS)과 일시적으로 형성된 것이다. 또한, 저부 시드층(BS)의 형성시에는, 배리어층(B) 중에서 블라인드 비어 홀(BV)의 내벽을 덮는 영역 상에, 저부 시드층(BS)의 형성 재료에 의해 불연속막 혹은 매우 얇은 도전체막이 형성되어도 좋다. 마찬가지로, 저부 시드층(BS)의 형성시에는, 저부 시드층(BS)과 동일한 형성 재료에 의해 배선층의 상면측에 도전체층을 형성해도 좋다.
또한, 다마신 배선(D)을 구성하는 주시드층(MS)은, 도 7b에 나타낸 주시드층(MS)과 동일하게, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물의 도막을 가열하여 형성된 금속막이다. 개개의 주시드층(MS)의 두께는, 관통공(TH)의 내벽 상에서의 평균값으로 10∼2000㎚의 범위 내로 하는 것이 바람직하다. 또한, 각 주시드층(MS)은, 구리 입자의 소결막인 것이 바람직하다. 그리고, 당해 주시드층(MS)이 형성되는 관통공(TH)은, 구경(배리어층(B)의 형성이 끝난 단계에서의 구경)이 1∼100㎛의 범위 내에서, 당해 구경에 대한 깊이의 비가 1∼50의 범위 내인 것이 바람직하다. 또한, 다마신 배선(D)을 구성하는 도전체는, 도금법에 의해 주시드층(MS) 상에 퇴적된다. 이 도전체로서는, 예를 들면 구리를 이용할 수 있다.
제1 배선층(231)에 형성된 콘택트 플러그는, 당해 제 1 배선층(231)에 형성되어 배리어층(B) 중의 한 영역을 개재하여, 전계 효과 트랜지스터(220)의 소스 영역(223) 또는 드레인 영역(224)에 전기적으로 접속된다. 마찬가지로, 제2 배선층(232) 및 제3 배선층(233)의 각각에 형성된 콘택트 플러그는, 당해 배선층(232, 233)에 형성된 배리어층(B) 중의 한 영역을 개재하여, 바로 아래에 있는 제1 배선층(231) 또는 제2 배선층(232)에 형성된 다마신 배선(D)에 전기적으로 접속된다. 개개의 콘택트 플러그(CP)에 대해서는, 당해 콘택트 플러그(CP)의 상단에 배리어층(B)을 개재하여 전기적으로 접속되는 배선(WL) 또는 다른 콘택트 플러그(CP)가 상측 배선에 상당하고, 당해 콘택트 플러그(CP)의 하단측에 있어서 배리어층(B)을 개재하여 전기적으로 접속되는 배선(WL) 또는 다른 콘택트 플러그(CP)가 하측 배선에 상당한다. 다층 배선부(230)에는, 다수의 3차원 배선이 형성되어 있다.
전술한 각 구성 요소를 갖는 반도체 장치(200)에서는, 다마신 배선(D)에 의해 3차원 배선을 형성하기 때문에, 당해 반도체 장치(200)가 갖는 3차원 배선의 도전성은 양호하다. 예를 들면 배리어층(B)으로서 대기 중 산소에 의해 용이하게 산화될 수 있는 재료를 이용한 경우에 있어서도, 저부 시드층(BS)을 개재하여 배리어층(B)과 주시드층(MS)이 접속되어 있음으로써, 양층의 계면에서 도전성이 손상되는 것을 억제할 수 있다. 또한, 주시드층(MS)의 재료로서 이용하는 전술의 상술한 금속막 형성용 조성물의 도막은 스텝 커버리지성이 양호하고, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 거의 균일한 금속막을 비교적 형성하기 쉽고, 당해 금속막의 형성에 앞서 관통공(TH) 내에 이미 저부 시드층(BS)이 형성되어 있기 때문에, 관통공(TH)의 하단측으로부터 상단측에 걸친 막두께가 거의 균일한 금속막을 추가로 형성하기 쉽다. 이 때문에, 도금법으로 플러그 본체(PB)를 형성할 때에, 플러그 본체(PB)의 하단측의 형성에 필요로 하는 시간과 상단측의 형성에 필요로 하는 시간과의 차이를 작게 하기 쉽고, 배선층의 상면측에 퇴적되는 도금막이 과잉하게 퇴적되어 그의 제거에 장시간을 필요로 한다는 사태가 되는 것이나, 배선층의 상면측에 퇴적된 도금막을 화학적 기계적 연마(CMP)법 등의 방법으로 제거할 때에 택트 타임이 증대한다는 사태가 되는 것이 억제된다. 또한, 플러그 본체(PB) 내에 보이드가 발생하는 것이 억제된다. 나아가서는, 주시드층(MS)의 배선층에 대한 높은 밀착성을 확보하기 쉽다.
따라서, 반도체 장치(200)에서는, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 다층 배선부(230)를 제조하는 것이 용이하다. 결과적으로, 반도체 장치(200)는, 비교적 높은 생산성하에, 또한 비교적 낮은 제조 비용하에 제조하는 것이 용이하다.
이하, 반도체 장치(200)의 제조 방법을 예로 들고, 도 11a∼도 11c 및 도 12a∼도 12c를 참조하여, 3차원 배선의 형성 방법의 다른 실시 형태를 설명한다.
<3차원 배선의 형성 방법>
도 11a∼도 11c는, 각각, 도 10a 및 도 10b에 나타낸 반도체 장치를 제조할 때의 일 공정을 개략적으로 나타내는 단면도이다. 또한, 도 12a∼도 12c는, 각각, 도 11c에 나타낸 공정 후에 행해지는 일 공정을 개략적으로 나타내는 단면도이다.
도 11a에 나타내는 바와 같이, 도 10a 및 도 10b에 나타낸 반도체 장치(200)를 제조함에 있어서는, 우선, 전계 효과 트랜지스터(220) 등의 소망하는 회로 소자가 형성된 후의 반도체 기판(210) 상에, 도 10a에 나타낸 에칭 스토퍼막(ES)의 모재인 제1 에칭 스토퍼막(ES1)을 PVD법 또는 CVD법에 의해 형성한다. 제1 에칭 스토퍼막(ES1)은, 각 전계 효과 트랜지스터(220)의 게이트 전극(222) 및 각 사이드 월 스페이서(225)를 덮도록 하여 형성해도 좋다. 또한, 도 11a에 있어서는, 제1 에칭 스토퍼막(ES1)으로의 해칭의 부여를 생략하고 있다.
다음으로, 반도체 기판(210) 상에 제1 배선층(231)의 모재가 되는 전기 절연층을 PVD법 또는 CVD법에 의해 형성하고, 그 위에 소정 형상의 에칭 마스크를 형성한 후에 당해 전기 절연층을 웨트 에칭법 또는 드라이 에칭법으로 성형하고, 소정 패턴의 트렌치 및 관통공을 갖는 제1 배선층을 얻는다. 이 후, 상기의 에칭 마스크를 그대로 이용하여 제1 에칭 스토퍼막(ES1)을 에칭하고, 제1 배선층(231)에 형성한 관통공의 하방에 위치하는 영역을 제거하여, 제1 에칭 스토퍼막(ES1)을 도 10a에 나타낸 에칭 스토퍼막(ES)으로 성형한다.
도 11b는, 전술한 바와 같이 하여 형성된 제1 배선층(231) 및 에칭 스토퍼막(ES)을 나타낸다. 제1 배선층(231)에는, 소정수의 트렌치(T) 및 관통공(TH)이 형성되어 있다. 에칭 스토퍼막(ES)에서는, 제1 배선층(231)에 형성한 관통공(TH)의 하방에 위치하는 영역에 개구부(OP3)가 형성되어 있다. 또한, 도 11b 그리고 뒤에 서술하는 도 11c 및 도 12a∼도 12c에 있어서는, 에칭 스토퍼막(ES)으로의 해칭의 부여를 생략하고 있다.
이어서, 제1 배선층(231)의 트렌치(T) 및 각 관통공(TH)을 노출시키는 소정 형상의 마스크를 제1 배선층(231) 상에 형성하고, 예를 들면 CVD법에 의해 고융점막의 성막을 행하여, 도 11c에 나타내는 바와 같이, 트렌치(T)의 내면, 관통공(TH)의 내면, 에칭 스토퍼막(ES)에 있어서의 개구부(OP3)의 내벽 및, 개구부(OP3)로부터 노출되어 있는 반도체 기판(210)의 표면을 덮는 배리어층용 고융점막(HB)을 형성한다. 당해 배리어층용 고융점막(HB)의 재질은, 예를 들면 도 7b에 나타낸 각 상측 배리어층(41a1∼41a3)과 동일한 재질로 할 수 있다.
다음으로, 배리어층용 고융점막(HB) 중에서 관통공(TH)의 하단측에 위치하는 영역 위에, 스퍼터링법에 의해 저부 시드층을 형성하고 나서, 제1 배선층(231)의 상면, 트렌치(T)의 내면 및, 각 관통공(TH)의 내면에 전술한 금속막 형성용 조성물을 스핀 코팅법이나 인쇄법 등에 의해 도공하여 도막을 형성하고, 당해 도막을 가열하여, 도 12a에 나타내는 바와 같이, 배리어층용 고융점막(HB) 상에 금속막(MF)을 형성한다.
또한, 저부 시드층(BS)의 형성시에는, 트렌치(T)의 저면 상방 및 제1 배선층(231)의 상면 상방에 있어서도, 배리어층용 고융점막(HB) 상에도 도전체가 퇴적되어 도전막이 형성된다. 이 도전막 중에서 트렌치(T)의 저면 상방에 퇴적된 것이 트렌치 내 금속막(MT)이 된다. 배리어층용 고융점막(HB) 중에서 관통공(TH)의 내벽을 덮는 영역 상에는, 저부 시드층(BS)의 형성 재료에 의해 불연속막 혹은 매우 얇은 도전체막이 형성되어도 좋다.
금속막(MF)을 형성함에 있어서는, 금속막 형성용 조성물의 도공시의 점도를 1Pa·s 이하, 금속 농도를 5∼50질량％로 하는 것이 바람직하고, 도막의 가열은, 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 행하는 것이 바람직하다. 또한, 관통공(TH)의 내벽 상에서의 금속막(MF)의 두께의 평균값이 10∼2000㎚의 범위 내가 되도록 도공량을 조정하는 것이 바람직하다. 금속막(MF)은, 구리 입자의 소결막인 것이 바람직하다. 금속막(MF)은, 제1 배선층(231)의 상면, 트렌치(T)의 내면, 각 관통공(TH)의 내벽 및, 저부 시드층(BS)을 양호한 단차 피복성하에 덮는다.
다음으로, 도금법에 의해 금속막(MF)의 외표면 전체에 구리 등의 도전체를 퇴적시켜, 도전체층을 형성한다. 도 12b에 나타내는 바와 같이, 도전체층(CL)의 형성은, 당해 도전체층(CL)에 의해 제1 배선층(231)의 트렌치(T) 및 각 관통공(TH)이 메워질 때까지 행한다.
다음으로, 제1 배선층(231)의 상면과 도전체층(CL)의 상면이 실질적으로 동일 평면 상에 위치하게 되도록, 예를 들면 화학적 기계적 연마(CMP)법에 의해 금속막(MF)을 연마한다. 이에 따라, 도 12c에 나타내는 바와 같이, 각 관통공(TH) 내에는 저부 시드층(BS)과 주시드층(MS)과 플러그 본체(PB)를 갖는 콘택트 플러그(CP)가 형성되고, 트렌치(T) 내에는 트렌치 내 금속막(MT)과 도전체층(CL)을 갖는 배선(WL)이 형성되고, 제1 배선층(231)에 소정 패턴의 다마신 배선(D)이 형성된다. 이어서, 도 12c에 병기하는 바와 같이, 제1 배선층(231) 상에 소정 패턴의 라이너층(L)을 형성한다.
이 후, 제1 배선층(231)의 형성 및 당해 제 1 배선층(231)에서의 다마신 배선(D)의 형성과 동일하게 하여, 제1 배선층(231) 상에 소망수의 배선층(다마신 배선(D)까지 형성한 것)을 라이너층(L)을 개재하여 순차 적층함으로써, 도 10a에 나타낸 반도체 장치(200)를 얻을 수 있다. 반도체 장치(200)에 대한 설명 중에서 서술한 바와 같이, 전술한 바와 같이 하여 3차 배선을 형성하면, 도전성이 양호한 3차원 배선을 비교적 높은 생산성하에, 또한 비교적으로 낮은 제조 비용하에 형성할 수 있다.
실시 형태 5.
<금속막 형성용 조성물 및 금속막의 형성>
본 발명의 실시 형태 5인 금속막 형성용 조성물은, 금속염 및 금속 입자의 적어도 한쪽을 함유한다. 이하, 이 성분을 (A) 성분이라고 한다. 또한, 본 실시 형태의 금속막 형성용 조성물은, (B) 성분으로서 아민 화합물을 함유할 수 있다. 또한, 임의 성분으로서, 용매 또는 분산매를 함유할 수 있다. 이하, 이 용매 또는 분산매를 (C) 성분이라고 한다. 또한, 본 실시 형태의 금속막 형성용 조성물은, 상기 각 성분에 더하여, 그 외 임의 성분을 함유할 수 있다.
본 실시 형태의 금속막 형성용 조성물은, 공지의 다양한 도공법에 의해 도막의 형성이 가능하고, 또한 그 도막은, 가열되어 금속막을 형성할 수 있다. 이때, 본 실시 형태의 금속막 형성용 조성물은, 전술한 조성을 가짐으로써, 적당한 기판 상에 도공되어 도막을 형성한 후, 대기하나, 질소 가스 등에 의한 비산화성 분위기하나, 산소 농도 500ppm 이하의 분위기하나, 진공 중에서의 가열에 의해, 기판 상에 금속막을 형성할 수 있다. 그리고, 가열의 온도는 250℃ 이하로 하는 것이 가능하고, 더욱 낮은 200℃ 이하로 하는 것도 가능하다.
본 실시 형태의 금속 형성용 조성물은, 실시 형태 1의 시드층(S), 실시 형태 2의 3차원 배선 형성용의 금속막, 실시 형태 3의 주시드층 및 실시 형태 4의 3차원 배선 형성용의 금속막의 형성에 이용할 수 있고, 3차원 배선용의 금속막 형성용 조성물로서의 사용이 가능하다.
이하, 본 실시 형태의 금속막 형성용 조성물의 각 성분에 대해서 설명한다.
[(A) 성분]
본 실시 형태의 금속막 형성용 조성물은, 전술한 바와 같이, (A) 성분으로서, 금속막의 원료가 되는, 금속염 및 금속 입자의 적어도 한쪽을 함유한다.
(A) 성분은, 바람직하게는, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽이다. (A) 성분으로서, 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 포함함으로써, 저전기 저항의 금속막을 형성할 수 있다.
그리고, 간편하게 저전기 저항의 금속막을 형성한다는 관점에서, 본 실시 형태의 금속막 형성용 조성물은, (A) 성분으로서, 주기표의 제10족 및 제11족의 전이 금속(팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 니켈(Ni) 및 금(Au))으로 이루어지는 군으로부터 선택되는 금속을 포함하는 금속염 및 금속 입자의 적어도 한쪽을 함유하는 것이 보다 바람직하다. 또한, 보다 낮은 제조 비용으로 저전기 저항의 금속막을 형성한다는 관점에서, 본 실시 형태의 금속막 형성용 조성물은, (A) 성분으로서 구리, 은 및 니켈로 이루어지는 군으로부터 선택되는 금속을 포함하는 금속염 및 금속 입자의 적어도 한쪽을 함유하는 것이 특히 바람직하다.
(A) 성분으로서 이용할 수 있는 금속염은 금속 이온을 함유하는 화합물이면 좋고, 특별히 한정은 되지 않는다. 이 금속염으로서는, 예를 들면, 금속 이온과, 무기 음이온종 및 유기 음이온종 중 적어도 한쪽으로 이루어지는 금속염을 이용할 수 있다.
본 실시 형태의 금속막 형성용 조성물은, 전술한 바와 같이, (A) 성분에, 구리, 은 및 니켈로 이루어지는 군으로부터 선택되는 금속을 포함하는 금속염을 이용하는 것이 특히 바람직하다. (A) 성분으로서 구리를 포함하는 금속염, 즉, 구리염을 이용하는 경우, 용해도의 관점에서, 구리 카본산 염 및, 구리와 아세틸아세톤 유도체와의 착염으로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상을 이용하는 것이 바람직하다.
그리고, 예를 들면, 구리 카본산염으로서는, 아세트산 구리, 트리플루오로아세트산 구리, 프로피온산 구리, 부티르산 구리, 이소부티르산 구리, 2-메틸부티르산 구리, 2-에틸부티르산 구리, 발레르산 구리, 이소발레르산 구리, 피발산 구리, 헥산산 구리, 헵탄산 구리, 옥탄산 구리, 2-에틸헥산산 구리, 노난산 구리 등의 지환식 카본산과의 구리염, 말론산 구리, 숙신산 구리, 말레산 구리 등의 디카본산과의 구리염, 벤조산 구리, 살리실산 구리 등의 방향족 카본산과의 구리염, 포름산 구리, 하이드록시아세트산 구리, 글리옥실산 구리, 락트산 구리, 옥살산 구리, 타르타르산 구리, 말산 구리, 구연산 구리 등의 환원력을 갖는 카본산과의 구리염 및, 상기 구리염의 수화물 등을 적합한 것으로서 들 수 있다.
또한, 구리와 아세틸아세톤 유도체와의 착염으로서는, 구리 원자당 아세틸아세톤 유도체 혹은 아세토아세트산 에스테르 유도체가 1∼2분자의 비율로 착형성한 것을 들 수 있고, 그의 구체예로서는, 아세틸아세토네이트 구리, 아세토아세트산 에틸 구리, 1,1,1-트리메틸아세틸아세토네이트 구리, 1,1,1,5,5,5-헥사메틸아세틸아세토네이트 구리, 1,1,1-트리플루오로아세틸아세토네이트 구리 및, 1,1,1,5,5,5-헥사플루오로아세틸아세토네이트 구리 등이 적합한 것으로서 들 수 있다.
이들 중에서도, 용해성의 관점 및 저전기 저항의 금속막(구리막)을 형성하는 관점에서, 아세트산 구리, 트리플루오로아세트산 구리, 프로피온산 구리, 부티르산 구리, 이소부티르산 구리, 2-메틸부티르산 구리, 피발산 구리, 포름산 구리, 하이드록시아세트산 구리, 글리옥실산 구리, 옥살산 구리, 아세틸아세토네이트 구리, 아세토아세트산 에틸 구리, 1,1,1-트리플루오로아세틸아세토네이트 구리 및 1,1,1,5,5,5-헥사플루오로아세틸아세토네이트 구리 및, 이들 수화물이 보다 바람직한 구리염으로서 들 수 있다. 그리고 추가로, 포름산 구리 및 포름산 구리 수화물을 특히 바람직한 구리염으로서 들 수 있다.
또한, (A) 성분으로서 은을 포함하는 금속염, 즉 은염을 이용하는 경우, 전술한 바와 같이, 은의 염이면 특별히 한정은 되지 않는다. (A) 성분에 은염을 이용하는 경우, 예를 들면, 질산 은, 아세트산 은, 포름산 은, 옥살산 은, 산화 은, 아세틸아세톤 은, 아세토아세트산 에틸 은, 벤조산 은, 브롬산 은, 브롬화 은, 탄산 은, 염화 은, 구연산 은, 불화 은, 요오드산 은, 요오드화 은, 락트산 은, 아질산산 은, 과염소산 은, 인산 은, 황산 은, 황화 은 및, 트리플루오로아세트산 은 등을 적합한 것으로서 들 수 있다.
이들 은염 중에서도, 저전기 저항의 금속막(은막)을 형성하는 관점에서, 은카본염을 이용하는 것이 보다 바람직하고, 아세트산 은, 포름산 은, 옥살산 은 등을 보다 바람직한 은염의 예로서 들 수 있다. 그리고, 포름산 은을 특히 바람직한 은염으로서 들 수 있다.
또한, (A) 성분으로서 니켈을 포함하는 금속염, 즉 니켈염을 이용하는 경우, 전술한 바와 같이, 니켈의 염이면 특별히 한정되지 않는다. 그리고, 저전기 저항의 금속막(니켈막)을 형성하는 관점에서, 니켈 카본염을 이용하는 것이 바람직하고, 아세트산 니켈, 포름산 니켈, 옥살산 니켈 등을 보다 바람직한 니켈 염의 예로서 들 수 있다. 그리고, 포름산 니켈을 특히 바람직한 니켈염으로서 들 수 있다.
(A) 성분으로서의 금속염은, 시판의 것이라도, 공지의 방법에 의해 합성한 것이라도 좋고, 나아가서는, 금속 이온을 포함하는 화합물과, 무기 음이온종 및 유기 음이온종 중 적어도 한쪽을 혼합함으로써, 반응계 중에서 형성시킨 것이라도 아무런 지장없이 사용할 수 있어, 특별히 한정되지 않는다.
또한, (A) 성분의 금속염으로서 환원력을 갖는 카본산과의 금속염, 즉, 금속 카본산 염을 이용한 경우, 대(對)음이온인 환원력을 갖는 카본산이 환원제로서 작용하기 때문에, 별도, 환원제를 더하지 않아도 상관없다.
(A) 성분으로서의 금속염의 순도에 대해서는 특별히 한정되지 않지만, 지나치게 저순도이면 금속막을 형성했을 때에, 도전성(전기 저항 특성)에 악영향을 미칠 우려가 있다. 따라서, (A) 성분의 금속염의 순도는 90％ 이상이 바람직하고, 95％ 이상이 더욱 바람직하다.
(A) 성분으로서 금속 입자를 이용하는 경우, 당해 금속 입자는, 금속으로 이루어지는 입자이면 특별히 한정되지 않는다. 그리고, 간편하게 저전기 저항의 금속막을 형성한다는 관점에서, (A) 성분의 금속 입자로서는, 주기표의 제10족 및 제11족의 전이 금속(팔라듐, 백금, 구리, 은, 니켈 및 금)으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속 입자를 이용하는 것이 보다 바람직하다. 이들 금속종은, 단체라도 그 외의 금속과의 합금이라도 상관없다. 이들 금속종이 단체인 경우, 바람직한 금속 입자로서는, 팔라듐 입자, 백금 입자, 구리 입자, 은 입자, 니켈 입자 및 금 입자로 이루어지는 군으로부터 선택되는 적어도 1종 또는 2종 이상의 조합이 된다.
이들 중에서도 비용면, 입수의 용이함 및, 보다 저전기 저항의 금속막을 형성한다는 관점에서, 은, 구리 및 니켈로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상의 금속종을 함유하는 것이 바람직하다. 이들 이외의 금속 입자를 사용해도 상관없지만, 예를 들면, 금속염인 구리염과 병용한 경우, 구리 이온에 의해 금속 입자가 산화될 우려가 있기 때문에, 전술한 금속 입자를 사용하는 것이 보다 바람직하다.
(A) 성분으로서 이용하는 금속 입자의 평균 입자경은, 5∼100㎚의 범위인 것이 바람직하다. (A) 성분으로서 이용하는 금속 입자의 입자경이 5㎚ 미만이 되면, 금속 표면의 활성이 매우 높아져, 산화 반응을 일으키거나, 혹은 용해될 우려가 있는 것 외에, 입자 간에 응집체를 형성하고, 보존 중에 침강하는 경우가 있다. 또한, 100㎚를 초과하면, 장기 보존한 경우에 금속 입자가 침강하는 경우가 있다. 따라서, (A) 성분으로서 이용하는 금속 입자의 평균 입자경은, 전술한 범위 내인 것이 바람직하다.
(A) 성분으로서 이용하는 금속 입자의 입자경의 측정 방법으로서는, 일반적인 미립자에 적용되는 측정 방법을 이용할 수 있다. 예를 들면, 투과형 전자 현미경(TEM), 전계 방사형 투과 전자 현미경(FE-TEM), 전계 방사형 주사 전자 현미경(FE-SEM) 등을 적절하게 사용할 수 있다. 평균 입자경의 값은, 전술한 현미경을 이용하여 관측하고, 관측된 시야 중에서, 입자경이 비교적 일치되어 있는 개소를 3개소 선택하고, 입경 측정에 가장 적합한 배율로 촬영한다. 얻어진 각각의 사진으로부터, 가장 다수 존재한다고 생각되는 입자를 100개 선택하고, 그의 직경을 자 등의 측장기로 측정하고, 측정 배율로 제거하여 입자경을 산출하고, 이들 값을 산술 평균함으로써, 구할 수 있다. 또한, 표준 편차에 대해서는, 전술한 관찰시에 개개의 금속 입자의 입자경과 수에 의해 구할 수 있다. 그리고, 변동 계수는, 전술한 평균 입자경 및 그의 표준 편차에 기초하여, 아래 식에 의해 산출할 수 있다.
Figure pat00001
(A) 성분으로서 이용하는 금속 입자는 시판인 것이라도 좋고, 공지의 방법에 의해 합성한 것이라도 좋고, 특별히 한정되지 않는다. 공지의 합성 방법으로서는, 예를 들면, 스퍼터링법이나 가스 중 증착법 등, 물리적인 수법으로 합성 반응을 행하는 기상법(건식법)이나, 금속 화합물 용액을 표면 보호제의 존재하에서 환원하여 금속 입자를 석출시키는 등의 액상법(습식법) 등이 일반적으로 알려져 있다.
(A) 성분으로서 이용하는 금속 입자의 순도에 대해서는 특별히 한정하는 것은 아니지만, 저순도이면 형성된 금속막의 도전성에 악영향을 미칠 우려가 있기 때문에, 95％ 이상이 바람직하고, 99％ 이상이 보다 바람직하다.
본 실시 형태의 금속막 형성용 조성물 중의 (A) 성분의 함유량으로서는, 본 실시 형태의 금속막 형성용 조성물이 함유하는 전체 성분의 총질량을 100질량％로 했을 때에, 1질량％∼70질량％가 바람직하고, 5질량％∼50질량％가 보다 바람직하다. (A) 성분의 함유량을 1질량％∼70질량％로 함으로써, 우수한 도전성을 갖는 금속막을 형성할 수 있다. (A) 성분의 함유량을 5질량％∼50질량％로 함으로써, 보다 낮은 전기 저항값의 금속막을 형성할 수 있다.
[(B) 성분]
본 실시 형태의 금속막 형성용 조성물에 있어서는, 상기한 (A) 성분 외에, (B) 성분으로서 아민 화합물을 함유할 수 있다.
(B) 성분의 아민 화합물로서는, 하기 일반식 (1), 하기 일반식 (2) 및 하기 일반식 (3) 중 적어도 1개의 일반식으로 나타나는 아민 화합물을 이용할 수 있다.
Figure pat00002
상기 일반식 (1) 중, R1, R2는, 각각 독립적으로 수소 원자, 탄소수 1∼18의 알킬기, 또는, 탄소수 3∼18의 지환식 탄화수소기를 나타낸다. R3은, 단결합, 메틸렌기, 탄소수 2∼12의 알킬렌기, 또는, 페닐렌기를 나타낸다. R4는, 수소 원자, 탄소수 1∼18의 알킬기, 탄소수 3∼18의 지환식 탄화수소기, 아미노기, 디메틸아미노기, 또는, 디에틸아미노기를 나타낸다.
Figure pat00003
상기 일반식 (2) 중, R5, R6은, 각각 독립적으로 수소 원자, 탄소수 1∼18의 알킬기, 또는, 탄소수 3∼18의 지환식 탄화수소기를 나타낸다. R7은, 메틸렌기, 탄소수 2∼12의 알킬렌기, 또는, 페닐렌기를 나타낸다. R8은, 탄소수 1∼18의 알킬기, 또는, 탄소수 3∼18의 지환식 탄화수소기를 나타낸다. 단, R5 및 R6이 수소 원자인 경우, R8은 메틸기 및 에틸기 이외를 나타낸다.
Figure pat00004
상기 일반식 (3) 중, R9, R10은, 각각 독립적으로 수소 원자, 탄소수 1∼18의 알킬기, 또는, 탄소수 3∼18의 지환식 탄화수소기를 나타낸다. R11은, 메틸렌기, 탄소수 2∼12의 알킬렌기, 또는, 페닐렌기를 나타낸다. R12, R13은, 각각 독립적으로, 탄소수 1∼18의 알킬기, 또는, 탄소수 3∼18의 지환식 탄화수소기를 나타낸다.
상기 일반식 (1)로 나타나는 아민 화합물이 포함하는 기 R1 및 R2의 예로서는, 수소 원자 외에, 직쇄상의 알킬기로서, 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다.
그리고, 상기 일반식 (1)로 나타나는 아민 화합물이 포함하는 기 R4의 예로서는, 수소 원자, 아미노기, 디메틸아미노기 및 디에틸아미노기의 외에, 직쇄상의 알킬기로서 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다.
상기 일반식 (1)로 나타나는 아민 화합물의 구체적인 예로서는, 예를 들면, 메틸아민, 에틸아민, 프로필아민, 부틸아민, 펜틸아민, 헥실아민, 헵틸아민, 옥틸아민, 노닐아민, 데실아민, 운데실아민, 도데실아민, 스테아릴아민, 이소프로필아민, sec-부틸아민, 이소부틸아민, tert-부틸아민, 이소펜틸아민, 네오펜틸아민, tert-펜틸아민, 1-에틸프로필아민, 1,1-디메틸프로필아민, 1,2-디메틸프로필아민, 1,1,2-트리메틸프로필아민, 1,2,2-트리메틸프로필아민, 1,3-디메틸부틸아민, 네오펜틸아민, 1,5-디메틸헥실아민, 2-에틸헥실아민, 4-헵틸아민, 2-헵틸아민, 사이클로헥실아민, 사이클로펜틸아민, 에틸렌디아민, N-메틸에틸렌디아민, N,N'-디메틸에틸렌디아민, N,N,N',N'-테트라메틸에틸렌디아민, N-에틸에틸렌디아민, N,N'-디에틸에틸렌디아민, 1,3-프로판디아민, N,N'-디메틸-1,3-프로판디아민, 1,4-부탄디아민, N,N'-디메틸-1,4-부탄디아민, 1,5-펜탄디아민, N,N'-디메틸-1,5-펜탄디아민, 1,6-헥산디아민, N,N'-디메틸-1,6-헥산디아민 등을 들 수 있다.
상기 일반식 (2)로 나타나는 아민 화합물이 포함하는 기 R5 및 R6의 예로서는, 수소 원자 외에, 직쇄상의 알킬기로서, 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸 프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다.
그리고, 상기 일반식 (2)로 나타나는 아민 화합물이 포함하는 기 R8의 예로서는, 직쇄상의 알킬기로서, 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다. 단, R5 및 R6이 모두 수소 원자인 경우, R8은 메틸기 및 에틸기 이외이다.
상기 일반식 (2)로 나타나는 아민 화합물의 구체예로서는, 예를 들면, 메톡시(메틸)아민, 2-메톡시에틸아민, 3-메톡시프로필아민, 4-메톡시부틸아민, 에톡시(메틸)아민, 2-에톡시에틸아민, 3-에톡시프로필아민, 4-에톡시부틸아민, 프로폭시메틸아민, 2-프로폭시에틸아민, 2-이소프로폭시프로필아민, 3-이소프로폭시프로필아민, 2-프로폭시프로필아민, 3-프로폭시프로필아민, 4-프로폭시부틸아민, 부톡시메틸아민, 부톡시에틸아민, 2-부톡시프로필아민, 3-부톡시프로필아민, 3-(2-에틸 헥실옥시)프로필아민, 3-이소부톡시프로필아민, 4-부톡시부틸아민, 옥시비스(에틸아민) 등을 들 수 있다.
상기 일반식 (3)으로 나타나는 아민 화합물이 포함하는 기 R9 및 R10의 예로서는, 수소 원자 외에, 직쇄상의 알킬기로서, 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다.
그리고, 상기 일반식 (3)으로 나타나는 아민 화합물이 포함하는 기 R12 및 R13의 예로서는, 직쇄상의 알킬기로서 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 노닐기, 데실기, 운데실기, 도데실기, 스테아릴기 등을 들 수 있고, 분기상의 것으로서 이소프로필기, sec-부틸기, 이소부틸기, tert-부틸기, 이소펜틸기, 네오펜틸기, tert-펜틸기, 1-에틸프로필기, 1,1-디메틸프로필기, 1,2-디메틸프로필기, 1,1,2-트리메틸프로필기, 1,2,2-트리메틸프로필기, 1,3-디메틸부틸기, 네오펜틸기, 1,5-디메틸헥실기, 2-에틸헥실기, 4-헵틸기, 2-헵틸기 등을 들 수 있고, 지환식 탄화수소기로서는, 사이클로헥실기, 사이클로펜틸기를 들 수 있다.
상기 일반식 (3)으로 나타나는 아민 화합물의 구체예로서는, 예를 들면, 아미노아세토알데히드디에틸아세탈 등을 들 수 있다.
본 실시 형태의 금속막 형성용 조성물은, 상기 일반식 (1), 상기 일반식 (2) 및 상기 일반식 (3) 중 적어도 1개의 일반식으로 나타나는 아민 화합물로 이루어지는 군으로부터 선택되는 1종, 또는 서로 상용성이 있는 2종 이상을 조합하여, (B) 성분으로서 이용하는 것이 바람직하다. (B) 성분은, 시판품의 사용이 가능하고, 입수 방법 등에 대해서는 특별히 한정되지 않는다.
(B) 성분의 순도에 대해서는 특별히 한정되는 것은 아니지만, 금속막 형성용 조성물이 전자 재료 분야에서 사용되는 것을 고려하여, 금속막 중의 불순한 함유물을 저감할 수 있도록, 95％ 이상이 바람직하고, 99％ 이상이 더욱 바람직하다.
(B) 성분의 함유량으로서는, 본 실시 형태의 금속막 형성용 조성물이 함유하는 전체 성분의 총질량을 100질량％로 했을 때에, 99질량％ 이하로 할 수 있고, 0.1질량％∼99질량％가 바람직하고, 1질량％∼90질량％가 보다 바람직하고, 2질량％∼80질량％가 더욱 바람직하다. (B) 성분의 함유량을 0.1질량％∼99질량％로 함으로써, 우수한 도전성을 갖는 금속막을 형성할 수 있다. (B) 성분의 함유량을 1질량％∼90질량％로 함으로써, 보다 낮은 온도에서의 가열에 의해, 보다 낮은 전기 저항값의 금속막을 형성할 수 있다. 2질량％∼80질량％로 함으로써, 낮은 전기 저항값의 금속막 형성을 달성할 수 있음과 동시에, 생산성이 우수한 금속막 형성용 조성물을 조제할 수 있다.
[(C) 성분]
본 실시 형태의 금속막 형성용 조성물은, 전술한 바와 같이, (A) 성분 및 (B) 성분 외에, 임의 성분인 (C) 성분으로서, 용매 또는 분산매(이하, 용제라고 총칭함)를 함유할 수 있다. 용제를 금속막 형성용 조성물 중에 함유시킴으로써, 도공 방법에 대응한 금속막 형성용 조성물의 점도 조정이 용이해지고, 또한, 안정된 균일한 물성의 금속막을 형성하는 것이 가능해진다.
용제는, 금속막 형성용 조성물 중의 각 성분을 용해 또는 분산할 수 있는 것이면, 특별히 한정되는 것은 아니다. 예를 들면, 물, 알코올류, 에테르류, 에스테르류, 지방족 탄화수소류 및 방향족 탄화수소류로부터 선택되는 1종의 액체, 또는, 상용성이 있는 2종 이상의 액체를 들 수 있다.
용제로서 이용할 수 있는 알코올류의 구체예로서는, 예를 들면, 메탄올, 에탄올, n-프로필알코올(1-프로판올), i-프로필알코올, n-부틸알코올(1-부탄올), i-부틸알코올, sec-부틸알코올, 펜탄올, 헥산올, 헵탄올, 옥탄올, 노닐알코올, 데칸올, 사이클로헥산올, 벤질알코올, 테르피네올, 디하이드로테르피네올 등을 들 수 있다.
에테르류로서는, 예를 들면, 헥실메틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜메틸에틸에테르, 트리에틸렌글리콜디메틸에테르, 트리에틸렌글리콜디에틸에테르, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노-n-프로필에테르, 프로필렌글리콜모노-n-부틸에테르, 디프로필렌글리콜모노메틸에테르, 디프로필렌글리콜모노에틸에테르, 디프로필렌글리콜모노-n-프로필에테르, 디프로필렌글리콜모노-n-부틸에테르, 트리프로필렌글리콜모노메틸에테르, 트리프로필렌글리콜모노에틸에테르, 트리프로필렌글리콜디메틸에테르, 트리프로필렌글리콜디에틸에테르 등의 (폴리)알킬렌글리콜알킬에테르류, 테트라하이드로푸란, 테트라하이드로피란, 1,4-디옥산 등을 들 수 있다.
에스테르류로서는, 예를 들면, 포름산 메틸, 포름산 에틸, 포름산 부틸, 아세트산 메틸, 아세트산 에틸, 아세트산 부틸, 프로피온산 메틸, 프로피온산 에틸, 프로피온산 부틸, γ-부티로락톤, 프로필렌글리콜메틸에테르아세테이트, 프로필렌글리콜에틸에테르아세테이트, 디프로필렌글리콜메틸에테르아세테이트 등을 들 수 있다.
지방족 탄화수소류로서는, 예를 들면, n-펜탄, n-헥산, n-헵탄, n-옥탄, n-노난, n-데칸, n-운데칸, n-도데칸, 테트라데칸, 사이클로헥산, 데칼린 등을 들 수 있다.
방향족 탄화수소류로서는, 예를 들면, 벤젠, 톨루엔, 자일렌, 에틸벤젠, n-프로필벤젠, i-프로필벤젠, n-부틸벤젠, 메시틸렌, 테트라인, 클로로벤젠, 디클로로벤젠 등을 들 수 있다.
이들 용제 중, 특히 금속막 형성용 조성물의 점도의 조정의 용이함의 관점에서, 에테르류가 바람직하다.
(C) 성분인 용제의 함유량은, 본 실시 형태의 금속막 형성용 조성물의 전체 성분의 총질량을 100질량％로 했을 때에, 0질량％∼95질량％의 범위이고, 0질량％∼70질량％의 범위인 것이 바람직하고, 0질량％∼50질량％의 범위인 것이 보다 바람직하다.
[그 외 임의 성분]
본 실시 형태의 금속막 형성용 조성물은, 전술한 (A) 성분에 더하여, 본 발명의 효과를 손상시키지 않는 한에 있어서, 그 외 임의 성분을 함유할 수 있다. 그 외 임의 성분으로서는, 포름산 및 포름산 암모늄의 적어도 한쪽을 함유할 수 있고, 그 외에는, 분산제, 산화 방지제, 농도 조정제, 표면 장력 조정제, 점도 조정제, 도막 형성 보조제, 밀착조제 등을 함유하는 것이 가능하다.
그 외 임의 성분인 포름산 및 포름산 암모늄은, 본 실시 형태의 금속막 형성용 조성물로부터 금속막을 형성함에 있어서, 환원 반응을 촉진하는 효과를 갖고, 소망하는 전기 저항 특성의 금속막 형성을 촉진할 수 있다.
본 실시 형태의 금속막 형성용 조성물에 함유 가능한 포름산 및 포름산 암모늄으로서는, 시판품의 사용이 가능하고, 입수 방법 등에 대해서는 특별히 한정은 되지 않는다.
포름산 및 포름산 암모늄의 순도에 대해서는 특별히 한정하는 것은 아니다. 그러나, 저순도이면, 금속막을 형성할 때에, 당해 금속막의 도전성을 저하시킬 우려가 있다. 따라서, 포름산 및 포름산 암모늄의 순도는 95％ 이상이 바람직하고, 99％ 이상이 더욱 바람직하다.
본 실시 형태의 금속막 형성용 조성물에 있어서의 포름산과 포름산 암모늄의 총함유량은 특별히 제한은 없지만, 본 실시 형태의 금속막 형성용 조성물이 함유하는 전체 성분의 총질량을 100질량％로 했을 때에, 0질량％∼50질량％의 범위인 것이 바람직하고, 0질량％∼20질량％의 범위로 하는 것이 보다 바람직하다. 포름산과 포름산 암모늄의 총함유량이 50질량％를 초과하도록 첨가해도, 함유량에 대응하는 바와 같은 효과는 얻어지지 않는다. 또한, 금속막 형성용 조성물의 단위 질량당의 금속 형성의 양이 저하되고, 소망하는 특성의 금속막을 높은 제조 효율로 형성할 수 없을 우려가 있다.
또한, 본 실시 형태의 금속막 형성용 조성물은, 본 발명의 효과를 손상시키지 않는 한에 있어서, 그 외 임의 성분으로서, 전술한 포름산 등 이외의 성분도 함유할 수 있다. 본 실시 형태의 금속막 형성용 조성물에 있어서 함유 가능한, 포름산 등 이외의 그 외 임의 성분에 대해서는, 소망하는 특성을 구비하고, 또한 (A) 성분에 의한 금속막의 형성 반응을 저해하지 않는 것이면, 특별히 제한하는 것은 아니다. 예를 들면, 전술한 각 성분이 용해되어 반응을 하지 않는 유기 용제 중에서 선택하고, 그 외 임의 성분으로서 함유시키는 것도 가능하다. 그리고, 그 유기용제를 첨가함으로써, 금속막 형성용 조성물을 소망하는 농도, 표면 장력, 점도가 되도록 조제할 수 있고, 혹은 배리어층 등과의 밀착성을 향상시킬 수 있다.
본 실시 형태의 금속막 형성용 조성물에 있어서의, 포름산 및 포름산 암모늄 이외의 그 외 임의 성분의 함유량은 특별히 제한은 없지만, 본 실시 형태의 금속막 형성용 조성물이 함유하는 전체 성분의 총질량을 100질량으로 했을 때에, 0질량％∼50질량％의 범위인 것이 바람직하고, 0질량％∼20질량％의 범위로 하는 것이 보다 바람직하다. 그 외 임의 성분의 함유량이 50질량％를 초과하도록 첨가해도, 함유량에 대응하는 바와 같은, 그 외 임의 성분에 의한 효과는 얻어지지 않는다. 또한, 금속막 형성용 조성물의 단위 질량당의 금속 형성의 양이 저하되고, 소망하는 특성의 금속막을 높은 제조 효율로 형성할 수 없을 우려가 있다.
다음으로, 전술한 성분을 함유하는 본 실시 형태의 금속막 형성용 조성물의 조제 방법에 대해서 설명한다.
[금속막 형성용 조성물의 조제]
본 실시 형태의 금속막 형성용 조성물은, 전술한 (A) 성분 외에, 필요에 따라서 (B) 성분 및, 다른 임의 성분을 혼합함으로써, 간편하게 조제하고, 제조할 수 있다. 또한, 본 실시 형태의 금속막 형성용 조성물이 (C) 성분인 용제를 함유하는 경우도, (A) 성분 및 (C) 성분, 그리고 필요에 따라서의 (B) 성분 및 그 외의 임의 성분을 혼합함으로써, 간편하게 조제하고, 제조할 수 있다.
본 실시 형태의 금속막 형성용 조성물의 조제에 있어서, (B) 성분인 아민 화합물과 (C) 성분인 용제를 첨가하는 경우, (C) 성분의 첨가는, 전술한 (A) 성분과 (B) 성분을 혼합한 후에 행할 수 있다. 첨가하는 용제로서는, 전술한 바와 같이, (A) 성분 및 (B) 성분을 용해 또는 분산하는 것이면 특별히 한정은 되지 않는다. 그리고, (B) 성분을 용해 또는 분산하는 것이 바람직하다.
본 실시 형태의 금속막 형성용 조성물의 조제에 있어서, 그 외 임의 성분으로서, 전술한 포름산 등이나, 분산제, 산화 방지제, 농도 조정제, 표면 장력 조정제, 점도 조정제 등을 함유시키는 경우, 당해 그 외 임의 성분은, 예를 들면, (A) 성분과 (B) 성분을 혼합한 후, 혹은 (A) 성분과 (B) 성분과 (C) 성분을 혼합한 후에 첨가할 수 있다. 그리고, 분산제, 산화 방지제, 농도 조정제, 표면 장력 조정제, 점도 조정제, 밀착 조제 등의 임의 성분은, 본 실시 형태의 금속막 형성용 조성물의 성분 농도, 표면 장력, 점도 등을 조정하고, 혹은 배리어층 등과의 밀착성을 향상시킨다.
본 실시 형태의 금속막 형성용 조성물의 조제시에 있어서의 혼합 방법으로서는, 특별히 한정되는 것은 아니지만, 예를 들면, 교반 날개에 의한 교반, 스터러 및 교반자에 의한 교반, 비탕기에 의한 교반, 초음파 호모지나이저, 디졸버, 비즈밀, 페인트 쉐이커 또는 교반 탈포 장치 등을 사용한 방법 등을 들 수 있다. 혼합의 조건으로서는, 예를 들면, 교반 날개에 의한 교반의 경우, 교반 날개의 회전 속도가, 통상 1rpm∼4000rpm의 범위, 바람직하게는 10rpm∼2000rpm의 범위이다.
다음으로, 본 실시 형태의 금속막 형성용 조성물을 이용한 금속막의 형성과, 형성되는 금속막에 대해서 설명한다.
[금속막의 형성]
본 실시 형태의 금속막 형성용 조성물을 이용하여 금속막을 형성함에 있어서는, 우선, 소망하는 적당한 기재 상에 당해 금속막 형성용 조성물을 도공하여, 도막을 형성한다. 이어서, 이 도막을 가열하여, 기재 상에 금속막을 형성한다.
이때의 도막의 가열은, 대기하나, 질소 가스, 헬륨 가스 및 아르곤 가스 등의 불활성 가스를 이용한 비산화성 분위기하나, 산소 농도 500ppm 이하의 분위기하나, 진공 중에서 행할 수 있다. 전술한 실시 형태의 금속막 형성용 조성물은, 간편하게 금속막 형성을 위한 가열을 행하고, 금속막을 형성할 수 있다. 금속막 형성용 조성물이 (A) 성분으로서 금속염을 포함하는 경우에는, 금속염의 금속 이온이 환원 반응하여 금속 입자를 생성하기 때문에, 수소 가스 등의 환원성 가스를 이용한 환원성 분위기하에서 가열할 필요성은 없다.
금속막 형성용 조성물의 도막을 형성하는 기재로서는, 공지의 것을 이용할 수 있고, 특별히 한정하는 것은 아니다.
이 기재로서는, 예를 들면, 수지 등의 유기 기재, 금속, 금속 합금, 비금속, 세라믹스, 유리 등의 무기 기재를 들 수 있고, 보다 구체적으로는, 에폭시 수지, 폴리이미드 수지, 아크릴 수지, 스티렌 수지, 염화 비닐 수지, 폴리에스테르 수지(폴리에틸렌테레프탈레이트, 폴리트리메틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌나프탈레이트), 폴리아세탈 수지, 셀룰로오스 유도체 등의 수지 기재, 구리, 철, 은, 금, 백금, 알루미늄, 니켈, 티탄, 탄탈, 코발트, 텅스텐, 루테늄, 납 등의 금속 기재, 두랄루민, 스테인리스 강 등의 금속 합금 기재, 탄소, 규소, 갈륨 등의 비금속 기재, 알루미나, 티타니아, 산화 주석, 산화 이트륨, 티탄산 바륨, 티탄산 스트론튬, 사파이어, 지르코니아, 질화 갈륨, 질화 규소, 질화 티탄, 질화 탄탈, 폴리실리콘 등의 세라믹스 기재, 소다 유리, 봉규산 유리, 실리카 유리, 석영 유리, 칼코겐 유리 등의 유리 기재, 유리 에폭시 등의 유기 무기 복합 기재 등을 들 수 있다.
본 실시 형태의 금속막 형성용 조성물의 도공 방법으로서는, 잉크젯 인쇄, 그라비아 인쇄, 그라비아 오프셋 인쇄법, 리버스 오프셋 인쇄법, 플렉소 인쇄, (실크)스크린 인쇄, 볼록판 인쇄 등의 인쇄법이나, 스핀 코팅법, 스프레이 코팅법, 바 코트법, 캐스트법, 딥 코팅법 및, 롤 코팅법 등의 도공 방법을 들 수 있다.
인쇄법을 이용한 경우에는, 소망하는 패턴을 직접 묘화할 수 있다. 그 결과, 적당한 기재 상에 형성된 도막을 가열함으로써 형성된 금속막을 이용하여, 도금법에 적용되는 도전성층을 형성하는 것 등이 가능해진다. 스핀 코팅법 등을 이용한 경우에는, 기판 상에 일률적인 평판 형상의 도막이 형성되기 때문에, 이 도막을 가열함으로써 일률적인 평판 형상의 금속막을 형성하는 것이 가능해진다. 또한, 스핀 코팅법 등을 이용한 경우에는, 가령 기재에 관통공이나 블라인드 비어 홀 등이 형성되어 있어도, 이들 관통공이나 블라인드 비어 홀의 내면 상 및, 기재의 상면 상에 대략 일률적인 도막을 형성하는 것이 가능해지기 때문에, 이 도막을 가열함으로써 대략 컨포멀한 금속막을 형성하는 것이 가능해진다.
금속막 형성용 조성물의 도공량은, 소망하는 금속막의 막두께에 따라서 적절하게 조정할 수 있다. 또한, 도공 방법이나 기재와의 젖음성(기재의 표면 에너지의 크기) 등에 따라서, 금속막 형성용 조성물의 점도를 조정하는 것이 바람직하다. 금속막 형성용 조성물의 점도는, (C) 성분인 용제를 함유시키는 경우에는, 당해 (C) 성분의 종류와 함유량을 적절하게 선정함으로써, 조정하는 것이 가능하다. 금속막 형성용 조성물에 (B) 성분인 아민 화합물을 함유시키는 경우에는, (B) 성분의 종류와 함유량을 적절하게 선정함으로써도, 금속막 형성용 조성물의 점도를 조정하는 것이 가능하다.
본 실시 형태의 금속막 형성용 조성물을 도공하여 얻은 도막을 가열할 때의 온도는, 전술한 (A) 성분으로서 금속염을 함유하는지 금속 미립자를 함유하는지에 따라서, 적절하게 설정 가능하다. 금속막 형성용 조성물이 (A) 성분으로서 금속염을 함유하는 경우의 가열 온도는, (A) 성분의 금속염이 환원되어, 불필요한 유기물이 분해, 휘발되는 온도이면 좋고, 예를 들면 50℃∼300℃의 범위에서 선정하는 것이 바람직하고, 50℃∼250℃의 범위가 보다 바람직하고, 50℃∼200℃의 범위가 더욱 바람직하다. 가열 온도가 50℃ 미만이면, 금속염의 환원 반응이 완전하게 진행되지 않고, 또한 불필요한 유기물의 잔존이 현저해지는 경우가 있고, 300℃를 초과하면, 유기 재료로 이루어지는 기판을 이용할 수 없는, 혹은 이미 형성된 회로 부분에 데미지를 미칠 우려가 있다. 250℃ 이하이면, 유기 재료로 이루어지는 기판을 선택하여 사용하는 것이 가능해진다. 또한, 200℃ 이하이면, 유기 재료로 이루어지는 기판을 포함하는, 보다 다양한 기판의 군으로부터 소망하는 기판을 선택하여 사용할 수 있다.
한편, (A) 성분으로서 금속 입자를 함유하는 경우의 가열 온도는, (A) 성분의 금속 입자끼리가 소결 내지 융착하는 온도로 하는 것이 바람직하다. 금속 미립자의 평균 입자경이 수㎚∼수10㎚ 정도인 경우에는, 벌크의 금속보다도 융점이 강하하고, 300℃ 정도의 비교적 저온의 가열에서 입자끼리의 소결 내지 융착이 일어난다. 금속 미립자의 평균 입자경이 100㎚ 정도인 경우에도, 비교적 저온의 가열로 입자끼리의 소결 내지 융착이 일어난다.
또한, 가열 시간은, 금속막 형성용 조성물 중의 (A) 성분, 그리고 필요에 따라서 첨가되는 (B) 성분, (C) 성분 및 그 외 임의 성분 등의 각 성분의 종류나, 소망하는 금속막의 도전성(전기 저항값)을 고려하여 적절하게 선택하면 좋고, 특별히 한정되는 것은 아니다. 200℃ 정도 또는 그 이하의 비교적 저온의 가열 온도를 선택한 경우에는, 가열 시간은, 5분간∼100분간 정도로 하는 것이 바람직하다.
금속막 형성용 조성물의 도막을 가열하여 얻은 금속막을 콘택트 플러그 형성을 위한 도금 처리용 시드층으로서 이용하는 경우에는, 실시 형태 1∼실시 형태 4에서 설명한 바와 같이, 금속막 형성용 조성물의 점도를 1Pa·s 이하, 금속 농도를 5∼50질량％로 하는 것이 바람직하다. 여기에서, 금속막 형성용 조성물의 금속 농도는, 금속막 형성용 조성물이 차지하는 (A) 성분의 비율을 의미한다. 또한, 이 경우, 금속막 형성용 조성물의 도막을 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 가열함으로써, 금속막을 형성하는 것이 바람직하다.
금속막 형성용 조성물의 도막을 가열하여 얻어지는 금속막의 막두께 및 단차 피복성은, 금속막 형성용 조성물의 조성, 금속막 형성용 조성물의 도공량, 금속막 형성용 조성물의 점도, 금속막 형성용 조성물의 금속 농도, 금속 형성용 조성물과 기재와의 젖음성, 도공 조건 등에 따라서 변동한다. 양호한 단차 피복성을 갖는 소망 막두께의 금속막을 형성하기 위해서는, 기재와의 젖음성을 감안하여, 이들 금속막 형성용 조성물의 조성, 점도 및 금속 농도, 그리고 도공 조건의 바람직한 범위를 미리 실험에 의해 구해 두는 것이 바람직하다.
예를 들면 블라인드 비어 홀이 형성된 실리콘 웨이퍼 상에 금속막 형성용 조성물을 스핀 코팅법에 의해 도공하여 도막을 얻고, 이 도막을 가열하여 금속막을 형성하는 경우, 금속막 형성용 조성물의 조성, 금속막 형성용 조성물의 도공량, 금속막 형성용 조성물의 점도, 금속막 형성용 조성물의 금속 농도 등을 적절하게 조정함으로써, 예를 들면 도 13∼도 15에 나타내는 바와 같이, 대략 일률적이고 단차 피복성이 양호한 금속막을 형성할 수 있다. 즉, 컨포멀한 금속막을 형성할 수 있다.
도 13∼도 15의 각각은, 블라인드 비어 홀이 형성된 실리콘 웨이퍼 상에 금속막 형성용 조성물을 스핀 코팅법에 의해 도공하여 도막을 얻고, 이 도막을 가열하여 구리막을 형성했을 때의 구리막의 단면 형상을 나타내는 주사형 전자 현미경 사진이다. 도 13은, 블라인드 비어 홀 전체에서의 구리막의 단면 형상을 나타내고, 도 14는, 블라인드 비어 홀의 상단부 및 그의 근방에서의 구리막의 단면 형상을 나타내고, 도 15는, 블라인드 비어 홀의 하단부 및 그의 근방에서의 구리막의 단면 형상을 나타낸다.
실리콘 웨이퍼에 형성되어 있는 블라인드 비어 홀의 구경은 15㎛, 깊이는 50㎛이고, 금속막 형성용 조성물의 점도는 160mP·s이다. 또한, 스핀 코팅의 메인 로우텐션시에 있어서의 회전수는 500rpm, 계속 시간은 10초이다. 도막의 가열은, 질소 가스 기류 중, 200∼230℃에서 10분간 행했다.
도 13∼도 15로부터 명백한 바와 같이, 상기의 조건으로 형성된 구리막은 구리 입자의 소결막이며, 당해 구리막은, 블라인드 비어 홀의 저부로부터 상단부, 나아가서는 실리콘 웨이퍼의 상면에 걸쳐 대략 일률적인 막두께를 갖고 있다. 즉, 양호한 단차 피복성을 갖고 있으며, 대략 컨포멀하게 형성되어 있다. 이 금속막의 평균 막두께는 0.7㎛, 고유 저항율은 20μΩ·㎝이다.
이상 설명한 바와 같이, 본 실시 형태의 금속막 형성용 조성물을 이용하면, 양호한 전기 저항 특성을 갖는 금속막을 간편하게 형성하는 것이 가능해짐과 동시에, 양호한 단차 피복성하에 금속막을 형성하는 것이 용이해진다. 애스펙트비가 큰 관통공이나 블라인드 비어 홀이라도, 당해 관통공이나 블라인드 비어 홀 내에 양호한 단차 피복성하에 금속막을 용이하게 형성할 수 있다.
[실시예]
이하, 실시예에 기초하여 본 발명의 실시 형태를 보다 구체적으로 설명한다. 그러나, 본 발명은 이들 실시예로 한정되는 것은 아니다. 또한, 실시예에 있어서, 점도에 관해서는 E형 점도계(도키산교사 제조)로 측정했다.
실시예 1
냉각 재킷 및 교반기를 장비한 유리제 반응기에, 포름산 구리 4수화물을 33중량부, n-옥틸아민을 67중량부 넣었다. 이어서 액온을 30℃로 컨트롤하면서 300rpm으로 20시간 혼합하고, 원자 환산에서의 구리 농도가 9.3질량％인 금속막 형성용 조성물 1을 조제했다. 당해 금속막 형성용 조성물 1의 점도는 390mPa·s였다.
실시예 2
포름산 구리 4수화물을 대신하여 무수 포름산 구리를 22중량부로 하고, 옥틸아민을 대신하여 2-에틸헥실아민을 78중량부로 한 것 이외는 실시예 1과 동일한 조작으로, 원자 환산에서의 구리 농도가 9.1질량％인 금속막 형성용 조성물 2를 조제했다. 당해 금속막 형성용 조성물 2의 점도는 100mPa·s였다.
실시예 3
포름산 구리 4수화물을 대신하여 포름산 니켈을 23중량부로 하고, 옥틸아민을 77중량부로 한 것 이외는 실시예 1과 동일한 조작으로, 원자 환산에서의 구리 농도가 9.0질량％인 금속막 형성용 조성물 3을 조제했다. 당해 금속막 형성용 조성물 3의 점도는 150mPa·s였다.
실시예 4
포름산 니켈을 7중량부, 무수 포름산 구리를 15중량부, 옥틸아민을 58중량부, 3-에톡시프로필아민을 20중량부 이용한 것 이외는, 실시예 1과 동일한 조작으로, 금속막 형성용 조성물 4를 조제했다. 당해 금속막 형성용 조성물 4의 점도는 320mPa·s였다.
실시예 5
무수 포름산 구리를 22중량부, 옥틸아민을 55중량부, 디에틸렌글리콜디메틸에테르를 23중량부 이용하고, 표면 조정제로서 BYK370(빅 케미사 제조, 고형분 농도 25질량％)를 0.5중량부 외첨한 것 이외는, 실시예 1과 동일한 조작으로, 금속막 형성용 조성물 5를 조제했다. 당해 금속막 형성용 조성물 5의 점도는 90mPa·s였다.
실시예 6
유리제 환류 냉각관 및 교반기를 장비한 유리제의 반응기에, 1-부탄올 32.3중량부, 2-에틸헥실아민 46.2중량, 올레산 3.2중량부, 무수 포름산 구리 18.3중량부를 넣고, 질소 유통하에서 균일 용해될 때까지 교반하고, 다음으로 오일바스에서 100℃로 가열, 60분간 교반함으로써, 흑색의 구리 미립자 분산체를 얻었다. 당해구리 미립자 분산체를 실온으로까지 방냉한 후, 메탄올 100중량부를 첨가하고, 원심 분리에 의해 웃물을 분리 제거하고, 구리 나노 입자를 주성분으로 하는 고형물 10.2중량부를 얻었다. 투과형 전자 현미경(TEM)에 의한 분석에 있어서, 구리 나노 입자의 평균 입경은 54㎚였다. 얻어진 전술한 구리 나노 입자를 주성분으로 하는 고형물 4.0중량부에 올레산 0.4중량부, 옥틸아민 0.3중량부, n-옥탄 3.5중량부, 부탄올 3.5중량부, 솔스퍼스(Solsperse) 24000(루브리졸사 제조) 0.1중량부를 유성식 탈포 교반 혼합기로 혼합하고, 원자 환산에서의 구리 농도가 33질량％인 금속막 형성용 조성물 6을 얻었다. 당해 금속막 형성용 조성물 6의 점도는 75mPa·s였다.
실시예 7
실시예 1의 포름산 구리 4수화물을 대신하여, 무수 포름산 구리를 10.5중량부로 하고, n-옥틸아민 67중량부를 89중량부로 대신하여, BYK370(빅케미사 제조, 고형분 농도 25질량％) 0.5중량부를 추가한 것 이외는 실시예 1과 동일한 조작으로, 원자 환산에서의 구리 농도가 4.4질량％인 금속막 형성용 조성물 7을 조제했다. 당해 금속막 형성용 조성물 7의 점도는 80mPa·s였다.
실시예 8∼14
(실리콘 관통 배선 기판의 작성)
도 1a 및 도 1b에 나타낸 구조의 기판을 도 2a∼도 2d 및 도 3a∼도 3e에 기재된 공정에 따라 작성했다. 우선 실리콘 웨이퍼 기판의 상면에 플라즈마 CVD법에 의해 실리콘 질화물막을 형성했다. 그 위에 레지스트를 포토리소그래피로 패터닝하고, 이어지는 웨트 에칭에 의해 블라인드 비어 홀 형상의 마스크 재료층을 형성했다. 다음으로, 마스크 재료층 형성면으로부터, 반응성 이온 에칭법에 의해, 실리콘 웨이퍼 기판에 구경 10um, 깊이 100um의 블라인드 비어 홀을 형성했다. 그 후에 마스크 재료층인 실리콘 질화물막은 웨트 에칭에 의해 제거했다.
다음으로, 실리콘 웨이퍼 기판의 상면 및, 블라인드 비어 홀의 내면에 플라즈마 CVD법으로 실리콘 산화물막을 형성했다. 또한 PVD법에서 배리어층인 티탄막을 형성했다.
티탄막을 갖는 상기 블라인드 비어 홀 기판에, 실시예 1∼7의 금속막 형성용 조성물 1∼7을 스핀 코팅하고, 질소 기류하, 핫 플레이트에서 소정의 온도로 30분 소성하여, 블라인드 비어 홀 형성면의 상면 및, 블라인드 비어 홀의 내면에 시드층(S)의 모재가 되는 금속막(23)(도 2d 참조)으로서 구리 입자의 소결막을 형성했다. 블라인드 비어 홀 형성면 상면의 금속막(23)의 평균 두께는 300㎚였다. 금속막 부착 블라인드 비어 홀 기판의 상면의 표면 저항값을 4탐침 저항 측정기(상품명: Model sigma-5, NPS사)를 이용하여 측정했다. 또한 밀착성 시험을 JIS-H-8504에 기재된 테이프 시험법에 준거하여 행했다. 평가는 이하의 A∼C의 3단계로 행했다.
A: 테이프의 점착면에 금속막이 부착되지 않았던 경우
B: 테이프의 점착면에 금속막의 일부가 부착된 경우
C: 테이프의 점착면에 금속막의 전부가 부착된 경우
소성 온도 조건 및, 평가 결과를 표 1에 나타낸다.
다음으로 일본특허공보 제3964263호의 실시예 2에 기재된 조건으로, 블라인드 비어 홀 형성면에 전기 구리 도금 처리를 행하고, 블라인드 비어 홀을 구리로 충전 후, 일본특허공보 제3837277호의 실시예 1에 기재된 조건으로, 전기 구리 도금층을 화학적 기계적 연마(CMP)법으로 연마함으로써, 블라인드 비어 홀 상면의 구리막을 평탄화했다. 다음으로, 블라인드 비어 홀 형성면과는 반대의 면(실리콘 웨이퍼 기판의 하면)을 배리어층의 하면이 완전하게 노출될 때까지 CMP법으로 연마하고, 이어서 플라즈마 CVD법으로 실리콘 산화물막을 형성하고, 블라인드 비어 홀 내에 있었던 전기 구리 도금층과 평면에서 보았을 때 겹치는 위치에 있는 실리콘 산화막을 웨트 에칭에 의해 제거 후, 하측 공통 전극으로서 알루미늄층을 PVD법으로 형성했다.
다음으로, 상측 배선으로서 남기는 영역 이외의 전기 구리 도금층/금속막(23)/배리어층을 웨트 에칭에 의해 제거함으로써, 상측 배선을 형성하고, 실리콘 관통 배선 기판을 얻었다. 당해 실리콘 관통 배선 기판의 하측 공통 전극과 상측 배선 간의 전기 저항값을 측정함으로써, 형성된 20점의 콘택트 플러그의 도통성을 확인했다. 상측 배선의 측정 단자에서 콘택트 플러그까지의 저항값을 보정하고, 콘택트 플러그의 상하 간의 저항값을 산출했다. 저항값 범위마다에 정리한 결과를 표 2에 나타낸다.
또한 각 기판의 콘택트 플러그 부분을 수속(收束) 이온 빔 가공(FIB)으로 단면 가공하여, 고분해능 주사 전자 현미경(SEM)으로 관측하고, 충전성 즉 보이드 발생 상태를 평가했다. 평가는 이하의 2단계로 행했다.
○: 보이드가 보이지 않고 양호하게 접속되어 있다
△: 보이드가 발생하고 있는 부분이 있다
평가 결과를 표 2에 병기한다.
Figure pat00005
Figure pat00006
실시예 15∼21
(실리콘 관통 배선 기판의 작성)
도 7a 및 도 7b에 나타낸 구조의 기판을 도 8a∼도 8d 및 도 9a∼도 9e에 기재된 공정에 따라 작성했다. 우선 실리콘 웨이퍼 기판의 상면에 플라즈마 CVD법에 의해 실리콘 질화물막을 형성했다. 그 위에 레지스트를 포토리소그래피로 패터닝하고, 이어지는 웨트 에칭에 의해 블라인드 비어 홀 형상의 마스크 재료층을 형성했다. 다음으로, 마스크 재료층 형성면으로부터, 반응성 이온 에칭법에 의해, 실리콘 웨이퍼 기판에 구경 10um, 깊이 100um의 블라인드 비어 홀을 형성했다. 그 후에 마스크 재료층인 실리콘 질화물막은 웨트 에칭에 의해 제거했다.
다음으로, 실리콘 웨이퍼 기판의 상면 및, 블라인드 비어 홀의 내면에 플라즈마 CVD법으로 실리콘 산화물막을 형성했다. 또한 PVD법으로 배리어층인 티탄막을 형성하고, 이어서 PVD법에 의해 구리를 퇴적시켜, 저부 시드층(BS)과 상부 도전막(UM)(도 8d 및 도 9a 참조)을 동시에 형성하고, 저부 시드층(BS)과 상부 도전막(UM)을 갖는 블라인드 비어 홀 기판을 작성했다. 당해 기판에 있어서 구리막의 두께는 저부 시드층(BS)이 10㎚, 상부 도전막(UM)이 30㎚가 되도록 조정되어 있어, 비어 홀 내벽부에 있어서는 구리막의 존재는 관측되지 않았다.
저부 시드층(BS)을 갖는 상기 블라인드 비어 홀 기판에, 실시예 1∼7의 금속막 형성용 조성물 1∼7을 스핀 코팅하고, 질소 기류하, 핫 플레이트에서 소정의 온도로 30분 소성하여, 블라인드 비어 홀 형성면의 상면 및, 블라인드 비어 홀의 내면에 주시드층(MS)의 모재가 되는 금속막(53)(도 8d 참조)으로서 구리 입자의 소결막을 형성했다. 주시드층(MS)의 평균 두께는 상면에서 250㎚, 내벽 상에서 60㎚가 되도록 조건을 조정했다. 얻어진 금속막 부착 블라인드 비어 홀 기판의 상면의 표면 저항값을, 실시예 8∼14와 동일하게, 4탐침 저항 측정기(상품명: Model sigma-5, NPS사)를 이용하여 측정했다. 또한 밀착성 시험을 JIS-H-8504에 기재된 테이프 시험법에 준거하여, 실시예 8∼14와 동일하게 행했다. 평가도 실시예 8∼14와 동일하게 행했다.
소성 온도 조건 및, 평가 결과를 표 3에 나타낸다.
다음으로 일본특허공보 제3964263호의 실시예 2에 기재된 조건으로, 블라인드 비어 홀 형성면에 전기 구리 도금 처리를 행하고, 블라인드 비어 홀을 구리로 충전 후, 일본특허공보 제3837277호의 실시예 1에 기재된 조건으로, 전기 구리 도금층을 화학적 기계적 연마(CMP)법으로 연마함으로써, 블라인드 비어 홀 상면의 구리막을 평탄화했다. 다음으로, 블라인드 비어 홀 형성면과는 반대의 면(실리콘 웨이퍼 기판의 하면)을 배리어층의 하면이 완전하게 노출될 때까지 CMP법으로 연마하고, 이어서 플라즈마 CVD법으로 실리콘 산화물막을 형성하고, 블라인드 비어 홀 내에 있었던 전기 구리 도금층과 평면에서 보았을 때 겹치는 위치에 있는 실리콘 산화막을 웨트 에칭에 의해 제거 후, 하측 공통 전극으로서 알루미늄층을 PVD법으로 형성했다.
다음으로, 상측 배선으로서 남기는 영역 이외의 전기 구리 도금층/상부 도전막/배리어층을 웨트 에칭에 의해 제거함으로써, 상측 배선을 형성하고, 실리콘 관통 배선 기판을 얻었다. 이어서, 실시예 8∼14와 동일하게, 당해 실리콘 관통 배선 기판의 하측 공통 전극과 상측 배선 간의 전기 저항값을 측정함으로써, 형성된 20점의 콘택트 플러그의 도통성을 확인했다. 상측 배선의 측정 단자에서 콘택트 플러그까지의 저항값을 보정하고, 콘택트 플러그의 상하 간의 저항값을 산출했다. 저항값 범위마다에 정리한 결과를 표 4에 나타낸다.
또한 각 기판의 콘택트 플러그 부분을 수속 이온 빔 가공(FIB)으로 단면 가공하여, 실시예 8∼14와 동일하게, 고분해능 주사 전자 현미경(SEM)으로 관측하고, 충전성 즉 보이드 발생 상태를 평가했다. 평가도 실시예 8∼14와 동일하게 행했다.
평가 결과를 표 4에 병기한다.
Figure pat00007
Figure pat00008
이상, 실시예를 들어 본 발명에 대해서 설명했지만, 본 발명은 전술한 실시 형태나 실시예로 한정되는 것은 아니다. 본 발명에 대해서는, 여러 가지의 변경, 개량, 조합 등이 가능하다. 예를 들면, 3차원 배선을 구성하는 콘택트 플러그의 하단과 하측 배선은, 실시 형태 1에서 설명한 바와 같이 배리어층이 개재되는 일 없이 직접 접속되어 있어도 좋고, 실시 형태 2 및 실시 형태 4나 실시예 8∼21에서 설명한 바와 같이 배리어층을 개재하여 접속되어 있어도 좋다. 배리어층을 개재하여 콘택트 플러그와 하측 배선을 접속하는 경우에서도, 배리어층을 형성하고 나서 저부 시드층을 형성할 때까지의 사이에 배리어층 표면이 산화나 질화 등에 의해 부동태화되어 버리는 것을 방지해 두면, 콘택트 플러그와 하측 배선과의 접촉 저항값을 비교적 낮은 값으로 할 수 있다. 배리어층 표면의 부동태화는, 예를 들면 배리어층의 형성과 저부 시드층의 형성을 일련의 진공 환경하에서 행함으로써 방지 가능하다.
본 발명의 3차원 배선을 갖는 회로 장치는, 빌드업 배선판과 같이 다층 배선 구조를 갖는 배선판이나 회로 기판, 혹은 실장 기판이라도 좋다. 본 발명의 3차원 배선의 형성 방법은, 복수의 다마신 배선에 의해 구성되는 3차원 배선의 형성에 적합하게 적용할 수 있다.
1 : 실리콘 관통 배선 기판
10 : 실리콘 기판
11a1∼11a3 : 상측 배리어층
11b1, 11b2 : 하측 배리어층
12a∼12e : 상측 배선
13a, 13b : 하측 배선
100 : 반도체 장치
130 : 다층 배선부
131 : 제1 배선층
132 : 제2 배선층
133 : 제3 배선층
BS : 저부 시드층
MS : 주시드층
PB : 플러그 본체
CP : 콘택트 플러그
D : 다마신 배선
WL : 배선

Claims (20)

  1. 기재(基材) 또는 전기 절연막에 형성된 관통공 내에 콘택트 플러그가 형성되고, 상기 기재 또는 상기 전기 절연막의 상면측에 형성된 상측 배선과, 상기 기재 또는 상기 전기 절연막의 하면측에 형성된 하측 배선이 상기 콘택트 플러그에 의해 서로 전기적으로 접속되어 있는 3차원 배선의 형성 방법으로서,
    상기 관통공이 형성된 기재 또는 전기 절연막, 또는 상기 관통공에 성형되는 블라인드 비어 홀이 형성된 기재 또는 전기 절연막에, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물을 도공하고, 상기 기재 또는 상기 전기 절연막의 상면과 상기 관통공의 내면 또는 상기 블라인드 비어 홀의 내면에 도막을 형성하는 도막 형성 공정과,
    상기 도막을 가열하여 금속막으로 하는 금속막 형성 공정과,
    상기 금속막을 시드층으로서 이용한 도금법에 의해, 상기 금속막 상에 도전체를 퇴적시켜 상기 관통공 또는 상기 블라인드 비어 홀을 메우는 도금 공정과,
    상기 도금 공정에서 퇴적한 잉여의 도전체를 화학적 기계적 연마법에 의해 제거하는 연마 공정을 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  2. 제1항에 있어서,
    상기 금속막 형성용 조성물의 점도는 1Pa·s 이하, 금속 농도는 5∼50질량％인 것을 특징으로 하는 3차원 배선의 형성 방법.
  3. 제1항에 있어서,
    상기 금속막 형성 공정에서, 상기 도막을 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 가열하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  4. 제1항에 있어서,
    상기 금속막 형성 공정에서, 상기 관통공의 내벽 상 또는 상기 블라인드 비어 홀의 내벽 상에서의 두께의 평균값이 10∼2000㎚인 금속막을 형성하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  5. 제1항에 있어서,
    상기 금속막은 구리 입자의 소결막인 것을 특징으로 하는 3차원 배선의 형성 방법
  6. 제1항에 있어서,
    상기 관통공 또는 상기 블라인드 비어 홀의 구경(口徑)은 1∼100㎛, 깊이는 20∼200㎛, 상기 구경에 대한 상기 깊이의 비는 1∼50인 것을 특징으로 하는 3차원 배선의 형성 방법.
  7. 제1항에 있어서,
    상기 금속막 형성 공정에 앞서, 상기 관통공 또는 상기 블라인드 비어 홀의 내면 상에 배리어층의 모재가 되는 고융점막을 형성하는 고융점막 형성 공정을 추가로 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  8. 기재 또는 전기 절연막에 형성된 관통공 내에 콘택트 플러그가 형성되고, 상기 기재 또는 상기 전기 절연막의 상면측에 형성된 상측 배선과, 상기 기재 또는 상기 전기 절연막의 하면측에 형성된 하측 배선이 상기 콘택트 플러그에 의해 서로 전기적으로 접속되어 있는 3차원 배선의 형성 방법으로서,
    상기 기재 또는 상기 전기 절연막에 관통공 또는 블라인드 비어 홀을 형성하는 홀 형성 공정과,
    상기 관통공의 하단측 또는 상기 블라인드 비어 홀의 저면 상에, 기상 증착법에 의해 도전체를 퇴적시켜 저부 시드층을 형성하는 저부 시드층 형성 공정과,
    상기 저부 시드층이 형성된 기재 또는 전기 절연막에, 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 금속막 형성용 조성물을 도공하고, 상기 기재 또는 상기 전기 절연막의 상면, 상기 관통공 또는 상기 블라인드 비어 홀의 내벽 및, 상기 저부 시드층의 상면을 덮는 도막을 형성하는 도막 형성 공정과,
    상기 도막을 가열하여 금속막으로 하는 금속막 형성 공정과,
    상기 금속막을 시드층으로서 이용한 도금법에 의해, 상기 금속막 상에 도전체를 퇴적시켜 상기 관통공 또는 상기 블라인드 비어 홀을 메우는 도금 공정과,
    상기 도금 공정에서 퇴적한 잉여의 도전체를 화학적 기계적 연마법에 의해 제거하는 연마 공정을 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  9. 제8항에 있어서,
    상기 금속막 형성용 조성물의 점도는 1Pa·s 이하, 금속 농도는 5∼50질량％인 것을 특징으로 하는 3차원 배선의 형성 방법.
  10. 제8항에 있어서,
    상기 금속막 형성 공정에서, 상기 도막을 산소 농도 500ppm 이하의 분위기 중 또는 진공 중에서 100∼200℃로 가열하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  11. 제8항에 있어서,
    상기 금속막 형성 공정에서, 상기 관통공의 내벽 상 또는 상기 블라인드 비어 홀의 내벽 상에서의 두께의 평균값이 10∼2000㎚인 금속막을 형성하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  12. 제8항에 있어서,
    상기 금속막은 구리 입자의 소결막인 것을 특징으로 하는 3차원 배선의 형성 방법.
  13. 제8항에 있어서,
    상기 관통공 또는 상기 블라인드 비어 홀의 구경은 1∼100㎛, 깊이는 20∼200㎛, 상기 구경에 대한 상기 깊이의 비는 1∼50인 것을 특징으로 하는 3차원 배선의 형성 방법.
  14. 제8항에 있어서,
    상기 금속막 형성 공정에 앞서, 상기 관통공 또는 상기 블라인드 비어 홀의 내면 상에 배리어층의 모재가 되는 고융점막을 형성하는 고융점막 형성 공정을 추가로 포함하는 것을 특징으로 하는 3차원 배선의 형성 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 기재된 3차원 배선의 형성 방법에 의해 형성된 3차원 배선을 갖는 것을 특징으로 하는 회로 장치.
  16. 주기표의 제10족 및 제11족으로부터 선택되는 금속의 염 및 입자의 적어도 한쪽을 함유하는 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
  17. 제16항에 있어서,
    상기 금속의 염은 구리 또는 니켈을 포함하는 카본산 염이고, 상기 금속의 입자는 구리 입자 또는 니켈 입자인 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
  18. 제17항에 있어서,
    상기 금속의 염은 포름산 구리 또는 포름산 니켈이고, 상기 금속의 입자는, 평균 입자경이 5∼100㎚인 구리 입자 또는 니켈 입자인 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
  19. 제16항에 있어서,
    아민 화합물을 추가로 함유하는 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
  20. 제16항에 있어서,
    점도가 1Pa·s 이하, 금속 농도가 5∼50질량％인 것을 특징으로 하는 3차원 배선용의 금속막 형성용 조성물.
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