TW201608689A - 三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物 - Google Patents

三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物 Download PDF

Info

Publication number
TW201608689A
TW201608689A TW104127598A TW104127598A TW201608689A TW 201608689 A TW201608689 A TW 201608689A TW 104127598 A TW104127598 A TW 104127598A TW 104127598 A TW104127598 A TW 104127598A TW 201608689 A TW201608689 A TW 201608689A
Authority
TW
Taiwan
Prior art keywords
film
forming
metal film
metal
wiring
Prior art date
Application number
TW104127598A
Other languages
English (en)
Inventor
Kenzou Ookita
Isao Aritome
Keisuke Kuriyama
Taichi Matsumoto
Kazuto Watanabe
Atsushi Kobayashi
Sugirou Shimoda
Original Assignee
Jsr Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2014173343A external-priority patent/JP2016048737A/ja
Application filed by Jsr Corp filed Critical Jsr Corp
Publication of TW201608689A publication Critical patent/TW201608689A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本發明提供一種具有三次元配線的電路裝置，其具有導電性良好的三次元配線，容易於比較高的生產性下、且於比較低的製造成本下製造所述三次元配線。於製作上側配線12a與下側配線12b藉由接觸插塞14a而相互電性連接的具有三次元配線的電路裝置1時，構成接觸插塞14a的籽晶層S藉由對含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物的塗膜進行加熱來形成。

Description

三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物
本發明是有關於一種三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物。
於積體電路或電路基板等中，為了謀取電路元件的高密度封裝化、高配線密度化、配線長度的減少等， 而常用如下的三次元配線技術：分成兩個以上的配線層來設計規定的配線或電路，並將該些配線層分散配置於基板的上下表面、或積層於1 個基板的一面上。例如當將2 個配線層分散配置於基板的上下表面時，配線層彼此的電性連接藉由自其中一個配線層側起貫穿基板而到達另一個配線層側的貫穿電極（ 以下，稱為接觸插塞（ contactplug））來進行。另外， 當將多個配線層積層於1個基板的一面上時， 藉由貫穿上側的配線層而到達位於該配線層的下側的配線層的接觸插塞來進行。於「矽貫穿電極，東京電機大學出版局，2011年」、「科學技術動向（ Science ＆ Technology Trends），2010年4月號，p23-33」、及「電子封裝學會誌 Vol.12，No.2，2009 年」中記載有如下的技術：於矽晶片中設置接觸插塞，並藉由接觸插塞將矽晶片上表面側的配線與下表面側的電極加以電性連接。
作為接觸插塞的形成方法，已知有將導電性膏填充至接觸插塞形成用的通孔內的方法。例如，於日本專利特開2002-144523號公報及日本專利特開2004-039887號公報中記載有使用刮板將導電性膏填充至通孔內的方法。另外，作為可形成比使用導電性膏的接觸插塞更細徑且高導電性的接觸插塞的形成方法，例如於日本專利特開2011-205222號公報、日本專利特開2000-068651號公報、及「矽貫穿電極，東京電機大學出版局，2011年」中記載有如下的方法：於藉由物理氣相蒸鍍法（物理氣相沈積（Physical Vapor Deposition，PVD）法）、化學氣相蒸鍍法（化學氣相沈積（Chemical Vapor Deposition，CVD）法）、原子層堆積法（原子層沈積（Atomic Layer Deposition，ALD）法）等而於通孔的內壁形成籽晶層（seed layer）後，利用電解鍍敷法使導電體析出來填埋通孔。
而且，作為可比於低壓環境中或真空中進行成膜的PVD法、CVD法、ALD法等更低成本且短時間地使金屬膜成膜的方法，藉由塗敷金屬粒子的分散液、或含有成為金屬粒子的前驅物的金屬鹽等的組成物後進行加熱處理來形成金屬膜的方法亦為人所知。
例如，於日本專利特開2001-035255號公報及日本專利特開2002-121606號公報中記載有將使金屬超微粒子分散於分散媒中而成的分散液塗敷在基材上後，進行加熱處理來形成金屬膜。於日本專利特開2008-013466號公報、日本專利特開2008-031104號公報、及日本專利特開2005-002471號公報中記載有將含有甲酸銅與胺的組成物塗敷於基材上後，在氬氣環境中進行加熱處理來形成銅配線。
於日本專利特開2004-162110號公報中記載有將含有銅鹽與胺的組成物塗敷於基材上後，進行加熱處理來形成銅配線。於日本專利特開2010-242118號公報中記載有將含有甲酸銅與烷醇胺的組成物塗敷於基材上後，進行加熱處理來形成銅配線。於日本專利特開2011-034749號公報及日本專利特開2011-034750號公報中記載有將含有貴金屬微粒子、銅鹽、還原劑、及一元胺的組成物塗敷於基材上後，進行加熱處理來形成銅配線。而且，於美國專利第6,048,790號公報中記載有將熱分解性的金屬前驅物塗敷於基材上後，在還原性環境中進行熱分解來形成銅配線。於美國專利第7,629,017號公報中記載有將含有銅的導電性前驅物塗敷於基材上，並進行加熱，藉此於基板上形成導電體的方法。
[發明所欲解決之課題]
就形成導電性良好的接觸插塞這一觀點而言，理想的是藉由鍍敷法來形成該接觸插塞。但是，近年來，藉由高密度封裝化或高配線密度化的發展而使通孔小徑化，伴隨於此，通孔的縱橫比（深度相對於口徑的比）變高（變大），因此藉由氣相蒸鍍法及塗敷法的任一種方法，均難以於良好的段差被覆性下，在通孔內形成籽晶層。
於籽晶層的段差被覆性低的情況下，當藉由鍍敷法來利用金屬填埋通孔時，通孔的上端部側的金屬的析出與下端部側的金屬的析出相比變得過大，容易使於通孔的下端部側析出足夠量的金屬變得困難，並且容易產生空隙。另外，為了於通孔的下端部側析出足夠量的金屬而需要長時間，結果於基材的上表面形成過厚的金屬層且將其去除需要長時間，而導致生產性的下降、製造成本的上昇、利用化學機械研磨（Chemical Mechanical Polishing，CMP）等方法去除多餘的金屬層時的節拍時間（tact time）的增大等。若使用高性能的氣相蒸鍍裝置，則即便於高縱橫比的通孔內，亦可在良好的段差被覆性下形成籽晶層，但此種裝置的利用會引起三次元配線的製造成本的增大，並且亦會引起生產性的下降。
本發明的目的在於提供一種可於比較高的生產性下、且於比較低的製造成本下形成導電性良好的三次元配線的三次元配線的形成方法。
本發明的另一目的在於提供一種具有三次元配線的電路裝置，其具有導電性良好的三次元配線，容易於比較高的生產性下、且於比較低的製造成本下製造該三次元配線。
本發明的另一目的在於提供一種即便是縱橫比大的貫穿孔或盲通孔，亦可於該貫穿孔或盲通孔內，在良好的段差被覆性下容易地形成金屬膜的三次元配線用的金屬膜形成用組成物。 [解決課題之手段]
本發明者等人為了解決所述課題而進行了努力研究。其結果，發現藉由具有以下的構成的三次元配線的形成方法、具有三次元配線的電路裝置、及三次元配線用的金屬膜形成用組成物而可解決所述課題，從而完成了本發明。
即，與以下的[1]～[20]相關。 [1] 一種三次元配線的形成方法，其於設置在基材或電絕緣膜中的貫穿孔內形成接觸插塞，藉由所述接觸插塞而使形成於所述基材或所述電絕緣膜的上表面側的上側配線、與形成於所述基材或所述電絕緣膜的下表面側的下側配線相互電性連接，其特徵在於包括： 塗膜形成步驟，將含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物塗敷於設置有所述貫穿孔的基材或電絕緣膜、或者形成有於所述貫穿孔內成形的盲通孔的基材或電絕緣膜上，而於所述基材或所述電絕緣膜的上表面與所述貫穿孔的內表面或所述盲通孔的內表面形成塗膜； 金屬膜形成步驟，對所述塗膜進行加熱來形成金屬膜； 鍍敷步驟，藉由將所述金屬膜用作籽晶層的鍍敷法，使導電體堆積於所述金屬膜上來填埋所述貫穿孔或所述盲通孔；以及 研磨步驟，利用化學機械研磨法將藉由所述鍍敷步驟而堆積的剩餘的導電體去除。 [2] 如所述[1]中記載的三次元配線的形成方法，其中所述金屬膜形成用組成物的黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。 [3] 如所述[1]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟中，在氧濃度為500 ppm以下的環境中或真空中將所述塗膜加熱至100℃～200℃。 [4] 如所述[1]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟中，形成所述貫穿孔的內壁上或所述盲通孔的內壁上的厚度的平均值為10 nm～2000 nm的金屬膜。 [5] 如所述[1]中記載的三次元配線的形成方法，其中所述金屬膜為銅粒子的燒結膜。 [6] 如所述[1]中記載的三次元配線的形成方法，其中所述貫穿孔或所述盲通孔的口徑為1 μm～100 μm，深度為20 μm～200 μm，所述深度相對於所述口徑的比為1～50。 [7] 如所述[1]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟前，更包括在所述貫穿孔或所述盲通孔的內表面上形成成為障壁層的母材的高熔點膜的高熔點膜形成步驟。 [8] 一種三次元配線的形成方法，其於設置在基材或電絕緣膜中的貫穿孔內形成接觸插塞，藉由所述接觸插塞而使形成於所述基材或所述電絕緣膜的上表面側的上側配線、與形成於所述基材或所述電絕緣膜的下表面側的下側配線相互電性連接，其特徵在於包括： 孔形成步驟，於所述基材或所述電絕緣膜中形成貫穿孔或盲通孔； 底部籽晶層形成步驟，藉由氣相蒸鍍法來使導電體堆積於所述貫穿孔的下端側或所述盲通孔的底面上，而形成底部籽晶層； 塗膜形成步驟，將含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物塗敷於形成有所述底部籽晶層的基材或電絕緣膜上，而形成覆蓋所述基材或所述電絕緣層的上表面、所述貫穿孔或所述盲通孔的內壁、及所述底部籽晶層的上表面的塗膜； 金屬膜形成步驟，對所述塗膜進行加熱來形成金屬膜； 鍍敷步驟，藉由將所述金屬膜用作籽晶層的鍍敷法，使導電體堆積於所述金屬膜上來填埋所述貫穿孔或所述盲通孔；以及 研磨步驟，利用化學機械研磨法將藉由所述鍍敷步驟而堆積的剩餘的導電體去除。 [9] 如所述[8]中記載的三次元配線的形成方法，其中所述金屬膜形成用組成物的黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。 [10] 如所述[8]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟中，在氧濃度為500 ppm以下的環境中或真空中將所述塗膜加熱至100℃～200℃。 [11] 如所述[8]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟中，形成所述貫穿孔的內壁上或所述盲通孔的內壁上的厚度的平均值為10 nm～2000 nm的金屬膜。 [12] 如所述[8]中記載的三次元配線的形成方法，其中所述金屬膜為銅粒子的燒結膜。 [13] 如所述[8]中記載的三次元配線的形成方法，其中所述貫穿孔或所述盲通孔的口徑為1 μm～100 μm，深度為20 μm～200 μm，所述深度相對於所述口徑的比為1～50。 [14] 如所述[8]中記載的三次元配線的形成方法，其中於所述金屬膜形成步驟前，更包括在所述貫穿孔或所述盲通孔的內表面上形成成為障壁層的母材的高熔點膜的高熔點膜形成步驟。 [15] 一種電路裝置，其特徵在於：包括藉由如所述[1]至[14]中任一項記載的三次元配線的形成方法所形成的三次元配線。 [16] 一種三次元配線用的金屬膜形成用組成物，其特徵在於：包括選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者。 [17] 如所述[16]中記載的三次元配線用的金屬膜形成用組成物，其中所述金屬的鹽為含有銅或鎳的羧酸鹽，所述金屬的粒子為銅粒子或鎳粒子。 [18] 如所述[17]中記載的三次元配線用的金屬膜形成用組成物，其中所述金屬的鹽為甲酸銅或甲酸鎳，所述金屬的粒子是平均粒徑為5 nm～100 nm的銅粒子或鎳粒子。 [19] 如所述[16]中記載的三次元配線用的金屬膜形成用組成物，其更包括胺化合物。 [20] 如所述[16]中記載的三次元配線用的金屬膜形成用組成物，其黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。
實施形態1. ＜ 具有三次元配線的電路裝置＞ 圖1A 是概略性地表示關於具有三次元配線的電路裝置的實施形態1 的平面圖，圖1B 是圖1A所示的I-I 線剖面的概略圖。 圖1A 及圖1B 中所示的具有三次元配線的電路裝置為矽貫穿配線基板。以下，將該矽貫穿配線基板的參照符號設為「1」來進行說明。
矽貫穿配線基板1包括：矽基板10；多個上側配線，經由上側障壁層而形成於矽基板10的上表面上；多個下側配線，經由下側障壁層而形成於矽基板10的下表面上；以及多個接觸插塞，分別貫穿矽基板10而與規定的上側配線與規定的下側配線進行電性連接。於俯視下，各上側障壁層具有與其上方的上側配線相同的形狀及大小。同樣地，於俯視下，各下側障壁層具有與其下方的下側配線相同的形狀及大小。
於圖1A中表示5個上側配線12a～上側配線12e，於圖1B中表示3個上側配線12a～上側配線12c與2個下側配線13a～下側配線13b。另外，於圖1A中表示6個接觸插塞14a～接觸插塞14f，於圖1B中表示3個接觸插塞14a～接觸插塞14c。藉由接觸插塞而相互電性連接的上側配線及下側配線與接觸插塞一同構成1個三次元配線。
如圖1B所示，各個上側障壁層11a1～上側障壁層11a3自設置有相對應的接觸插塞14a、接觸插塞14b、或接觸插塞14c的貫穿孔TH的內壁起覆蓋矽基板10的上表面，各下側障壁層11b1、下側障壁層11b2覆蓋矽基板10的下表面。上側障壁層11a1～上側障壁層11a3及下側障壁層11b1、下側障壁層11b2分別含有至少一層例如包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層，並抑制自各上側配線12a～上側配線12e、各下側配線13a～下側配線13b、及各接觸插塞14a～接觸插塞14f朝矽基板10中的電遷移的產生。
作為上側障壁層11a1～上側障壁層11a3及下側障壁層11b1、下側障壁層11b2各自的材料的具體例，可列舉：於鈦膜上依次積層氮化鈦膜及鈦膜而成的3層積層膜、於鈦膜上積層氮化鈦膜而成的2層積層膜、氧化矽膜、鈦膜、鉭膜、氮化鉭膜、氮化鎢膜等。當藉由氧化矽膜來形成上側障壁層11a1～上側障壁層11a3或下側障壁層11b1、下側障壁層11b2時，使矽基板10的表面自然氧化，藉此可形成該障壁層。再者，於圖1B中，省略對於上側障壁層11a1～上側障壁層11a3的影線的賦予。
各上側配線12a～上側配線12e及各下側配線13a～下側配線13b例如包含銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（Indium Tin Oxide，ITO）等透明導電材料，其形成方法可適宜選定氣相蒸鍍法等。
各接觸插塞14a～接觸插塞14c包括：籽晶層S，經由上側障壁層11a1、上側障壁層11a2、或上側障壁層11a3而形成於相對應的貫穿孔TH的內壁上；以及插塞本體PB，形成於籽晶層S上並填埋貫穿孔TH。其他接觸插塞亦同樣如此。
各籽晶層S為對含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物的塗膜進行加熱而形成的金屬膜，並自相對應的貫穿孔TH的下端至上端為止延伸存在。其後對成為籽晶層S的材料的金屬膜形成用組成物進行詳述。
各個籽晶層S的厚度以貫穿孔TH的內壁上的平均值計較佳為設為10 nm～2000 nm的範圍內，更佳為設為30 nm～50 nm的範圍內。另外，各籽晶層S較佳為銅粒子的燒結膜。而且，形成該籽晶層S的貫穿孔TH較佳為口徑（上側障壁層11a1～上側障壁層11a3或其母材的形成結束階段的口徑）為1 μm～100 μm的範圍內，更佳為4 nm～100 nm的範圍內，且深度相對於該口徑的比為1～50的範圍內。
各插塞本體PB包含藉由鍍敷法而堆積於籽晶層S上並填埋貫穿孔TH的導電體。各個插塞本體PB例如可由銅或鎳等金屬、或者含有該些金屬的至少一種的合金來形成。
於具有所述各構成要素的矽貫穿配線基板1中，各接觸插塞14a～接觸插塞14f的插塞本體PB藉由鍍敷法來形成，並藉由該些接觸插塞14a～接觸插塞14f來使上側配線12a～上側配線12e與規定的下側配線電性連接，因此該矽貫穿配線基板1所具有的三次元配線的導電性良好。
另外，所述金屬膜形成用組成物的塗膜的階梯覆蓋（step coverage）性良好，可容易地形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜。因此，當藉由鍍敷法來形成插塞本體PB時，插塞本體PB的下端側的形成所需的時間與上端側的形成所需的時間的差變小。作為結果，可抑制於形成插塞本體PB時鍍敷膜過剩地堆積於矽基板10的上表面側且將其去除需要長時間這一情況、或可抑制於利用化學機械研磨（CMP）法等方法去除堆積於矽基板10的上表面側的鍍敷膜時節拍時間增大這一情況。另外，可抑制插塞本體內PB內的空隙的產生。
因此，容易於比較高的生產性下、且於比較低的製造成本下製造矽貫穿配線基板1。
以下，以矽貫穿配線基板1的製造方法為例，參照圖2A～圖2D及圖3A～圖3E，對三次元配線的形成方法的一實施形態進行說明。
＜三次元配線的形成方法＞ 圖2A～圖2D分別為概略性地表示製造圖1A及圖1B中所示的矽貫穿配線基板時的一步驟的剖面圖。另外，圖3A～圖3E分別為概略性地表示於圖2D中所示的步驟後進行的一步驟的剖面圖。
如圖2A所示，於製造圖1A及圖1B中所示的矽貫穿配線基板1時，首先，於最終在矽基板10（參照圖1A及圖1B）上成形的母材20的上表面上形成遮罩材料層21。該遮罩材料層21的材質對應於藉由濕式蝕刻法來形成後述的盲通孔還是藉由乾式蝕刻法來形成後述的盲通孔而適宜選擇。當藉由濕式蝕刻法來形成盲通孔時，可將有機系的正型抗蝕劑層或負型抗蝕劑層用作遮罩材料層21。另外，當藉由乾式蝕刻法來形成盲通孔時，可將例如藉由電漿CVD法而成膜的氮化矽膜用作遮罩材料層21。
繼而，藉由微影法等來對遮罩材料層21進行圖案化，如圖2B所示，獲得於多個規定部位分別形成有開口部OP1的蝕刻遮罩21a。各開口部OP1的形成位置對應於圖1B中所示的貫穿孔TH的形成部位。
繼而，例如藉由反應性離子蝕刻法自母材20的上表面側對母材20進行蝕刻，如圖2C所示，於該母材20的多個部位形成盲通孔BV。各個盲通孔BV的口徑較佳為設為1 μm～100 μm，深度較佳為設為20 μm～200 μm，縱橫比（深度相對於口徑的比）較佳為設為1～50。於形成盲通孔BV後將蝕刻遮罩21a去除。
繼而，藉由PVD法或CVD法而於母材20的上表面及各盲通孔BV的內表面形成成為上側障壁層的母材的上側障壁層用高熔點膜後，利用旋塗法或印刷法等塗敷所述金屬膜形成用組成物來形成塗膜，並對該塗膜進行加熱來形成金屬膜。如圖2D所示，於母材20的上表面及各盲通孔BV的內表面上依次積層上側障壁層用高熔點膜22與金屬膜23。
上側障壁層用高熔點膜22相當於圖1B中所示的各上側障壁層11a1～上側障壁層11a3的母材，例如可藉由利用PVD法或CVD法等使如下的高熔點膜成膜而形成：含有至少一層包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層的高熔點膜，具體而言，於鈦膜上依次積層氮化鈦膜及鈦膜而成的3層積層膜、於鈦膜上積層氮化鈦膜而成的2層積層膜、氧化矽膜、鈦膜、鉭膜、氮化鉭膜、氮化鎢膜等高熔點膜。再者，於圖2D及後述的圖3A及圖3B中，省略對於上側障壁層用高熔點膜22的影線的賦予。
金屬膜23相當於圖1B中所示的籽晶層S的母材。該金屬膜23具有良好的段差被覆性。於形成金屬膜23時，較佳為將金屬膜形成用組成物的塗敷時的黏度設為1 Pa·s以下，將金屬濃度設為5質量%～50質量%，塗膜的加熱較佳為於氧濃度為500 ppm以下的環境中或真空中，在100℃～200℃下進行。另外，較佳為以盲通孔BV的內壁上的金屬膜23的厚度的平均值變成10 nm～2000 nm的範圍內的方式調整塗敷量。金屬膜23較佳為銅粒子的燒結膜。
繼而，藉由鍍敷法而使銅等導電體堆積於金屬膜23的整個外表面，而形成導電體層24。如圖3A所示，導電體層24的形成進行至各盲通孔BV由該導電體層24填滿為止。導電體層24成為圖1B中所示的各插塞本體PB的母材。
繼而，針對金屬膜23及導電體層24，分別進行利用化學機械研磨（CMP）法等將形成於母材20的上表面側的區域研磨去除的步驟。藉由進行該步驟，如圖3B所示，金屬膜23中的位於母材20的上表面側的區域被去除，該金屬膜23變成經研磨的金屬膜23a，並且自導電體層24形成圖1A中所示的各接觸插塞14a～接觸插塞14f的插塞本體PB。
繼而，自母材20的下表面側對該母材20進行研磨，而減少其厚度。如圖3C所示，該研磨進行至插塞本體PB的下端完全露出為止。藉由該研磨，母材20變成圖1B中所示的矽基板10。另外，藉由所述研磨處理，上側障壁層用高熔點膜22中的位於盲通孔BV的底面上的區域與其上方的固定區域亦被去除，該上側障壁層用高熔點膜22變成經研磨的上側障壁層用高熔點膜22a。
進而，藉由所述研磨處理，經研磨的金屬膜23a中的位於盲通孔BV的底面上的區域與其上方的固定區域亦被去除，自該經研磨的金屬膜23形成圖1B中所示的各籽晶層S。而且，盲通孔BV變成圖1B中所示的貫穿孔TH。作為結果，形成圖1A中所示的各接觸插塞14a～接觸插塞14f。
繼而，如圖3D所示，於矽基板10的上表面上形成上側配線用導電體膜25，於下表面上形成成為圖1B中所示的下側障壁層11b1、下側障壁層11b2的母材的高熔點膜後，將該高熔點膜圖案化成規定形狀，而形成下側障壁層用高熔點膜26。其後，於矽基板10的整個下表面側形成下側配線用導電體膜27。
上側配線用導電體膜25可藉由銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（ITO）等透明導電材料來形成，其形成方法可適宜選定氣相蒸鍍法等。
下側障壁層用高熔點膜26具有使各接觸插塞14a～接觸插塞14f的下端面露出的開口部OP2。與上側障壁層用高熔點膜22同樣地，該下側障壁層用高熔點膜26可藉由如下方式來形成：利用PVD法或CVD法等使含有至少一層包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層的高熔點膜於矽基板10的整個下表面成膜後，藉由微影法等來對該高熔點膜進行圖案化並於規定部位設置所述開口部OP2。另外，亦可藉由使矽基板10的下表面自然氧化來形成下側障壁層用高熔點膜26。
與上側配線用導電體膜25同樣地，下側配線用導電體膜27可藉由銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（ITO）等透明導電材料來形成，其形成方法可適宜選定氣相蒸鍍法等。該下側配線用導電體膜27覆蓋下側障壁層用高熔點膜26及各個接觸插塞14a～接觸插塞14f的下端面。
再者，當自形成各接觸插塞14a～接觸插塞14f至形成上側配線用導電體膜25為止的期間內，於各接觸插塞14a～接觸插塞14f的上端面形成有自然氧化膜時，較佳為利用濕式蝕刻等將該自然氧化膜去除後形成上側配線用導電體膜25。自形成各接觸插塞14a～接觸插塞14f至形成下側配線用導電體膜27為止的期間內，於各接觸插塞14a～接觸插塞14f的下端面形成有自然氧化膜的情況亦同樣如此。
繼而，例如藉由有機系的抗蝕劑材料而於上側配線用導電體膜25的上表面上形成抗蝕劑層，並利用例如濕式蝕刻法對該抗蝕劑層進行圖案化，而獲得於多個規定部位分別形成有開口部的蝕刻遮罩。各開口部的形成部位對應於圖1A中所示的除各上側配線12a～上側配線12e的形成部位以外的部位。
繼而，例如利用濕式蝕刻法，自上側配線用導電體膜25的上表面側對該上側配線用導電體膜25與其下方的經研磨的上側障壁層用高熔點膜22a進行蝕刻。此時，如圖3E所示，上側配線用導電體膜25中的位於蝕刻遮罩28的開口部OP3的下方的區域、及經研磨的上側障壁層用高熔點膜22a中的位於開口部OP3的下方的區域被蝕刻去除。藉由該蝕刻，形成圖1A中所示的各上側配線12a～上側配線12e，並且形成介於各個上側配線12a～上側配線12e與矽基板10之間的上側障壁層。於圖3E中表示圖1B中所示的3個上側配線12a～上側配線12c、及3個上側障壁層11a1～上側障壁層11a3。
其後，以與上側配線用導電體膜25的蝕刻相同的要領對下側配線用導電體膜27及下側障壁層用高熔點膜26進行蝕刻，而形成規定數量的下側配線與下側障壁層。藉由形成至下側配線及下側障壁層為止，而可獲得圖1A及圖1B中所示的具有三次元配線的矽貫穿配線基板1。
若以所述方式形成三次元配線，則如對於矽貫穿配線基板1的說明中所述般，可於比較高的生產性下、且於比較低的製造成本下形成導電性良好的三次元配線。
實施形態2. ＜具有三次元配線的電路裝置＞ 圖4A是概略性地表示關於具有三次元配線的電路裝置的實施形態2的剖面圖，圖4B是圖4A中由利用點劃線所畫出的圓C圍成的區域的放大圖。圖4A中所示的具有三次元配線的電路裝置為半導體裝置。以下，將該半導體裝置的參照符號設為「100」來進行說明。
圖4A中所示的半導體裝置100包括：半導體基板110；多個電路元件，形成於半導體基板110上；以及多層配線部130，以覆蓋該些電路元件的方式形成於半導體基板110上。於圖4A中表示2個場效電晶體120作為所述電路元件。以下，對半導體裝置100的各構成要素進行說明。
半導體基板110為以規定的圖案形成用以將相互鄰接而配置的電路元件彼此電性分離的元件分離區域110a的矽單晶基板。亦可使用包含如砷化鎵般的化合物半導體的基板或絕緣層上覆矽（Silicon On Insulator，SOI）基板來代替矽單晶基板。形成於半導體基板110上的多個電路元件為與形成於該半導體基板110上的多層配線部130一同構成積體電路者，於半導體基板110上形成幾個何種電路元件對應於對半導體裝置100所要求的功能或半導體裝置100的用途等而適宜選擇。
各場效電晶體120包括：閘電極122，經由閘極絕緣膜121而配置於半導體基板110上；源極區域123及汲極區域124，形成於半導體基板110上；以及側壁間隔片125，形成於閘電極122的線寬方向兩側面。於圖4A中，對閘極絕緣膜121賦予有斑點。
多層配線部130包括：多個配線層，經由蝕刻終止膜ES而積層於半導體基板110上；以及襯墊層L，介於在上下方向上鄰接的2個配線層之間。於圖4A中表示第1配線層131～第3配線層133的共計3個配線層。於圖4A中省略對於蝕刻終止膜ES及各襯墊層L的影線的賦予。
蝕刻終止膜ES例如由碳氮化矽或氮化矽形成，用作於成為第1配線層131的母材的電絕緣層中設置貫穿孔（接觸孔）時的蝕刻終止層。各襯墊層L較佳為由與成為該襯墊層L的基底的配線層的母材不同的材料形成。例如，當使用氧化矽作為配線層的母材時，較佳為於由該母材所形成的配線層上形成例如包含碳氮化矽等的襯墊層。
各配線層131～配線層133包括：障壁層B，覆蓋藉由濕式蝕刻法或乾式蝕刻法而形成於成為母材的電絕緣層中的規定圖案的溝槽及貫穿孔各自的內表面、以及於所述貫穿孔的下側開口部露出的基底層；以及鑲嵌配線D，形成於障壁層B上並分別填埋溝槽及貫穿孔。所述電絕緣層例如可由氧化矽、氮化矽、低介電常數介電體等形成。與圖1B中所示的各上側障壁層11a1～上側障壁層11a3同樣地，障壁層B含有至少一層例如包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層。
如圖4B所示，各鑲嵌配線D具有形成於障壁層B上的籽晶層S、及形成於籽晶層S上並填埋溝槽T及貫穿孔TH的導電體。導電體中的填埋溝槽T的區域變成配線WL，填埋貫穿孔TH的區域變成接觸插塞CP的插塞本體PB。接觸插塞CP具有籽晶層S中的形成於貫穿孔TH內的區域、及插塞本體PB。
與圖1B中所示的籽晶層S同樣地，構成鑲嵌配線D的籽晶層S為對含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物的塗膜進行加熱所形成的金屬膜。各個籽晶層S的厚度以貫穿孔TH的內壁上的平均值計，較佳為設為10 nm～2000 nm的範圍內。另外，各籽晶層S較佳為銅粒子的燒結膜。而且，形成有該籽晶層S的貫穿孔TH較佳為口徑（障壁層B或其母材的形成結束階段的口徑）為1 μm～100 μm的範圍內，且深度相對於該口徑的比為1～50的範圍內。構成插塞本體PB及配線WL的導電體藉由鍍敷法而堆積於籽晶層S上。作為該導電體，例如可使用銅。
形成於第1配線層131中的接觸插塞CP於該第1配線層131中形成並經由障壁層B中的一區域，而與場效電晶體120的源極區域123或汲極區域124電性連接。同樣地，分別形成於第2配線層132及第3配線層133中的接觸插塞形成於該配線層132、配線層133中並經由障壁層B中的一區域，而與形成在位於正下方的第1配線層131或第2配線層132中的鑲嵌配線D電性連接。相對於各個接觸插塞CP，一體地形成於該接觸插塞CP的上端側的配線WL相當於上側配線，經由障壁層B而與該接觸插塞CP的下端側電性連接的配線WL或其他接觸插塞CP相當於下側配線。於多層配線部130中形成有多個三次元配線。
於具有所述各構成要素的半導體裝置100中，藉由鑲嵌配線D來形成三次元配線，因此該半導體裝置100所具有的三次元配線的導電性良好。另外，用於構成鑲嵌配線D的籽晶層S的材料的所述金屬膜形成用組成物的塗膜的階梯覆蓋性良好，可容易地形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜。因此，當藉由鍍敷法來形成插塞本體PB時，插塞本體PB的下端側的形成所需的時間與上端側的形成所需的時間的差變小。作為結果，可抑制於形成鑲嵌配線D時鍍敷膜過剩地堆積於配線層的上表面側且將其去除需要長時間這一情況、或可抑制於利用化學機械研磨（CMP）法等方法去除堆積於配線層的上表面側的鍍敷膜時節拍時間增大這一情況。另外，可抑制插塞本體內PB內的空隙的產生。
因此，於半導體裝置100中，容易於比較高的生產性下、且於比較低的製造成本下製造多層配線部130。作為結果，容易於比較高的生產性下、且於比較低的製造成本下製造半導體裝置100。
以下，以半導體裝置100的製造方法為例，參照圖5A～圖5C及圖6A～圖6C對三次元配線的形成方法的另一實施形態進行說明。
＜三次元配線的形成方法＞ 圖5A～圖5C分別為概略性地表示製造圖4A及圖4B中所示的半導體裝置時的一步驟的剖面圖。另外，圖6A～圖6C分別為概略性地表示於圖5C中所示的步驟後進行的一步驟的剖面圖。
如圖5A所示，於製造圖4A及圖4B中所示的半導體裝置100時，首先於形成有場效電晶體120等所期望的電路元件後的半導體基板110上，藉由PVD法或CVD法來形成作為圖4A中所示的蝕刻終止膜ES的母材的第1蝕刻終止膜ES1。第1蝕刻終止膜ES1能夠以覆蓋各場效電晶體120的閘電極122及各側壁間隔片125、側壁間隔片125的方式形成。再者，於圖5A中，省略對於第1蝕刻終止膜ES1的影線的賦予。
繼而，藉由PVD法或CVD法而於半導體基板110上形成成為第1配線層131的母材的電絕緣層，於其上形成規定形狀的蝕刻遮罩後，藉由濕式蝕刻法或乾式蝕刻法來使該電絕緣層成形，而獲得具有規定圖案的溝槽及貫穿孔的第1配線層。其後，直接使用所述蝕刻遮罩對第1蝕刻終止膜ES1進行蝕刻，將位於設置於第1配線層131中的貫穿孔的下方的區域去除，而使第1蝕刻終止膜ES1於圖4A中所示的蝕刻終止膜ES上成形。
圖5B表示以所述方式形成的第1配線層131及蝕刻終止膜ES。於第1配線層131中形成有規定數量的溝槽T及貫穿孔TH。於蝕刻終止膜ES中，在位於設置於第1配線層131中的貫穿孔TH的下方的區域形成有開口部OP3。
繼而，例如藉由CVD法來進行高熔點膜的成膜，如圖5C所示，形成覆蓋第1配線層131的上表面、溝槽T的內表面、貫穿孔TH的內表面、蝕刻終止膜ES中的開口部OP3的內壁、及自開口部OP3露出的半導體基板110的表面的障壁層用高熔點膜HB。該障壁層用高熔點膜HB的材質例如可設為與圖1B中所示的各上側障壁層11a1～上側障壁層11a3相同的材質。
繼而，利用旋塗法或印刷法等將所述金屬膜形成用組成物塗敷於障壁層用高熔點膜HB上來形成塗膜，並對該塗膜進行加熱，如圖6A所示，於障壁層用高熔點膜HB上形成金屬膜MF。金屬膜MF具有良好的段差被覆性。
於形成金屬膜MF時，較佳為將金屬膜形成用組成物的塗敷時的黏度設為1 Pa·s以下，將金屬濃度設為5質量%～50質量%，塗膜的加熱較佳為於氧濃度為500 ppm以下的環境中或真空中，在100℃～200℃下進行。另外，較佳為以貫穿孔TH的內壁上的金屬膜MF的厚度的平均值變成10 nm～2000 nm的範圍內的方式調整塗敷量。金屬膜23較佳為銅粒子的燒結膜。
繼而，藉由鍍敷法而使銅等導電體堆積於金屬膜MF的整個外表面，而形成導電體層。如圖6B所示，導電體層CL的形成進行至第1配線層131的溝槽T及各貫穿孔TH由該導電體層CL填滿為止。
繼而，以第1配線層131的上表面與導電體層CL的上表面實質上位於同一個平面上的方式，利用例如化學機械研磨（CMP）法對導電體層CL、金屬膜MF、及障壁層用高熔點膜HB進行研磨。藉此，如圖6C所示，於各貫穿孔TH內形成具有籽晶層S與插塞本體PB的接觸插塞CP，於溝槽T內形成配線WL，於第1配線層131中形成規定圖案的鑲嵌配線D。繼而，如於圖6C中一併記載般，於第1配線層131上形成規定圖案的襯墊層L。
其後，以與第1配線層131的形成及該第1配線層131中的鑲嵌配線D的形成相同的方式，經由襯墊層L而於第1配線層131上依次積層所期望數量的配線層（形成至鑲嵌配線D為止者），藉此可獲得圖4A中所示的半導體裝置100。如對於半導體裝置100的說明中所述般，若以所述方式形成三次元配線，則可於比較高的生產性下、且於比較低的製造成本下形成導電性良好的三次元配線。
實施形態3. ＜具有三次元配線的電路裝置＞ 圖7A是概略性地表示關於具有三次元配線的電路裝置的實施形態3的平面圖，圖7B是圖7A中所示的I-I線剖面的概略圖。圖7A及圖7B中所示的具有三次元配線的電路裝置為矽貫穿配線基板。以下，將該矽貫穿配線基板的參照符號設為「31」來進行說明。
矽貫穿配線基板31包括：矽基板40；多個上側配線，經由上側障壁層而形成於矽基板40的上表面上；多個下側配線，經由下側障壁層而形成於矽基板40的下表面上；以及多個接觸插塞，分別貫穿矽基板40而與規定的上側配線與規定的下側配線進行電性連接。於俯視下，各上側障壁層具有與其上方的上側配線相同的形狀及大小。同樣地，於俯視下，各下側障壁層具有與其下方的下側配線相同的形狀及大小。
於圖7A中表示5個上側配線42a～上側配線42e，於圖7B中表示3個上側配線42a～上側配線42c與2個下側配線43a～下側配線43b。另外，於圖7A中表示6個接觸插塞44a～接觸插塞44f，於圖7B中表示3個接觸插塞44a～接觸插塞44c。藉由接觸插塞而相互電性連接的上側配線及下側配線與接觸插塞一同構成1個三次元配線。
如圖7B所示，各個上側障壁層41a1～上側障壁層41a3自設置有相對應的接觸插塞44a、接觸插塞44b、或接觸插塞44c的貫穿孔TH的內壁起覆蓋矽基板40的上表面，各下側障壁層41b1、下側障壁層41b2覆蓋矽基板40的下表面。上側障壁層41a1～上側障壁層41a3及下側障壁層41b1、下側障壁層41b2分別含有至少一層例如包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層，並抑制自各上側配線42a～上側配線42e、各下側配線43a～下側配線43b、及各接觸插塞44a～接觸插塞44f朝矽基板40中的電遷移的產生。
作為上側障壁層41a1～上側障壁層41a3及下側障壁層41b1、下側障壁層41b2各自的材料的具體例，可列舉：於鈦膜上依次積層氮化鈦膜及鈦膜而成的3層積層膜、於鈦膜上積層氮化鈦膜而成的2層積層膜、氧化矽膜、鈦膜、鉭膜、氮化鉭膜、氮化鎢膜等。當藉由氧化矽膜來形成上側障壁層41a1～上側障壁層41a3或下側障壁層41b1、下側障壁層41b2時，使矽基板40的表面自然氧化，藉此可形成該障壁層。再者，於圖7B中，省略對於上側障壁層41a1～上側障壁層41a3的影線的賦予。
各上側配線42a～上側配線42e及各下側配線43a～下側配線43b例如包含銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（ITO）等透明導電材料，其形成方法可適宜選定氣相蒸鍍法等。
各接觸插塞44a～接觸插塞44c包括：底部籽晶層BS，構成相對應的貫穿孔TH的下端面側；主籽晶層MS，經由上側障壁層41a1、上側障壁層41a2或上側障壁層41a3而形成於貫穿孔TH的內壁上，並覆蓋底部籽晶層BS及該貫穿孔TH各自的內壁；以及插塞本體PB，形成於主籽晶層MS上並填埋貫穿孔TH。其他接觸插塞亦同樣如此。
各底部籽晶層BS為藉由利用濺鍍法等PVD法、CVD法、ALD法等氣相蒸鍍法使銅、鎳、或該些的合金等堆積所形成的導電體的層。各個底部籽晶層BS的膜厚例如較佳為於200 nm以下的範圍內適宜選定，更佳為於5 nm～100 nm的範圍內適宜選定。
另外，各主籽晶層MS為對含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物的塗膜進行加熱而形成的金屬膜，並自相對應的底部籽晶層BS的上表面至貫穿孔TH的上端為止延伸存在。其後對成為主籽晶層MS的材料的金屬膜形成用組成物進行詳述。
各個主籽晶層MS的厚度以貫穿孔TH的內壁上的平均值計較佳為設為10 nm～2000 nm的範圍內，更佳為設為30 nm～500 nm的範圍內。另外，各主籽晶層MS較佳為銅粒子的燒結膜。而且，形成該主籽晶層MS的貫穿孔TH較佳為口徑（上側障壁層41a1～41a3的形成結束階段的口徑）為1 μm～100 μm的範圍內，更佳為4 μm～100 μm的範圍內，且深度相對於該口徑的比為1～50的範圍內。
各插塞本體PB包含藉由鍍敷法而堆積於主籽晶層MS上並填埋貫穿孔TH的導電體。各個插塞本體PB例如可由銅或鎳等金屬、或者含有該些金屬的至少一種的合金來形成。
於具有所述各構成要素的矽貫穿配線基板1中，各接觸插塞44a～接觸插塞44f的插塞本體PB藉由鍍敷法來形成，並藉由該些接觸插塞44a～接觸插塞44f來使上側配線42a～上側配線42e與規定的下側配線電性連接來構成三次元配線，因此該矽貫穿配線基板1所具有的三次元配線的導電性良好。
另外，所述金屬膜形成用組成物的塗膜的階梯覆蓋性良好，可比較容易地形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜，因於該金屬膜的形成前已在貫穿孔TH內形成有底部籽晶層BS，故更容易形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜。因此，當藉由鍍敷法來形成插塞本體PB時，插塞本體PB的下端側的形成所需的時間與上端側的形成所需的時間的差變小。作為結果，可抑制於形成插塞本體PB時鍍敷膜過剩地堆積於矽基板40的上表面側且將其去除需要長時間這一情況、或可抑制於利用化學機械研磨（CMP）法等方法去除堆積於矽基板40的上表面側的鍍敷膜時節拍時間增大這一情況。另外，可抑制插塞本體內PB內的空隙的產生。另外，容易確保主籽晶層MS對於矽基板40的高密接性。
因此，容易於比較高的生產性下、且於比較低的製造成本下製造矽貫穿配線基板31。
以下，以矽貫穿配線基板31的製造方法為例，參照圖8A～圖8D及圖9A～圖9E對三次元配線的形成方法的一實施形態進行說明。
＜三次元配線的形成方法＞ 圖8A～圖8D分別為概略性地表示製造圖7A及圖7B中所示的矽貫穿配線基板時的一步驟的剖面圖。另外，圖9A～圖9E分別為概略性地表示於圖8D中所示的步驟後進行的一步驟的剖面圖。
如圖8A所示，於製造圖7A及圖7B中所示的矽貫穿配線基板31時，首先，於最終在矽基板40（參照圖7A及圖7B）上成形的母材50的上表面上形成遮罩材料層51。該遮罩材料層51的材質對應於藉由濕式蝕刻法來形成後述的盲通孔還是藉由乾式蝕刻法來形成後述的盲通孔而適宜選擇。當藉由濕式蝕刻法來形成盲通孔時，可將有機系的正型抗蝕劑層或負型抗蝕劑層用作遮罩材料層51。另外，當藉由乾式蝕刻法來形成盲通孔時，可將例如藉由電漿CVD法而成膜的氮化矽膜用作遮罩材料層51。
繼而，藉由微影法等來對遮罩材料層51進行圖案化，如圖8B所示，獲得於多個規定部位分別形成有開口部OP1的蝕刻遮罩51a。各開口部OP1的形成位置對應於圖7B中所示的貫穿孔TH的形成部位。
繼而，例如藉由反應性離子蝕刻法自母材50的上表面側對母材50進行蝕刻，如圖8C所示，於該母材50的多個部位形成盲通孔BV。各個盲通孔BV的口徑較佳為設為1 μm～100 μm，深度較佳為設為20 μm～200 μm，縱橫比（深度相對於口徑的比）較佳為設為1～50。於形成盲通孔BV後將蝕刻遮罩51a去除。
繼而，藉由PVD法或CVD法而於母材50的上表面及各盲通孔BV的內表面形成成為上側障壁層的母材的上側障壁層用高熔點膜後，於上側障壁層用高熔點膜中位於盲通孔BV的底面上的區域上、及位於母材50的上表面側的區域上，利用濺鍍法等PVD法、CVD法、或ALD法等氣相蒸鍍法形成底部籽晶層。其後，利用旋塗法或印刷法等塗敷所述金屬膜形成用組成物來形成塗膜，並對該塗膜進行加熱來形成金屬膜。
藉由進行至該處理為止，如圖8D所示，於各盲通孔BV的底面上依次積層上側障壁層用高熔點膜52與底部籽晶層BS及金屬膜53，於各盲通孔BV的內壁上依次積層上側障壁層用高熔點膜52與金屬膜53，於母材50的上表面上依次積層上側障壁層用高熔點膜52與上部導電膜UM及金屬膜53。上部導電膜UM是於形成底部籽晶層BS時與該底部籽晶層BS同時形成者。藉由形成上部導電膜UM，與後述的僅形成主籽晶層的情況相比，可將母材50的上表面上的電阻值保持得更低，並可提高後續的鍍敷步驟中的生產性。再者，於形成底部籽晶層BS時，可在障壁層B中覆蓋盲通孔BV的內壁的區域上，藉由底部籽晶層BS的形成材料來形成不連續膜或極薄的導電體膜。於圖8D以及後述的圖9A及圖9B中，省略對於上側障壁層用高熔點膜52的影線的賦予。
上側障壁層用高熔點膜52相當於圖7B中所示的各上側障壁層41a1～上側障壁層41a3的母材，例如可藉由利用PVD法或CVD法等使如下的高熔點膜成膜而形成：含有至少一層包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層的高熔點膜，具體而言，於鈦膜上依次積層氮化鈦膜及鈦膜而成的3層積層膜、於鈦膜上積層氮化鈦膜而成的2層積層膜、氧化矽膜、鈦膜、鉭膜、氮化鉭膜、氮化鎢膜等高熔點膜。
金屬膜53相當於圖7B中所示的主籽晶層MS的母材。該金屬膜53具有良好的段差被覆性。於形成金屬膜53時，較佳為將金屬膜形成用組成物的塗敷時的黏度設為1 Pa·s以下，將金屬濃度設為5質量%～50質量%，塗膜的加熱較佳為於氧濃度為500 ppm以下的環境中或真空中，在100℃～200℃下進行。另外，較佳為以盲通孔BV的內壁上的金屬膜53的厚度的平均值變成10 nm～2000 nm的範圍內的方式調整塗敷量。金屬膜53較佳為銅粒子的燒結膜。
繼而，藉由鍍敷法而使銅等導電體堆積於金屬膜53的整個外表面，而形成導電體層54。如圖9A所示，導電體層54的形成進行至各盲通孔BV由該導電體層54填滿為止。導電體層54成為圖7B中所示的上側配線42a～上側配線42c及各插塞本體PB各自的母材。
繼而，針對金屬膜53及導電體層54，分別進行利用化學機械研磨（CMP）法等將形成於母材50的上表面側的區域研磨去除的步驟。該研磨進行至母材50的上表面上的上側障壁層用高熔點膜52的上表面與導電體層54的上表面實質上位於同一個平面上為止。藉由進行該步驟，如圖9B所示，金屬膜53中的位於母材50的上表面側的區域被去除，該金屬膜53變成主籽晶層MS，並且自導電體層54形成圖7A中所示的各接觸插塞44a～接觸插塞44f的插塞本體PB。
繼而，自母材50的下表面側對該母材50進行研磨，而減少其厚度。如圖9C所示，該研磨進行至底部籽晶層BS的下表面完全露出為止。亦可實施研磨處理至底部籽晶層BS被完全地去除為止。藉由該研磨，母材50變成圖7B中所示的矽基板40。另外，藉由該研磨處理，上側障壁層用高熔點膜52中的位於盲通孔BV的底面上的區域與其上方的固定區域亦被去除，該上側障壁層用高熔點膜52變成經研磨的上側障壁層用高熔點膜52a。而且，盲通孔BV變成圖7B中所示的貫穿孔TH。作為結果，形成圖7A中所示的各接觸插塞44a～接觸插塞44f。再者，於圖9C及後述的圖9D中，省略對於經研磨的上側障壁層用高熔點膜52a的影線的賦予。
繼而，如圖9D所示，於矽基板40的上表面上形成上側配線用導電體膜55，於下表面上形成成為圖7B中所示的下側障壁層41b1、下側障壁層41b2的母材的下側障壁層用高熔點膜後，將該下側障壁層用高熔點膜圖案化成規定形狀，而形成下側障壁層用高熔點膜56。其後，於矽基板40的整個下表面側形成下側配線用導電體膜57。
上側配線用導電體膜55可藉由銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（ITO）等透明導電材料來形成，其形成方法可適宜選定氣相蒸鍍法等。
下側障壁層用高熔點膜56具有使各接觸插塞44a～接觸插塞44f的下端面露出的開口部OP2。與上側障壁層用高熔點膜52同樣地，該下側障壁層用高熔點膜56可藉由如下方式來形成：利用PVD法或CVD法等使含有至少一層包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層的高熔點膜於矽基板40的整個下表面成膜後，藉由微影法等來對該高熔點膜進行圖案化並於規定部位設置所述開口部OP2。另外，亦可藉由使矽基板40的下表面自然氧化來形成下側障壁層用高熔點膜56。
與上側配線用導電體膜55同樣地，下側配線用導電體膜57可藉由銅、鎳、金、銀、鋁等金屬，或含有該些金屬的至少一種的合金，或氧化銦錫（ITO）等透明導電材料來形成，其形成方法可適宜選定氣相蒸鍍法等。該下側配線用導電體膜57覆蓋下側障壁層用高熔點膜56及各個接觸插塞44a～接觸插塞44f的下端面。
再者，當自形成各接觸插塞44a～接觸插塞44f至形成上側配線用導電體膜55為止的期間內，於各接觸插塞44a～接觸插塞44f的上端面形成有自然氧化膜時，較佳為利用濕式蝕刻等將該自然氧化膜去除後形成上側配線用導電體膜55。自形成各接觸插塞44a～接觸插塞44f至形成下側配線用導電體膜57為止的期間內，於各接觸插塞44a～接觸插塞44f的下端面形成有自然氧化膜的情況亦同樣如此。
繼而，例如藉由有機系的抗蝕劑材料而於上側配線用導電體膜55的上表面上形成抗蝕劑層，並利用例如濕式蝕刻法對該抗蝕劑層進行圖案化，而獲得於多個規定部位分別形成有開口部的蝕刻遮罩。各開口部的形成部位對應於圖7A中所示的除各上側配線42a～上側配線42e的形成部位以外的部位。
繼而，例如利用濕式蝕刻法，自上側配線用導電體膜55的上表面側對該上側配線用導電體膜55與其下方的經研磨的上側障壁層用高熔點膜52a進行蝕刻。此時，如圖9E所示，上側配線用導電體膜55中的位於蝕刻遮罩58的開口部OP3的下方的區域、及經研磨的上側障壁層用高熔點膜52a中的位於開口部OP3的下方的區域被蝕刻去除。藉由該蝕刻，形成圖7A中所示的各上側配線42a～上側配線42e，並且形成介於各個上側配線42a～上側配線42e與矽基板40之間的上側障壁層。於圖9E中表示圖7B中所示的3個上側配線42a～上側配線42c、及3個上側障壁層41a1～上側障壁層41a3。
其後，以與上側配線用導電體膜55的蝕刻相同的要領對下側配線用導電體膜57及下側障壁層用高熔點膜56進行蝕刻，而形成規定數量的下側配線與下側障壁層。藉由形成至下側配線及下側障壁層為止，而可獲得圖7A及圖7B中所示的具有三次元配線的矽貫穿配線基板31。
若以所述方式形成三次元配線，則如對於矽貫穿配線基板1的說明中所述般，可於比較高的生產性下、且於比較低的製造成本下形成導電性良好的三次元配線。
實施形態4. ＜具有三次元配線的電路裝置＞ 圖10A是概略性地表示關於具有三次元配線的電路裝置的實施形態4的剖面圖，圖10B是圖10A中由利用點劃線所畫出的圓C圍成的區域的放大圖。圖10A中所示的具有三次元配線的電路裝置為半導體裝置。以下，將該半導體裝置的參照符號設為「200」來進行說明。
圖10A中所示的半導體裝置200包括：半導體基板210；多個電路元件，形成於半導體基板210上；以及多層配線部230，以覆蓋該些電路元件的方式形成於半導體基板210上。於圖10A中表示2個場效電晶體220作為所述電路元件。以下，對半導體裝置200的各構成要素進行說明。
半導體基板210為以規定的圖案形成用以將相互鄰接而配置的電路元件彼此電性分離的元件分離區域210a的矽單晶基板。亦可使用包含如砷化鎵般的化合物半導體的基板或SOI（Silicon On Insulator）基板來代替矽單晶基板。形成於半導體基板210上的多個電路元件為與形成於該半導體基板210上的多層配線部230一同構成積體電路者，於半導體基板210上形成幾個何種電路元件對應於對半導體裝置200所要求的功能或半導體裝置200的用途等而適宜選擇。
各場效電晶體220包括：閘電極222，經由閘極絕緣膜221而配置於半導體基板210上；源極區域223及汲極區域224，形成於半導體基板210上；以及側壁間隔片225，形成於閘電極222的線寬方向兩側面。於圖10A中，對閘極絕緣膜221賦予有斑點。
多層配線部230包括：多個配線層，經由蝕刻終止膜ES而積層於半導體基板210上；以及襯墊層L，介於在上下方向上鄰接的2個配線層之間。於圖10A中表示第1配線層231～第3配線層233的共計3個配線層。於圖10A中省略對於蝕刻終止膜ES及各襯墊層L的影線的賦予。
蝕刻終止膜ES例如由碳氮化矽或氮化矽形成，用作於成為第1配線層231的母材的電絕緣層中設置貫穿孔（接觸孔）時的蝕刻終止層。各襯墊層L較佳為由與成為該襯墊層L的基底的配線層的母材不同的材料形成。例如，當使用氧化矽作為配線層的母材時，較佳為於由該母材所形成的配線層上形成例如包含碳氮化矽等的襯墊層。
各配線層231～配線層233包括：障壁層B，覆蓋藉由濕式蝕刻法或乾式蝕刻法而形成於成為母材的電絕緣層中的規定圖案的溝槽及貫穿孔各自的內表面、以及自所述貫穿孔的下側開口部露出的基底層；以及鑲嵌配線D，形成於障壁層B上並分別填埋溝槽及貫穿孔。所述電絕緣層例如可由氧化矽、氮化矽、低介電常數介電體等形成。與圖7B中所示的上側障壁層41a1～上側障壁層41a3同樣地，障壁層B含有至少一層例如包含高熔點金屬、高熔點金屬的合金、或高熔點金屬的化合物的層。
如圖10B所示，各鑲嵌配線D包括：底部籽晶層BS，形成於障壁層B中覆蓋自貫穿孔TH的下側開口部露出的基底層的區域上；溝槽內金屬膜MT，覆蓋溝槽T的底面；主籽晶層MS，對障壁層B中覆蓋溝槽T及貫穿孔TH各自的內表面的區域上、以及底部籽晶層BS的上表面及溝槽內金屬膜MT的上表面進行覆蓋；以及導電體，形成於主籽晶層MS上並填埋溝槽T及貫穿孔TH。於導電體中，填埋溝槽T的區域變成配線WL，填埋貫穿孔TH的區域變成接觸插塞CP的插塞本體PB。該插塞本體PB與底部籽晶層BS、及主籽晶層MS中形成於貫穿孔TH內的區域變成接觸插塞CP。
相對於各個接觸插塞CP，與該接觸插塞CP的上端電性連接的配線WL相當於上側配線，經由障壁層B而與該接觸插塞CP的下端側電性連接的配線WL或其他接觸插塞CP相當於下側配線。
與圖7B中所示的底部籽晶層BS同樣地，構成鑲嵌配線D的底部籽晶層BS為藉由利用濺鍍法等PVD法、CVD法、或ALD法等氣相蒸鍍法使銅、鎳、或該些的合金等堆積所形成的導電體的層。各個底部籽晶層BS的膜厚例如較佳為於200 nm以下的範圍內適宜選定，更佳為於5 nm～100 nm的範圍內適宜選定。另外，溝槽內金屬膜MT是於形成底部籽晶層BS時與該底部籽晶層BS同時形成者。再者，於形成底部籽晶層BS時，可在障壁層B中覆蓋盲通孔BV的內壁的區域上，藉由底部籽晶層BS的形成材料來形成不連續膜或極薄的導電體膜。同樣地，於形成底部籽晶層BS時，可藉由與底部籽晶層BS相同的形成材料而於配線層的上表面側形成導電體層。
另外，與圖7B中所示的主籽晶層MS同樣地，構成鑲嵌配線D的主籽晶層MS為對含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物的塗膜進行加熱所形成的金屬膜。各個主籽晶層MS的厚度以貫穿孔TH的內壁上的平均值計，較佳為設為10 nm～2000 nm的範圍內。另外，各主籽晶層MS較佳為銅粒子的燒結膜。而且，形成該主籽晶層MS的貫穿孔TH較佳為口徑（障壁層B的形成結束階段的口徑）為1 μm～100 μm的範圍內，且深度相對於該口徑的比為1～50的範圍內。另外，構成鑲嵌配線D的導電體藉由鍍敷法而堆積於主籽晶層MS上。作為該導電體，例如可使用銅。
形成於第1配線層231中的接觸插塞形成於該第1配線層231中並經由障壁層B中的一區域，而與場效電晶體220的源極區域223或汲極區域224電性連接。同樣地，分別形成於第2配線層232及第3配線層233中的接觸插塞形成於該配線層232、配線層233中並經由障壁層B中的一區域，而與形成在位於正下方的第1配線層231或第2配線層232中的鑲嵌配線D電性連接。相對於各個接觸插塞CP，經由障壁層B而與該接觸插塞CP的上端電性連接的配線WL或其他接觸插塞CP相當於上側配線，經由障壁層B而與該接觸插塞CP的下端側電性連接的配線WL或其他接觸插塞CP相當於下側配線。於多層配線部230中形成有多個三次元配線。
於具有所述各構成要素的半導體裝置200中，藉由鑲嵌配線D來形成三次元配線，因此該半導體裝置200所具有的三次元配線的導電性良好。例如即便於使用在大氣中可藉由氧而容易氧化的材料作為障壁層B的情況下，經由底部籽晶層BS而將障壁層B與主籽晶層MS加以連接，藉此亦可抑制於兩層的界面損害導電性。另外，用作主籽晶層MS的材料的所述金屬膜形成用組成物的塗膜的階梯覆蓋性良好，可比較容易地形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜，因於該金屬膜的形成前已在貫穿孔TH內形成有底部籽晶層BS，故更容易形成自貫穿孔TH的下端側至上端側為止的膜厚大致均勻的金屬膜。因此，當藉由鍍敷法來形成插塞本體PB時，容易減小插塞本體PB的下端側的形成所需的時間與上端側的形成所需的時間的差，可抑制堆積於配線層的上表面側的鍍敷膜過剩地堆積且將其去除需要長時間這一情況、或可抑制於利用化學機械研磨（CMP）法等方法去除堆積於配線層的上表面側的鍍敷膜時節拍時間增大這一情況。另外，可抑制於插塞本體內PB內產生空隙。進而，容易確保主籽晶層MS對於配線層的高密接性。
因此，於半導體裝置200中，容易於比較高的生產性下、且於比較低的製造成本下製造多層配線部230。作為結果，容易於比較高的生產性下、且於比較低的製造成本下製造半導體裝置200。
以下，以半導體裝置200的製造方法為例，參照圖11A～圖11C及圖12A～圖12C對三次元配線的形成方法的其他實施形態進行說明。
＜三次元配線的形成方法＞ 圖11A～圖11C分別為概略性地表示製造圖10A及圖10B中所示的半導體裝置時的一步驟的剖面圖。另外，圖12A～圖12C分別為概略性地表示於圖11C中所示的步驟後進行的一步驟的剖面圖。
如圖11A所示，於製造圖10A及圖10B中所示的半導體裝置200時，首先於形成有場效電晶體220等所期望的電路元件後的半導體基板210上，藉由PVD法或CVD法來形成作為圖10A中所示的蝕刻終止膜ES的母材的第1蝕刻終止膜ES1。第1蝕刻終止膜ES1能夠以覆蓋各場效電晶體220的閘電極222及各側壁間隔片225的方式形成。再者，於圖11A中，省略對於第1蝕刻終止膜ES1的影線的賦予。
繼而，藉由PVD法或CVD法而於半導體基板210上形成成為第1配線層231的母材的電絕緣層，於其上形成規定形狀的蝕刻遮罩後，藉由濕式蝕刻法或乾式蝕刻法來使該電絕緣層成形，而獲得具有規定圖案的溝槽及貫穿孔的第1配線層。其後，直接使用所述蝕刻遮罩對第1蝕刻終止膜ES1進行蝕刻，將位於設置於第1配線層231中的貫穿孔的下方的區域去除，而使第1蝕刻終止膜ES1於圖10A中所示的蝕刻終止膜ES上成形。
圖11B表示以所述方式形成的第1配線層231及蝕刻終止膜ES。於第1配線層231中形成有規定數量的溝槽T及貫穿孔TH。於蝕刻終止膜ES中，在位於設置於第1配線層231中的貫穿孔TH的下方的區域形成有開口部OP3。再者，於圖11B以及後述的圖11C及圖12A～圖12C中，省略對於蝕刻終止膜ES的影線的賦予。
繼而，於第1配線層231上設置使第1配線層231的溝槽T及各貫穿孔TH露出的規定形狀的遮罩，並藉由例如CVD法來進行高熔點膜的成膜，如圖11C所示，形成覆蓋溝槽T的內表面、貫穿孔TH的內表面、蝕刻終止膜ES中的開口部OP3的內壁、及自開口部OP3露出的半導體基板210的表面的障壁層用高熔點膜HB。該障壁層用高熔點膜HB的材質例如可設為與圖7B中所示的各上側障壁層41a1～上側障壁層41a3相同的材質。
繼而，利用旋塗法，於障壁層用高熔點膜HB中位於貫穿孔TH的下端側的區域上形成底部籽晶層後，藉由旋塗法或印刷法等將所述金屬膜形成用組成物塗敷於第1配線層231的上表面、溝槽T的內表面、及各貫穿孔TH的內表面上來形成塗膜，並對該塗膜進行加熱，如圖12A所示，於障壁層用高熔點膜HB上形成金屬膜MF。
再者，於形成底部籽晶層BS時，即便在溝槽T的底面上方及第1配線層231的上表面上方，導電體亦堆積於障壁層用高熔點膜HB上而形成導電膜。該導電膜之中，堆積於溝槽T的底面上方者變成溝槽內金屬膜MT，堆積於第1配線層231的上表面上方者變成上部導電膜UM。可在障壁層用高熔點膜HB中覆蓋貫穿孔TH的內壁的區域上，藉由底部籽晶層BS的形成材料來形成不連續膜或極薄的導電體膜。
於形成金屬膜MF時，較佳為將金屬膜形成用組成物的塗敷時的黏度設為1 Pa·s以下，將金屬濃度設為5質量%～50質量%，塗膜的加熱較佳為於氧濃度為500 ppm以下的環境中或真空中，在100℃～200℃下進行。另外，較佳為以貫穿孔TH的內壁上的金屬膜MF的厚度的平均值變成10 nm～2000 nm的範圍內的方式調整塗敷量。金屬膜MF較佳為銅粒子的燒結膜。金屬膜MF於良好的段差被覆性下覆蓋第1配線層231的上表面、溝槽T的內表面、各貫穿孔TH的內壁、及底部籽晶層BS。
繼而，藉由鍍敷法而使銅等導電體堆積於金屬膜MF的整個外表面上，而形成導電體層。如圖12B所示，導電體層CL的形成進行至第1配線層231的溝槽T及各貫穿孔TH由該導電體層CL填滿為止。
繼而，以第1配線層231的上表面與導電體層CL的上表面實質上位於同一平面上的方式，利用例如化學機械研磨（CMP）法對金屬膜MF進行研磨。藉此，如圖12C所示，於各貫穿孔TH內形成具有底部籽晶層BS與主籽晶層MS及插塞本體PB的接觸插塞CP，於溝槽T內形成具有溝槽內金屬膜MT與導電體層CL的配線WL，於第1配線層231中形成規定圖案的鑲嵌配線D。繼而，如於圖12C中一併記載般，於第1配線層231上形成規定圖案的襯墊層L。
其後，以與第1配線層231的形成及該第1配線層231中的鑲嵌配線D的形成相同的方式，經由襯墊層L而於第1配線層231上依次積層所期望數量的配線層（形成至鑲嵌配線D為止者），藉此可獲得圖10A中所示的半導體裝置200。如對於半導體裝置200的說明中所述般，若以所述方式形成三次元配線，則可於比較高的生產性下、且於比較低的製造成本下形成導電性良好的三次元配線。
實施形態5. ＜金屬膜形成用組成物及金屬膜的形成＞ 作為本發明的實施形態5的金屬膜形成用組成物含有金屬鹽及金屬粒子的至少一者。以下，將該成分稱為（A）成分。另外，本實施形態的金屬膜形成用組成物可含有胺化合物作為（B）成分。進而，可含有溶媒或分散媒作為任意成分。以下，將該溶媒或分散媒稱為（C）成分。進而，除所述各成分以外，本實施形態的金屬膜形成用組成物可含有其他任意成分。
本實施形態的金屬膜形成用組成物可藉由公知的多種塗敷法來形成塗膜，另外，可對該塗膜進行加熱來形成金屬膜。此時，本實施形態的金屬膜形成用組成物藉由具有所述組成，於塗敷在適當的基板上而形成塗膜後，藉由大氣下、或利用氮氣等的非氧化性環境下、或氧濃度為500 ppm以下的環境下、或真空中的加熱，而可於基板上形成金屬膜。而且，加熱的溫度可設為250℃以下，亦可設為更低的200℃以下。
本實施形態的金屬膜形成用組成物可用於實施形態1的籽晶層S、實施形態2的三次元配線形成用的金屬膜、實施形態3的主籽晶層及實施形態4的三次元配線形成用的金屬膜的形成，可用作三次元配線用的金屬膜形成用組成物。 以下，對本實施形態的金屬膜形成用組成物的各成分進行說明。
[（A）成分] 如上所述，本實施形態的金屬膜形成用組成物含有成為金屬膜的原料的金屬鹽及金屬粒子的至少一者作為（A）成分。
（A）成分較佳為選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者。藉由含有選自第10族及第11族中的金屬的鹽及粒子的至少一者作為（A）成分，可形成低電阻的金屬膜。
而且，就簡便地形成低電阻的金屬膜這一觀點而言，本實施形態的金屬膜形成用組成物更佳為含有包含選自由元素週期表的第10族及第11族的過渡金屬（鈀（Pd）、鉑（Pt）、銅（Cu）、銀（Ag）、鎳（Ni）及金（Au））所組成的群組中的金屬的金屬鹽及金屬粒子的至少一者作為（A）成分。另外，就以更低的製造成本形成低電阻的金屬膜這一觀點而言，本實施形態的金屬膜形成用組成物特佳為含有包含選自由銅、銀及鎳所組成的群組中的金屬的金屬鹽及金屬粒子的至少一者作為（A）成分。
可用作（A）成分的金屬鹽只要是含有金屬離子的化合物即可，並無特別限定。作為該金屬鹽，例如可使用包含金屬離子、與無機陰離子種類及有機陰離子種類中的至少一者的金屬鹽。
如上所述，本實施形態的金屬膜形成用組成物特佳為將含有包含選自由銅、銀及鎳所組成的群組中的金屬的金屬鹽用於（A）成分。當使用含有銅的金屬鹽、即銅鹽作為（A）成分時，就溶解度的觀點而言，較佳為使用選自由銅羧酸鹽、及銅與乙醯丙酮衍生物的錯鹽所組成的群組中的一種或兩種以上。
而且，例如作為銅羧酸鹽，可列舉乙酸銅、三氟乙酸銅、丙酸銅、丁酸銅、異丁酸銅、2-甲基丁酸銅、2-乙基丁酸銅、戊酸銅、異戊酸銅、三甲基乙酸銅、己酸銅、庚酸銅、辛酸銅、2-乙基己酸銅、壬酸銅等脂式羧酸的銅鹽，丙二酸銅、丁二酸銅、順丁烯二酸銅等二羧酸的銅鹽，苯甲酸銅、水楊酸銅等芳香族羧酸的銅鹽，甲酸銅、羥基乙酸銅、乙醛酸銅、乳酸銅、草酸銅、酒石酸銅、蘋果酸銅、檸檬酸銅等具有還原力的羧酸的銅鹽，及所述銅鹽的水合物等作為適宜者。
另外，作為銅與乙醯丙酮衍生物的錯鹽，可列舉以相對於每個銅原子，乙醯丙酮衍生物或乙醯乙酸酯衍生物為1分子～2分子的比例進行絡合（complexation）而成者，作為其具體例，可列舉乙醯丙酮銅、乙醯乙酸乙酯銅、1,1,1-三甲基乙醯丙酮銅、1,1,1,5,5,5-六甲基乙醯丙酮銅、1,1,1-三氟乙醯丙酮銅、及1,1,1,5,5,5-六氟乙醯丙酮銅等作為適宜者。
該些之中，就溶解性的觀點及形成低電阻的金屬膜（銅膜）的觀點而言，可列舉乙酸銅、三氟乙酸銅、丙酸銅、丁酸銅、異丁酸銅、2-甲基丁酸銅、三甲基乙酸銅、甲酸銅、羥基乙酸銅、乙醛酸銅、草酸銅、乙醯丙酮銅、乙醯乙酸乙酯銅、1,1,1-三氟乙醯丙酮銅及1,1,1,5,5,5-六氟乙醯丙酮銅、以及該些的水合物作為更佳的銅鹽。而且，進而可列舉甲酸銅及甲酸銅水合物作為特佳的銅鹽。
另外，當使用含有銀的金屬鹽、即銀鹽作為（A）成分時，如上所述，只要是銀的鹽，則並無特別限定。當將銀鹽用於（A）成分時，例如可列舉硝酸銀、乙酸銀、甲酸銀、草酸銀、氧化銀、乙醯丙酮銀、乙醯乙酸乙酯銀、苯甲酸銀、溴酸銀、溴化銀、碳酸銀、氯化銀、檸檬酸銀、氟化銀、碘酸銀、碘化銀、乳酸銀、亞硝酸銀、過氯酸銀、磷酸銀、硫酸銀、硫化銀、及三氟乙酸銀等作為適宜者。
該些銀鹽之中，就形成低電阻的金屬膜（銀膜）的觀點而言，更佳為使用銀羧酸鹽，可列舉乙酸銀、甲酸銀、草酸銀等作為更佳的銀鹽的例子。而且，可列舉甲酸銀作為特佳的銀鹽。
另外，當使用含有鎳的金屬鹽、即鎳鹽作為（A）成分時，如上所述，只要是鎳的鹽，則並無特別限定。而且，就形成低電阻的金屬膜（鎳膜）的觀點而言，較佳為使用鎳羧酸鹽，可列舉乙酸鎳、甲酸鎳、草酸鎳等作為更佳的鎳鹽的例子。而且，可列舉甲酸鎳作為特佳的鎳鹽。
作為（A）成分的金屬鹽可為市售者，亦可為藉由公知的方法所合成者，進而，即便是藉由將含有金屬離子的化合物、與無機陰離子種類及有機陰離子種類中的至少一者混合，而於反應系統中所形成者，亦可無任何障礙地使用，並無特別限定。
另外，當使用具有還原力的羧酸的金屬鹽、即金屬羧酸鹽作為（A）成分的金屬鹽時，作為抗衡陰離子的具有還原力的羧酸作為還原劑而發揮作用，因此即便不另外添加還原劑，亦無障礙。
作為（A）成分的金屬鹽的純度並無特別限定，但若純度過低，則當形成金屬膜時，存在對導電性（電阻特性）造成不良影響之虞。因此，（A）成分的金屬鹽的純度較佳為90%以上，更佳為95%以上。
當使用金屬粒子作為（A）成分時，該金屬粒子只要是包含金屬的粒子，則並無特別限定。而且，就簡便地形成低電阻的金屬膜這一觀點而言，作為（A）成分的金屬粒子，更佳為使用包含選自由元素週期表的第10族及第11族的過渡金屬（鈀、鉑、銅、銀、鎳及金）所組成的群組中的至少一種金屬的金屬粒子。該些金屬種類可為單體，亦可為與其他金屬的合金。當該些金屬種類為單體時，較佳的金屬粒子變成選自由鈀粒子、鉑粒子、銅粒子、銀粒子、鎳粒子及金粒子所組成的群組中的至少一種或兩種以上的組合。
該些之中，就成本方面、獲得的容易性、及形成電阻更低的金屬膜這一觀點而言，較佳為含有選自由銀、銅及鎳所組成的群組中的一種或兩種以上的金屬種類。亦可使用該些以外的金屬粒子，但例如當與作為金屬鹽的銅鹽併用時，存在金屬粒子因銅離子而受到氧化之虞，因此更佳為使用所述金屬粒子。
用作（A）成分的金屬粒子的平均粒徑較佳為5 nm～100 nm的範圍。若用作（A）成分的金屬粒子的粒徑未滿5 nm，則金屬表面的活性變得非常高，除存在產生氧化反應、或溶解之虞以外，有時於粒子間形成凝聚體，並於保存過程中沈澱。另外，若超過100 nm，則於長期保存的情況下，有時金屬粒子會沈澱。因此，用作（A）成分的金屬粒子的平均粒徑較佳為所述範圍內。
作為用作（A）成分的金屬粒子的粒徑的測定方法，可使用應用於一般的微粒子的測定方法。例如，可適宜使用穿透型電子顯微鏡（Transmission Electron Microscope，TEM）、場放射型穿透電子顯微鏡（Field Emission-Transmission Electron Microscope，FE-TEM）、場放射型掃描電子顯微鏡（Field Emission-Scanning Electron Microscope，FE-SEM）等。平均粒徑的值可藉由如下方式來算出：使用所述顯微鏡進行觀測，自所觀測到的視場中，選擇3處粒徑比較一致的部位，並以最適合粒徑測定的倍率進行攝影。自所獲得的各個照片中，選擇100個被認為存在最多的粒子，利用尺等測長機測定其直徑，並除以測定倍率來算出粒徑，然後對該些值進行算術平均。另外，關於標準偏差，可於所述觀察時藉由各個金屬粒子的粒徑與數量來求出。而且，變動係數可根據所述平均粒徑及其標準偏差，藉由下式來算出。
變動係數=（標準偏差/體積平均粒徑）×100（%）
用作（A）成分的金屬粒子可為市售者，亦可為藉由公知的方法所合成者，並無特別限定。作為公知的合成方法，例如通常已知有利用濺鍍法或氣體中蒸鍍法等物理的方法進行合成反應的氣相法（乾式法）、或於表面保護劑的存在下將金屬化合物溶液還原來使金屬粒子析出等液相法（濕式法）等。
用作（A）成分的金屬粒子的純度並無特別限定，但若純度低，則存在對所形成的金屬膜的導電性造成不良影響之虞，因此較佳為95%以上，更佳為99%以上。
作為本實施形態的金屬膜形成用組成物中的（A）成分的含量，當將本實施形態的金屬膜形成用組成物所含有的所有成分的總質量設為100質量%時，較佳為1質量%～70質量%，更佳為5質量%～50質量%。藉由將（A）成分的含量設為1質量%～70質量%，可形成具有優異的導電性的金屬膜。藉由將（A）成分的含量設為5質量%～50質量%，可形成電阻值更低的金屬膜。
[（B）成分] 於本實施形態的金屬膜形成用組成物中，除所述（A）成分以外，可含有胺化合物作為（B）成分。
作為（B）成分的胺化合物，可使用由下述通式（1）、下述通式（2）及下述通式（3）中的至少一個通式所表示的胺化合物。
[化1]
所述通式（1）中，R1 、R2 分別獨立地表示氫原子、碳數1～18的烷基、或碳數3～18的脂環式烴基。R3 表示單鍵、亞甲基、碳數2～12的伸烷基、或伸苯基。R4 表示氫原子、碳數1～18的烷基、碳數3～18的脂環式烴基、胺基、二甲基胺基、或二乙基胺基。
[化2]
所述通式（2）中，R5 、R6 分別獨立地表示氫原子、碳數1～18的烷基、或碳數3～18的脂環式烴基。R7 表示亞甲基、碳數2～12的伸烷基、或伸苯基。R8 表示碳數1～18的烷基、或碳數3～18的脂環式烴基。但是，當R5 及R6 為氫原子時，R8 表示甲基及乙基以外者。
[化3]
所述通式（3）中，R9 、R10 分別獨立地表示氫原子、碳數1～18的烷基、或碳數3～18的脂環式烴基。R11 表示亞甲基、碳數2～12的伸烷基、或伸苯基。R12 ，R13 分別獨立地表示碳數1～18的烷基、或碳數3～18的脂環式烴基。
作為由所述通式（1）所表示的胺化合物所含有的基R1 及R2 的例子，除氫原子以外，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。
而且，作為由所述通式（1）所表示的胺化合物所含有的基R4 的例子，除氫原子、胺基、二甲基胺基及二乙基胺基以外，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。
作為由所述通式（1）所表示的胺化合物的具體例，例如可列舉：甲基胺、乙基胺、丙基胺、丁基胺、戊基胺、己基胺、庚基胺、辛基胺、壬基胺、癸基胺、十一基胺、十二基胺、硬脂基胺、異丙基胺、第二丁基胺、異丁基胺、第三丁基胺、異戊基胺、新戊基胺、第三戊基胺、1-乙基丙基胺、1,1-二甲基丙基胺、1,2-二甲基丙基胺、1,1,2-三甲基丙基胺、1,2,2-三甲基丙基胺、1,3-二甲基丁基胺、1,5-二甲基己基胺、2-乙基己基胺、4-庚基胺、2-庚基胺、環己基胺、環戊基胺、乙二胺、N-甲基乙二胺、N,N'-二甲基乙二胺、N,N,N',N'-四甲基乙二胺、N-乙基乙二胺、N,N'-二乙基乙二胺、1,3-丙二胺、N,N'-二甲基-1,3-丙二胺、1,4-丁二胺、N,N'-二甲基-1,4-丁二胺、1,5-戊二胺、N,N'-二甲基-1,5-戊二胺、1,6-己二胺、N,N'-二甲基-1,6-己二胺等。
作為由所述通式（2）所表示的胺化合物所含有的基R5 及R6 的例子，除氫原子以外，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。
而且，作為由所述通式（2）所表示的胺化合物所含有的基R8 的例子，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。但是，當R5 及R6 均為氫原子時，R8 為甲基及乙基以外者。
作為由所述通式（2）所表示的胺化合物的具體例，例如可列舉：甲氧基（甲基）胺、2-甲氧基乙基胺、3-甲氧基丙基胺、4-甲氧基丁基胺、乙氧基（甲基）胺、2-乙氧基乙基胺、3-乙氧基丙基胺、4-乙氧基丁基胺、丙氧基甲基胺、2-丙氧基乙基胺、2-異丙氧基丙基胺、3-異丙氧基丙基胺、2-丙氧基丙基胺、3-丙氧基丙基胺、4-丙氧基丁基胺、丁氧基甲基胺、丁氧基乙基胺、2-丁氧基丙基胺、3-丁氧基丙基胺、3-(2-乙基己氧基)丙基胺、3-異丁氧基丙基胺、4-丁氧基丁基胺、氧代雙(乙基胺)等。
作為由所述通式（3）所表示的胺化合物所含有的基R9 及R10 的例子，除氫原子以外，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。
而且，作為由所述通式（3）所表示的胺化合物所含有的基R12 及R13 的例子，作為直鏈狀的烷基，可列舉甲基、乙基、丙基、丁基、戊基、己基、庚基、辛基、壬基、癸基、十一基、十二基、硬脂基等，作為分支狀的烷基，可列舉異丙基、第二丁基、異丁基、第三丁基、異戊基、新戊基、第三戊基、1-乙基丙基、1,1-二甲基丙基、1,2-二甲基丙基、1,1,2-三甲基丙基、1,2,2-三甲基丙基、1,3-二甲基丁基、1,5-二甲基己基、2-乙基己基、4-庚基、2-庚基等，作為脂環式烴基，可列舉環己基、環戊基。
作為由所述通式（3）所表示的胺化合物的具體例，例如可列舉胺基乙醛二乙基縮醛等。
本實施形態的金屬膜形成用組成物較佳為將選自由以所述通式（1）、所述通式（2）及所述通式（3）的至少一個通式所表示的胺化合物所組成的群組中的一種用作（B）成分，或將相互具有相容性的兩種以上組合來用作（B）成分。（B）成分可使用市售品，獲得方法等並無特別限定。
（B）成分的純度並無特別限定，但考慮到將金屬膜形成用組成物用於電子材料領域，為了減少金屬膜中的不純的含有物，較佳為95%以上，更佳為99%以上。
作為（B）成分的含量，當將本實施形態的金屬膜形成用組成物所含有的所有成分的總質量設為100質量%時，可設為99質量%以下，較佳為0.1質量%～99質量%，更佳為1質量%～90質量%，進而更佳為2質量%～80質量%。藉由將（B）成分的含量設為0.1質量%～99質量%，可形成具有優異的導電性的金屬膜。藉由將（B）成分的含量設為1質量%～99質量%，可利用更低的溫度下的加熱形成電阻值更低的金屬膜。藉由設為2質量%～80質量%，可達成電阻值低的金屬膜形成，並且可製備生產性優異的金屬膜形成用組成物。
[（C）成分] 如上所述，本實施形態的金屬膜形成用組成物除（A）成分及（B）成分以外，可含有溶媒或分散媒（以下，總稱為溶劑）作為任意成分即（C）成分。藉由金屬膜形成用組成物中含有溶劑，對應於塗敷方法的金屬膜形成用組成物的黏度調整變得容易，另外，可形成穩定且均勻的物性的金屬膜。
溶劑只要是可使金屬膜形成用組成物中的各成分溶解或分散者，則並無特別限定。例如可列舉：選自水、醇類、醚類、酯類、脂肪族烴類及芳香族烴類中的一種液體，或具有相容性的兩種以上的液體。
作為可用作溶劑的醇類的具體例，例如可列舉：甲醇、乙醇、正丙醇（1-丙醇）、異丙醇、正丁醇（1-丁醇）、異丁醇、第二丁醇、戊醇、己醇、庚醇、辛醇、壬醇、癸醇、環己醇、苄醇、松脂醇、二氫松脂醇等。
作為醚類，例如可列舉：己基甲基醚、二乙二醇二甲基醚、二乙二醇二乙基醚、二乙二醇甲基乙基醚、三乙二醇二甲基醚、三乙二醇二乙基醚、丙二醇單甲基醚、丙二醇單乙基醚、丙二醇單-正丙基醚、丙二醇單-正丁基醚、二丙二醇單甲基醚、二丙二醇單乙基醚、二丙二醇單-正丙基醚、二丙二醇單-正丁基醚、三丙二醇單甲基醚、三丙二醇單乙基醚、三丙二醇二甲基醚、三丙二醇二乙基醚等（聚）伸烷基二醇烷基醚類，四氫呋喃，四氫吡喃，1,4-二噁烷等。
作為酯類，例如可列舉：甲酸甲酯、甲酸乙酯、甲酸丁酯、乙酸甲酯、乙酸乙酯、乙酸丁酯、丙酸甲酯、丙酸乙酯、丙酸丁酯、γ-丁內酯、丙二醇甲基醚乙酸酯、丙二醇乙基醚乙酸酯、二丙二醇甲基醚乙酸酯等。
作為脂肪族烴類，例如可列舉：正戊烷、正己烷、正庚烷、正辛烷、正壬烷、正癸烷、正十一烷、正十二烷、十四烷、環己烷、十氫萘等。
作為芳香族烴類，例如可列舉：苯、甲苯、二甲苯、乙基苯、正丙基苯、異丙基苯、正丁基苯、1,3,5-三甲苯、四氫萘、氯苯、二氯苯等。
該些溶劑之中，尤其就金屬膜形成用組成物的黏度調整的容易性的觀點而言，較佳為醚類。
當將本實施形態的金屬膜形成用組成物的所有成分的總質量設為100質量%時，作為（C）成分的溶劑的含量為0質量%～95質量%的範圍，較佳為0質量%～70質量%的範圍，更佳為0質量%～50質量%的範圍。
[其他任意成分] 本實施形態的金屬膜形成用組成物除所述（A）成分以外，只要無損本發明的效果，則可含有其他任意成分。作為其他任意成分，可含有甲酸及甲酸銨的至少一者，此外，可含有分散劑、抗氧化劑、濃度調整劑、表面張力調整劑、黏度調整劑、塗膜形成助劑、密接助劑等。
當由本實施形態的金屬膜形成用組成物來形成金屬膜時，作為其他任意成分的甲酸及甲酸銨具有促進還原反應的效果，可促進所期望的電阻特性的金屬膜形成。
作為本實施形態的金屬膜形成用組成物中可含有的甲酸及甲酸銨，可使用市售品，獲得方法等並無特別限定。
甲酸及甲酸銨的純度並無特別限定。但是，若純度低，則當形成金屬膜時，存在使該金屬膜的導電性下降的擔憂。因此，甲酸及甲酸銨的純度較佳為95%以上，更佳為99%以上。
本實施形態的金屬膜形成用組成物中的甲酸與甲酸銨的總含量並無特別限制，當將本實施形態的金屬膜形成用組成物所含有的所有成分的總質量設為100質量%時，較佳為0質量%～50質量%的範圍，更佳為設為0質量%～20質量%的範圍。即便以甲酸與甲酸銨的總含量超過50質量%的方式添加，亦無法獲得如對應於含量的效果。進而，存在金屬膜形成用組成物的每單位質量的金屬形成的量下降，無法以高製造效率形成所期望的特性的金屬膜之虞。
另外，只要無損本發明的效果，則本實施形態的金屬膜形成用組成物亦可含有所述甲酸等以外的成分作為其他任意成分。關於本實施形態的金屬膜形成用組成物中可含有的甲酸等以外的其他任意成分，只要是具備所期望的特性、且不阻礙利用（A）成分的金屬膜的形成反應者，則並無特別限制。例如，亦可自所述各成分溶解且不進行反應的有機溶劑中選擇，並作為其他任意成分來含有。而且，藉由添加該有機溶劑，能夠以變成所期望的濃度、表面張力、黏度的方式製備金屬膜形成用組成物，或者可提昇與障壁層等的密接性。
本實施形態的金屬膜形成用組成物中的甲酸及甲酸銨以外的其他任意成分的含量並無特別限制，當將本實施形態的金屬膜形成用組成物所含有的所有成分的總質量設為100質量%時，較佳為0質量%～50質量%的範圍，更佳為設為0質量%～20質量%的範圍。即便以其他任意成分的含量超過50質量%的方式添加，亦無法獲得如對應於含量的由其他任意成分所產生的效果。進而，存在金屬膜形成用組成物的每單位質量的金屬形成的量下降，無法以高製造效率形成所期望的特性的金屬膜之虞。
繼而，對含有所述成分的本實施形態的金屬膜形成用組成物的製備方法進行說明。
[金屬膜形成用組成物的製備] 本實施形態的金屬膜形成用組成物可藉由將除所述（A）成分以外，視需要的（B）成分、及其他任意成分混合來簡便地製備、製造。另外，即便於本實施形態的金屬膜形成用組成物含有作為（C）成分的溶劑的情況下，藉由將（A）成分及（C）成分、以及視需要的（B）成分及其他任意成分混合，亦可簡便地製備、製造。
於本實施形態的金屬膜形成用組成物的製備中，當添加作為（B）成分的胺化合物與作為（C）成分的溶劑時，（C）成分的添加可於將所述（A）成分與（B）成分混合後進行。作為所添加的溶劑，如上所述，只要是使（A）成分及（B）成分溶解或分散者，則並無特別限定。而且，較佳為使（B）成分溶解或分散者。
於本實施形態的金屬膜形成用組成物的製備中，當含有所述甲酸等、或分散劑、抗氧化劑、濃度調整劑、表面張力調整劑、黏度調整劑等作為其他任意成分時，該其他任意成分例如可於將（A）成分與（B）成分混合後、或將（A）成分與（B）成分及（C）成分混合後添加。而且，分散劑、抗氧化劑、濃度調整劑、表面張力調整劑、黏度調整劑、密接助劑等任意成分調整本實施形態的金屬膜形成用組成物的成分濃度、表面張力、黏度等，或提昇與障壁層等的密接性。
本實施形態的金屬膜形成用組成物的製備時的混合方法並無特別限定，例如可列舉：利用攪拌翼的攪拌，利用攪拌器及攪拌子的攪拌，利用沸騰器的攪拌，使用超音波均質機、溶解器、珠磨機、塗料振盪機或攪拌消泡裝置等的方法等。作為混合的條件，例如於利用攪拌翼的攪拌的情況下，攪拌翼的旋轉速度通常為1 rpm～4000 rpm的範圍，較佳為10 rpm～2000 rpm的範圍。
繼而，對使用本實施形態的金屬膜形成用組成物的金屬膜的形成、及所形成的金屬膜進行說明。
[金屬膜的形成] 於使用本實施形態的金屬膜形成用組成物來形成金屬膜時，首先，將該金屬膜形成用組成物塗敷於所期望的適當的基材上，而形成塗膜。繼而，對該塗膜進行加熱，而於基材上形成金屬膜。
此時的塗膜的加熱可於大氣下，或利用氮氣、氦氣及氬氣等惰性氣體的非氧化性環境下、或氧濃度為500 ppm以下的環境下、或真空中進行。可對所述實施形態的金屬膜形成用組成物進行用以簡便地形成金屬膜的加熱，而形成金屬膜。當金屬膜形成用組成物含有金屬鹽作為（A）成分時，金屬鹽的金屬離子進行還原反應而生成金屬粒子，因此無需於利用氫氣等還原性氣體的還原性環境下進行加熱。
作為形成金屬膜形成用組成物的塗膜的基材，可使用公知的基材，並無特別限定。
作為該基材，例如可列舉樹脂等有機基材，金屬、金屬合金、非金屬、陶瓷、玻璃等無機基材，更具體而言，可列舉：環氧樹脂、聚醯亞胺樹脂、丙烯酸樹脂、苯乙烯樹脂、氯乙烯樹脂、聚酯樹脂（聚對苯二甲酸乙二酯、聚對苯二甲酸丙二酯、聚對苯二甲酸丁二酯、聚萘二甲酸乙二酯、聚萘二甲酸丁二酯）、聚縮醛樹脂、纖維素衍生物等樹脂基材，銅、鐵、銀、金、鉑、鋁、鎳、鈦、鉭、鈷、鎢、釕、鉛等金屬基材，硬鋁（duralumin）、不鏽鋼等金屬合金基材，碳、矽、鎵等非金屬基材，氧化鋁、二氧化鈦、氧化錫、氧化釔、鈦酸鋇、鈦酸鍶、藍寶石、氧化鋯、氮化鎵、氮化矽、氮化鈦、氮化鉭、多晶矽等陶瓷基材，鈉玻璃、硼矽玻璃、二氧化矽玻璃、石英玻璃、硫屬玻璃等玻璃基材，環氧玻璃等有機無機複合基材等。
作為本實施形態的金屬膜形成用組成物的塗敷方法，可列舉：噴墨印刷、凹版印刷、凹版平板印刷法、反向平板印刷法、膠版印刷（flexography）、（絲綢）網版印刷、凸版印刷等印刷法，或旋塗法、噴塗法、棒塗法、澆鑄法、浸塗法、及輥塗機法等塗敷方法。
於利用印刷法的情況下，可直接描繪所期望的圖案。其結果，可使用藉由對形成於適當的基材上的塗膜進行加熱所形成的金屬膜，形成應用於鍍敷法的導電性層等。於利用旋塗法等的情況下，因於基板上形成一樣的固體狀的塗膜，故藉由對該塗膜進行加熱而可形成一樣的固體狀的金屬膜。另外，於利用旋塗法等的情況下，即便於基材中形成貫穿孔或盲通孔等，亦可於該些貫穿孔或盲通孔的內表面上、及基材的上表面上形成大致一樣的塗膜，因此藉由對該塗膜進行加熱而可形成大致相似的金屬膜。
金屬膜形成用組成物的塗敷量可對應於所期望的金屬膜的膜厚而適宜調整。另外，較佳為對應於塗敷方法或與基材的潤濕性（基材的表面能的大小）等，調整金屬膜形成用組成物的黏度。當含有作為（C）成分的溶劑時，金屬膜形成用組成物的黏度可藉由適宜選定該（C）成分的種類與含量來進行調整。當於金屬膜形成用組成物中含有作為（B）成分的胺化合物時，藉由適宜選定（B）成分的種類與含量，亦可調整金屬膜形成用組成物的黏度。
對塗敷本實施形態的金屬膜形成用組成物所獲得的塗膜進行加熱時的溫度可對應於含有金屬鹽作為所述（A）成分、還是含有金屬微粒子作為所述（A）成分來適宜設定。金屬膜形成用組成物含有金屬鹽作為（A）成分時的加熱溫度只要是（A）成分的金屬鹽被還原，不需要的有機物分解、揮發的溫度即可，例如較佳為於50℃～300℃的範圍內選定，更佳為50℃～250℃的範圍，進而更佳為50℃～200℃的範圍。若加熱溫度未滿50℃，則有時金屬鹽的還原反應未完全地進行，另外，不需要的有機物的殘存變得顯著，若超過300℃，則存在無法利用包含有機材料的基板、或對已形成的電路部分造成損害之虞。若為250℃以下，則可選擇包含有機材料的基板來使用。另外，若為200℃以下，則可自包括包含有機材料的基板的更多樣的基板的群組中選擇所期望的基板來使用。
另一方面，含有金屬微粒子作為（A）成分時的加熱溫度較佳為設為（A）成分的金屬粒子彼此進行燒結或熔接的溫度。當金屬微粒子的平均粒徑為幾nm～幾十nm左右時，與塊狀的金屬相比熔點下降，藉由300℃左右的比較低的溫度的加熱而產生粒子彼此的燒結或熔接。即便於金屬微粒子的平均粒徑為100 nm左右的情況下，亦可藉由比較低溫的加熱而產生粒子彼此的燒結或熔接。
另外，加熱時間只要考慮金屬膜形成用組成物中的（A）成分、以及視需要而添加的（B）成分、（C）成分及其他任意成分等各成分的種類、或所期望的金屬膜的導電性（電阻值）而適宜選擇即可，並無特別限定。當選擇200℃左右或其以下的比較低的加熱溫度時，加熱時間較佳為設為5分鐘～100分鐘左右。
當將對金屬膜形成用組成物的塗膜進行加熱所獲得的金屬膜用作用以形成接觸插塞的鍍敷處理用籽晶層時，如實施形態1～實施形態4中所說明般，較佳為將金屬膜形成用組成物的黏度設為1 Pa·s以下，將金屬濃度設為5質量%～50質量%。此處，所謂金屬膜形成用組成物的金屬濃度，是指（A）成分於金屬膜形成用組成物中所佔的比例。另外，於此情況下，較佳為於氧濃度為500 ppm以下的環境中或真空中，將金屬膜形成用組成物的塗膜加熱至100℃～200℃，藉此形成金屬膜。
對金屬膜形成用組成物的塗膜進行加熱所獲得的金屬膜的膜厚及段差被覆性對應於金屬膜形成用組成物的組成、金屬膜形成用組成物的塗敷量、金屬膜形成用組成物的黏度、金屬膜形成用組成物的金屬濃度、金屬膜形成用組成物與基材的潤濕性、塗敷條件等而變動。就形成具有良好的段差被覆性的所期望膜厚的金屬膜而言，考慮到與基材的潤濕性，理想的是事先藉由實驗來求出該些金屬膜形成用組成物的組成、黏度及金屬濃度、以及塗敷條件的較佳的範圍。
例如當利用旋塗法將金屬膜形成用組成物塗敷於形成有盲通孔的矽晶圓上而獲得塗膜，並對該塗膜進行加熱來形成金屬膜時，藉由適宜調整金屬膜形成用組成物的組成、金屬膜形成用組成物的塗敷量、金屬膜形成用組成物的黏度、金屬膜形成用組成物的金屬濃度等，例如如圖13～圖15所示，可大致一樣地形成段差被覆性良好的金屬膜。即，可形成相似的金屬膜。
圖13～圖15分別為表示利用旋塗法將金屬膜形成用組成物塗敷於形成有盲通孔的矽晶圓上而獲得塗膜，並對該塗膜進行加熱來形成銅膜時的銅膜的剖面形狀的掃描型電子顯微鏡照片。圖13表示整個盲通孔中的銅膜的剖面形狀，圖14表示盲通孔的上端部及其附近的銅膜的剖面形狀，圖15表示盲通孔的下端部及其附近的銅膜的剖面形狀。
形成於矽晶圓中的盲通孔的口徑為15 μm，深度為50 μm，金屬膜形成用組成物的黏度為160 mP·s。另外，旋塗的主旋轉時的轉速為500 rpm，持續時間為10秒。塗膜的加熱是於氮氣氣流中，以200℃～230℃進行10分鐘。
如根據圖13～圖15而明確般，於所述條件下形成的銅膜為銅粒子的燒結膜，該銅膜自盲通孔的底部至上端部，進而至矽晶圓的上表面為止具有大致一樣的膜厚。即，具有良好的段差被覆性，且大致相似地形成。該金屬膜的平均膜厚為0.7 μm，固有電阻率為20 μΩ·cm。
如以上所說明般，若使用本實施形態的金屬膜形成用組成物，則可簡便地形成具有良好的電阻特性的金屬膜，並且容易於良好的段差被覆性下形成金屬膜。即便是縱橫比大的貫穿孔或盲通孔，亦可於良好的段差被覆性下，在該貫穿孔或盲通孔內容易地形成金屬膜。 [實施例]
以下，根據實施例來更具體地說明本發明的實施形態。但是，本發明並不限定於該些實施例。再者，於實施例中，黏度利用E型黏度計（東機產業公司製造）進行測定。
實施例1 向裝備有冷卻套及攪拌機的玻璃製反應器中加入甲酸銅四水合物33重量份、正辛基胺67重量份。繼而，一面將液溫控制成30℃，一面以300 rpm混合20小時，而製備以原子換算計的銅濃度為9.3質量%的金屬膜形成用組成物1。該金屬膜形成用組成物1的黏度為390 mPa·s。
實施例2 代替甲酸銅四水合物而將無水甲酸銅設為22重量份，並代替正辛基胺而將2-乙基己基胺設為78重量份，除此以外，以與實施例1相同的操作製備以原子換算計的銅濃度為9.1質量%的金屬膜形成用組成物2。該金屬膜形成用組成物2的黏度為100 mPa·s。
實施例3 代替甲酸銅四水合物而將甲酸鎳設為22重量份，並將辛基胺設為77重量份，除此以外，以與實施例1相同的操作製備以原子換算計的銅濃度為9.0質量%的金屬膜形成用組成物3。該金屬膜形成用組成物3的黏度為150 mPa·s。
實施例4 使用甲酸鎳7重量份、無水甲酸銅15重量份、辛基胺58重量份、3-乙氧基丙基胺20重量份，除此以外，以與實施例1相同的操作製備金屬膜形成用組成物4。該金屬膜形成用組成物4的黏度為320 mPa·s。
實施例5 使用無水甲酸銅22重量份、辛基胺55重量份、二乙二醇二甲基醚23重量份，並添加作為表面調整劑的BYK370（畢克化學（BYK Chemie）公司製造，固體成分濃度為25質量%）0.5重量份，除此以外，以與實施例1相同的操作製備金屬膜形成用組成物5。該金屬膜形成用組成物5的黏度為90 mPa·s。
實施例6 向裝備有玻璃製回流冷卻管及攪拌機的玻璃製的反應器中加入1-丁醇32.3重量份、2-乙基己基胺46.2重量份、油酸3.2重量份、無水甲酸銅18.3重量份，於氮氣流通下攪拌至均勻溶解為止，繼而利用油浴加熱至100℃，並攪拌60分鐘，藉此獲得黑色的銅微粒子分散體。將該銅微粒子分散體放置冷卻至室溫為止後，添加甲醇100重量份，並藉由離心分離來分離去除上清液，而獲得以銅奈米粒子作為主成分的固形物10.2重量份。於利用穿透型電子顯微鏡（TEM）的分析中，銅奈米粒子的平均粒徑為54 nm。利用行星式消泡攪拌混合器，將所獲得的所述以銅奈米粒子作為主成分的固形物4.0重量份與油酸0.4重量份、辛基胺0.3重量份、正辛烷3.5重量份、丁醇3.5重量份、索努帕斯（Solsperse）24000（路博潤（Lubrizol）公司製造）0.1重量份混合，而獲得以原子換算計的銅濃度為33質量%的金屬膜形成用組成物6。該金屬膜形成用組成物6的黏度為75 mPa·s。
實施例7 代替實施例1的甲酸銅四水合物而將無水甲酸銅設為10.5重量份，將正辛基胺67重量份替換成89重量份，並追加BYK370（畢克化學公司製造，固體成分濃度25質量%）0.5重量份，除此以外，以與實施例1相同的操作製備以原子換算計的銅濃度為4.4wt%的金屬膜形成用組成物7。該金屬膜形成用組成物7的黏度為80 mPa·s。
實施例8～實施例14 （矽貫穿配線基板的製作） 根據圖2A～圖2D及圖3A～圖3E中所記載的步驟製作圖1A及圖1B中所示的結構的基板。首先，藉由電漿CVD法而於矽晶圓基板的上表面形成氮化矽膜。於其上藉由光微影來對抗蝕劑進行圖案化，並利用後續的濕式蝕刻形成盲通孔形狀的遮罩材料層。繼而，自遮罩材料層形成面，藉由反應性離子蝕刻法而於矽晶圓基板形成口徑為10 μm、深度為100 μm的盲通孔。其後，藉由濕式蝕刻來去除作為遮罩材料層的氮化矽膜。
繼而，利用電漿CVD法於矽晶圓基板的上表面、及盲通孔的內表面形成氧化矽膜。進而，利用PVD法形成作為障壁層的鈦膜。
將實施例1～實施例7的金屬膜形成用組成物1～金屬膜形成用組成物7旋塗於具有鈦膜的所述盲通孔基板，於氮氣氣流下，利用加熱板以規定的溫度進行30分鐘煅燒，而於盲通孔形成面的上表面、及盲通孔的內表面形成銅粒子的燒結膜作為成為籽晶層S的母材的金屬膜23（參照圖2D）。盲通孔形成面上表面的金屬膜23的平均厚度為300 nm。使用四探針電阻測定機（商品名：Model sigma-5，NPS公司）測定附有金屬膜的盲通孔基板的上表面的表面電阻值。另外，依據JIS-H-8504中所記載的膠帶試驗法進行密接性試驗。藉由以下的A～C的3個階段來進行評價。 A：金屬膜未附著於膠帶的黏著面上的情況 B：金屬膜的一部分附著於膠帶的黏著面上的情況 C：金屬膜全部附著於膠帶的黏著面上的情況 將煅燒溫度條件、及評價結果示於表1。
繼而，於日本專利第3964263號公報的實施例2中所記載的條件下，對盲通孔形成面實施電鍍銅處理，利用銅填充盲通孔後，於日本專利第3837277號公報的實施例1中所記載的條件下，利用化學機械研磨（CMP）法對電鍍銅層進行研磨，藉此使盲通孔上表面的銅膜平坦化。繼而，利用CMP法對與盲通孔形成面相反的面（矽晶圓基板的下表面）進行研磨，直至障壁層的下表面完全露出為止，繼而利用電漿CVD法形成氧化矽膜，藉由濕式蝕刻來去除位於盲通孔內的電鍍銅層、及於俯視下位於重疊位置的氧化矽膜後，利用PVD法形成鋁層作為下側共用電極。
繼而，藉由濕式蝕刻來去除作為上側配線所殘留的區域以外的電鍍銅層/金屬膜23/障壁層，藉此形成上側配線，而獲得矽貫穿配線基板。對該矽貫穿配線基板的下側共用電極與上側配線間的電阻值進行測定，藉此確認所形成的20處的接觸插塞的導通性。對自上側配線的測定端子至接觸插塞為止的電阻值進行修正，並算出接觸插塞的上下間的電阻值。將連同電阻值範圍一起匯總的結果示於表2。
另外，藉由聚焦離子束加工（Focused Ion Beam，FIB）來對各基板的接觸插塞部分進行剖面加工，利用高解析度掃描電子顯微鏡（SEM）進行觀測，並評價填充性即空隙產生的狀態。藉由以下的2個階段來進行評價。 ○：未看到空隙而良好地連接 △：存在產生空隙的部分 將評價結果一併記載於表2中。
[表1]
[表2]
實施例15～實施例21 （矽貫穿配線基板的製作） 根據圖8A～圖8D及圖9A～圖9E中所記載的步驟製作圖7A及圖7B中所示的結構的基板。首先，藉由電漿CVD法而於矽晶圓基板的上表面形成氮化矽膜。於其上藉由光微影來對抗蝕劑進行圖案化，並利用後續的濕式蝕刻形成盲通孔形狀的遮罩材料層。繼而，自遮罩材料層形成面，藉由反應性離子蝕刻法而於矽晶圓基板形成口徑為10 μm、深度為100 μm的盲通孔。其後，藉由濕式蝕刻來去除作為遮罩材料層的氮化矽膜。
繼而，利用電漿CVD法於矽晶圓基板的上表面、及盲通孔的內表面形成氧化矽膜。進而，利用PVD法形成作為障壁層的鈦膜，繼而藉由PVD法來使銅堆積，同時形成底部籽晶層BS與上部導電膜UM（參照圖8D及圖9A），而製成具有底部籽晶層BS與上部導電膜UM的盲通孔基板。於該基板中，以底部籽晶層BS變成10 nm、上部導電膜UM變成30 nm的方式調整銅膜的厚度，於通孔內壁部未觀測到銅膜的存在。
將實施例1～實施例7的金屬膜形成用組成物1～金屬膜形成用組成物7旋塗於具有底部籽晶層BS的所述盲通孔基板，於氮氣氣流下，利用加熱板以規定的溫度進行30分鐘煅燒，而於盲通孔形成面的上表面、及盲通孔的內表面形成銅粒子的燒結膜作為成為主籽晶層MS的母材的金屬膜53（參照圖8D）。主籽晶層MS的平均厚度是以於上表面變成250 nm、於內壁上變成60 nm的方式調整條件。與實施例8～實施例14同樣地，使用四探針電阻測定機（商品名：Model sigma-5，NPS公司）測定所獲得的附有金屬膜的盲通孔基板的上表面的表面電阻值。另外，依據JIS-H-8504中所記載的膠帶試驗法，與實施例8～實施例14同樣地進行密接性試驗。亦與實施例8～實施例14同樣地進行評價。 將煅燒溫度條件、及評價結果示於表3。
繼而，於日本專利第3964263號公報的實施例2中所記載的條件下，對盲通孔形成面實施電鍍銅處理，利用銅填充盲通孔後，於日本專利第3837277號公報的實施例1中所記載的條件下，利用化學機械研磨（CMP）法對電鍍銅層進行研磨，藉此使盲通孔上表面的銅膜平坦化。繼而，利用CMP法對與盲通孔形成面相反的面（矽晶圓基板的下表面）進行研磨，直至障壁層的下表面完全露出為止，繼而利用電漿CVD法形成氧化矽膜，藉由濕式蝕刻來去除位於盲通孔內的電鍍銅層、及於俯視下位於重疊位置的氧化矽膜後，利用PVD法形成鋁層作為下側共用電極。
繼而，藉由濕式蝕刻來去除作為上側配線所殘留的區域以外的電鍍銅層/上部導電膜/障壁層，藉此形成上側配線，而獲得矽貫穿配線基板。繼而，與實施例8～實施例14同樣地對該矽貫穿配線基板的下側共用電極與上側配線間的電阻值進行測定，藉此確認所形成的20處的接觸插塞的導通性。對自上側配線的測定端子至接觸插塞為止的電阻值進行修正，並算出接觸插塞的上下間的電阻值。將連同電阻值範圍一起匯總的結果示於表4。
另外，藉由聚焦離子束加工（FIB）來對各基板的接觸插塞部分進行剖面加工，與實施例8～實施例14同樣地利用高解析度掃描電子顯微鏡（SEM）進行觀測，並評價填充性即空隙產生的狀態。亦與實施例8～實施例14同樣地進行評價。 將評價結果一併記載於表4中。
[表3]
[表4]
以上，列舉實施例對本發明進行了說明，但本發明並不限定於所述實施形態或實施例。關於本發明，可進行各種變更、改良、組合等。例如，構成三次元配線的接觸插塞的下端與下側配線可如實施形態1中所說明般不介在障壁層而直接連接，亦可如實施形態2及實施形態4或實施例8～實施例21中所說明般經由障壁層而連接。即便於經由障壁層而將接觸插塞與下側配線連接的情況下，只要於自形成障壁層至形成底部籽晶層為止的期間內，防止障壁層表面因氧化或氮化等而鈍態化，則亦可使接觸插塞與下側配線的接觸電阻值變成比較低的值。障壁層表面的鈍態化例如可藉由在一連串的真空環境下進行障壁層的形成與底部籽晶層的形成來防止。
本發明的具有三次元配線的電路裝置可為如增層配線板般具有多層配線結構的配線板或電路基板、或者封裝基板。本發明的三次元配線的形成方法可適宜地應用於包含多個鑲嵌配線的三次元配線的形成。 【相關申請的參照】
成為本申請的優先權主張的基礎的2014年8月27日所申請的日本專利申請2014-173318、及2014年8月27日所申請的日本專利申請2014-173343中的所有揭示，即說明書、專利申請範圍、圖式及解決手段全部被直接編入至本申請案中。
1、31‧‧‧矽貫穿配線基板
10、40‧‧‧矽基板
11a1～11a3、41a1～41a3‧‧‧上側障壁層
11b1、11b2、41b1、41b2‧‧‧下側障壁層
12a～12e、42a～42e‧‧‧上側配線
13a、13b、43a、43b‧‧‧下側配線
14a～14f、44a～44f‧‧‧接觸插塞
20、50‧‧‧母材
21、51‧‧‧遮罩材料層
21a、51a、58‧‧‧蝕刻遮罩
22、52‧‧‧上側障壁層用高熔點膜
22a、52a‧‧‧經研磨的上側障壁層用高熔點膜
23、53‧‧‧金屬膜
23a‧‧‧經研磨的金屬膜
24、54‧‧‧導電體層
25‧‧‧上側配線用導電體膜
26、56‧‧‧下側障壁層用高熔點膜
27、57‧‧‧下側配線用導電體膜
28‧‧‧蝕刻遮罩
55‧‧‧上側配線用導電體膜
100、200‧‧‧半導體裝置
110、210‧‧‧半導體基板
110a、210a‧‧‧元件分離區域
120、220‧‧‧場效電晶體
121、221‧‧‧閘極絕緣膜
122、222‧‧‧閘電極
123、223‧‧‧源極區域
124、224‧‧‧汲極區域
125、225‧‧‧側壁間隔片
130、230‧‧‧多層配線部
131、231‧‧‧第1配線層
132、232‧‧‧第2配線層
133、233‧‧‧第3配線層
B‧‧‧障壁層
BS‧‧‧底部籽晶層
BV‧‧‧盲通孔
C‧‧‧圓
CP‧‧‧接觸插塞
D‧‧‧鑲嵌配線
ES‧‧‧蝕刻終止膜
ES1‧‧‧第1蝕刻終止膜
HB‧‧‧障壁層用高熔點膜
L‧‧‧襯墊層
MF‧‧‧金屬膜
CL‧‧‧導電體層
MS‧‧‧主籽晶層
MT‧‧‧溝槽內金屬膜
OP1、OP2、OP3‧‧‧開口部
PB‧‧‧插塞本體
S‧‧‧籽晶層
T‧‧‧溝槽
TH‧‧‧貫穿孔
UM‧‧‧上部導電膜
WL‧‧‧配線
圖1A 是概略性地表示關於具有三次元配線的電路裝置的實施形態1 的平面圖。 圖1B 是圖1A 中所示的I-I 線剖面的概略圖。 圖2A 是概略性地表示製造圖1A 及圖1B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖2B 是概略性地表示製造圖1A 及圖1B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖2C 是概略性地表示製造圖1A 及圖1B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖2D 是概略性地表示製造圖1A 及圖1B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖3A 是概略性地表示於圖2D 中所示的步驟後進行的一步驟的剖面圖。 圖3B 是概略性地表示於圖2D 中所示的步驟後進行的一步驟的剖面圖。 圖3C 是概略性地表示於圖2D 中所示的步驟後進行的一步驟的剖面圖。 圖3D 是概略性地表示於圖2D 中所示的步驟後進行的一步驟的剖面圖。 圖3E 是概略性地表示於圖2D 中所示的步驟後進行的一步驟的剖面圖。 圖4A 是概略性地表示關於具有三次元配線的電路裝置的實施形態2 的剖面圖。 圖4B 是圖4A 中所示的I-I 線剖面的概略圖。 圖5A 是概略性地表示製造圖4A 及圖4B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖5B 是概略性地表示製造圖4A 及圖4B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖5C 是概略性地表示製造圖4A 及圖4B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖6A 是概略性地表示於圖5C 中所示的步驟後進行的一步驟的剖面圖。 圖6B 是概略性地表示於圖5C 中所示的步驟後進行的一步驟的剖面圖。 圖6C 是概略性地表示於圖5C 中所示的步驟後進行的一步驟的剖面圖。 圖7A 是概略性地表示關於具有三次元配線的電路裝置的實施形態3 的平面圖。 圖7B 是圖7A 中所示的I-I 線剖面的概略圖。 圖8A 是概略性地表示製造圖7A 及圖7B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖8B 是概略性地表示製造圖7A 及圖7B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖8C 是概略性地表示製造圖7A 及圖7B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖8D 是概略性地表示製造圖7A 及圖7B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖9A 是概略性地表示於圖8D 中所示的步驟後進行的一步驟的剖面圖。 圖9B 是概略性地表示於圖8D 中所示的步驟後進行的一步驟的剖面圖。 圖9C 是概略性地表示於圖8D 中所示的步驟後進行的一步驟的剖面圖。 圖9D 是概略性地表示於圖8D 中所示的步驟後進行的一步驟的剖面圖。 圖9E 是概略性地表示於圖8D 中所示的步驟後進行的一步驟的剖面圖。 圖10A 是概略性地表示關於具有三次元配線的電路裝置的實施形態4 的平面圖。 圖10B 是圖10A 中所示的I-I 線剖面的概略圖。 圖11A 是概略性地表示製造圖10A 及圖10B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖11B 是概略性地表示製造圖10A 及圖10B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖11C 是概略性地表示製造圖10A 及圖10B 中所示的具有三次元配線的電路裝置（ 矽貫穿配線基板） 時的一步驟的剖面圖。 圖12A 是概略性地表示於圖11C 中所示的步驟後進行的一步驟的剖面圖。 圖12B 是概略性地表示於圖11C 中所示的步驟後進行的一步驟的剖面圖。 圖12C 是概略性地表示於圖11C 中所示的步驟後進行的一步驟的剖面圖。 圖13 是表示利用旋塗法將金屬膜形成用組成物塗敷於形成有盲通孔的矽晶圓上而獲得塗膜， 並對該塗膜進行加熱而形成銅膜時的銅膜的狀態的掃描型電子顯微鏡照片。 圖14 是表示利用旋塗法將金屬膜形成用組成物塗敷於形成有盲通孔的矽晶圓上而獲得塗膜， 並對該塗膜進行加熱而形成銅膜時的銅膜的狀態的其他掃描型電子顯微鏡照片。 圖15 是表示利用旋塗法將金屬膜形成用組成物塗敷於形成有盲通孔的矽晶圓上而獲得塗膜， 並對該塗膜進行加熱而形成銅膜時的銅膜的狀態的其他掃描型電子顯微鏡照片。
1‧‧‧矽貫穿配線基板
10‧‧‧矽基板
11a1~11a3‧‧‧上側障壁層
11b1、11b2‧‧‧下側障壁層
12a~12c‧‧‧上側配線
13a、13b‧‧‧下側配線
14a~14c‧‧‧接觸插塞
PB‧‧‧插塞本體
S‧‧‧籽晶層
TH‧‧‧貫穿孔

Claims (20)

  1. 一種三次元配線的形成方法，其於設置在基材或電絕緣膜的貫穿孔內形成接觸插塞，藉由所述接觸插塞而使形成於所述基材或所述電絕緣膜的上表面側的上側配線、與形成於所述基材或所述電絕緣膜的下表面側的下側配線相互電性連接，其特徵在於包括： 塗膜形成步驟，將含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物塗敷於設置有所述貫穿孔的基材或電絕緣膜、或者形成有於所述貫穿孔內成形的盲通孔的基材或電絕緣膜，而於所述基材或所述電絕緣膜的上表面與所述貫穿孔的內表面或所述盲通孔的內表面形成塗膜； 金屬膜形成步驟，對所述塗膜進行加熱來形成金屬膜； 鍍敷步驟，藉由將所述金屬膜用作籽晶層的鍍敷法，使導電體堆積於所述金屬膜上來填埋所述貫穿孔或所述盲通孔；以及 研磨步驟，利用化學機械研磨法將藉由所述鍍敷步驟而堆積的剩餘的導電體去除。
  2. 如申請專利範圍第1項所述的三次元配線的形成方法，其中所述金屬膜形成用組成物的黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。
  3. 如申請專利範圍第1項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟中，在氧濃度為500 ppm以下的環境中或真空中將所述塗膜加熱至100℃～200℃。
  4. 如申請專利範圍第1項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟中，形成所述貫穿孔的內壁上或所述盲通孔的內壁上的厚度的平均值為10 nm～2000 nm的金屬膜。
  5. 如申請專利範圍第1項所述的三次元配線的形成方法，其中所述金屬膜為銅粒子的燒結膜。
  6. 如申請專利範圍第1項所述的三次元配線的形成方法，其中所述貫穿孔或所述盲通孔的口徑為1 μm～100 μm，深度為20 μm～200 μm，所述深度相對於所述口徑的比為1～50。
  7. 如申請專利範圍第1項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟前，更包括在所述貫穿孔或所述盲通孔的內表面上形成成為障壁層的母材的高熔點膜的高熔點膜形成步驟。
  8. 一種三次元配線的形成方法，其於設置在基材或電絕緣膜中的貫穿孔內形成接觸插塞，藉由所述接觸插塞而使形成於所述基材或所述電絕緣膜的上表面側的上側配線、與形成於所述基材或所述電絕緣膜的下表面側的下側配線相互電性連接，其特徵在於包括： 孔形成步驟，於所述基材或所述電絕緣膜形成貫穿孔或盲通孔； 底部籽晶層形成步驟，藉由氣相蒸鍍法來使導電體堆積於所述貫穿孔的下端側或所述盲通孔的底面上，而形成底部籽晶層； 塗膜形成步驟，將含有選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者的金屬膜形成用組成物塗敷於形成有所述底部籽晶層的基材或電絕緣膜上，而形成覆蓋所述基材或所述電絕緣層的上表面、所述貫穿孔或所述盲通孔的內壁、及所述底部籽晶層的上表面的塗膜； 金屬膜形成步驟，對所述塗膜進行加熱來形成金屬膜； 鍍敷步驟，藉由將所述金屬膜用作籽晶層的鍍敷法，使導電體堆積於所述金屬膜上來填埋所述貫穿孔或所述盲通孔；以及 研磨步驟，利用化學機械研磨法將藉由所述鍍敷步驟而堆積的剩餘的導電體去除。
  9. 如申請專利範圍第8項所述的三次元配線的形成方法，其中所述金屬膜形成用組成物的黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。
  10. 如申請專利範圍第8項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟中，在氧濃度為500 ppm以下的環境中或真空中將所述塗膜加熱至100℃～200℃。
  11. 如申請專利範圍第8項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟中，形成所述貫穿孔的內壁上或所述盲通孔的內壁上的厚度的平均值為10 nm～2000 nm的金屬膜。
  12. 如申請專利範圍第8項所述的三次元配線的形成方法，其中所述金屬膜為銅粒子的燒結膜。
  13. 如申請專利範圍第8項所述的三次元配線的形成方法，其中所述貫穿孔或所述盲通孔的口徑為1 μm～100 μm，深度為20 μm～200 μm，所述深度相對於所述口徑的比為1～50。
  14. 如申請專利範圍第8項所述的三次元配線的形成方法，其中於所述金屬膜形成步驟前，更包括在所述貫穿孔或所述盲通孔的內表面上形成成為障壁層的母材的高熔點膜的高熔點膜形成步驟。
  15. 一種電路裝置，其特徵在於：包括藉由如申請專利範圍第1項至第14項中任一項所述的三次元配線的形成方法所形成的三次元配線。
  16. 一種三次元配線用的金屬膜形成用組成物，其特徵在於：包括選自元素週期表的第10族及第11族的金屬的鹽及粒子的至少一者。
  17. 如申請專利範圍第16項所述的三次元配線用的金屬膜形成用組成物，其中所述金屬的鹽為含有銅或鎳的羧酸鹽，所述金屬的粒子為銅粒子或鎳粒子。
  18. 如申請專利範圍第17項所述的三次元配線用的金屬膜形成用組成物，其中所述金屬的鹽為甲酸銅或甲酸鎳，所述金屬的粒子是平均粒徑為5 nm～100 nm的銅粒子或鎳粒子。
  19. 如申請專利範圍第16項所述的三次元配線用的金屬膜形成用組成物，其更包括胺化合物。
  20. 如申請專利範圍第16項所述的三次元配線用的金屬膜形成用組成物，其黏度為1 Pa·s以下，金屬濃度為5質量%～50質量%。
TW104127598A 2014-08-27 2015-08-25 三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物 TW201608689A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014173318 2014-08-27
JP2014173343A JP2016048737A (ja) 2014-08-27 2014-08-27 ３次元配線を有する回路装置、３次元配線の形成方法、および３次元配線用の金属膜形成用組成物

Publications (1)

Publication Number Publication Date
TW201608689A true TW201608689A (zh) 2016-03-01

Family

ID=55403342

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127598A TW201608689A (zh) 2014-08-27 2015-08-25 三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物

Country Status (3)

Country Link
US (1) US9543201B2 (zh)
KR (1) KR20160025449A (zh)
TW (1) TW201608689A (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160071791A1 (en) * 2014-09-09 2016-03-10 Globalfoundries Inc. Multimetal interlayer interconnects
WO2017051809A1 (ja) * 2015-09-25 2017-03-30 大日本印刷株式会社 実装部品、配線基板、電子装置、およびその製造方法
US10319668B2 (en) * 2017-02-08 2019-06-11 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
KR102379450B1 (ko) 2017-06-01 2022-03-30 삼성전자주식회사 반도체 소자
US10332870B2 (en) * 2017-06-01 2019-06-25 Samsung Electronics Co, Ltd. Semiconductor device including a field effect transistor
US10930595B2 (en) * 2017-09-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells having via rail and deep via structures
US10809666B2 (en) 2018-05-22 2020-10-20 Fitbit, Inc. Low-profile band latch mechanism
US11062995B2 (en) * 2019-10-09 2021-07-13 Intel Corporation Interconnect fabricated with flowable copper
US11033082B1 (en) 2020-04-14 2021-06-15 Fitbit, Inc. Wearable device straps and attachment hardware therefor
US11955416B2 (en) * 2021-09-15 2024-04-09 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048790A (en) 1998-07-10 2000-04-11 Advanced Micro Devices, Inc. Metalorganic decomposition deposition of thin conductive films on integrated circuits using reducing ambient
JP4132273B2 (ja) 1998-08-25 2008-08-13 日本リーロナール有限会社 充填されたブラインドビアホールを有するビルドアッププリント配線板の製造方法
JP4362170B2 (ja) 1999-07-22 2009-11-11 アルバックマテリアル株式会社 銀超微粒子独立分散液
JP4871443B2 (ja) 2000-10-13 2012-02-08 株式会社アルバック 金属超微粒子分散液の製造方法
JP2002144523A (ja) 2000-11-14 2002-05-21 Matsushita Electric Ind Co Ltd ブラインドビア用ペースト充填方法およびペースト充填装置
US7629017B2 (en) 2001-10-05 2009-12-08 Cabot Corporation Methods for the deposition of conductive electronic features
JP2004039887A (ja) 2002-07-04 2004-02-05 Matsushita Electric Ind Co Ltd 配線基板の製造方法および製造装置
JP2004162110A (ja) 2002-11-12 2004-06-10 Mitsubishi Paper Mills Ltd 銅／アミン組成物
DE10325243A1 (de) 2003-06-03 2004-12-23 Basf Ag Abscheidung von Kupferschichten auf Substraten
JP5205717B2 (ja) 2006-07-04 2013-06-05 セイコーエプソン株式会社 ギ酸銅錯体、銅粒子の製造方法および配線基板の製造方法
JP5045015B2 (ja) 2006-07-28 2012-10-10 セイコーエプソン株式会社 ギ酸銅の製造方法、銅粒子の製造方法および配線基板の製造方法
JP2010242118A (ja) 2009-04-01 2010-10-28 Adeka Corp 銅薄膜形成用組成物および該組成物を用いた銅薄膜の製造方法
JP2011034750A (ja) 2009-07-31 2011-02-17 Tosoh Corp 導電膜形成用組成物、及び導電膜形成法
JP5504734B2 (ja) 2009-07-31 2014-05-28 東ソー株式会社 導電膜形成用組成物、及び導電膜形成方法
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
JP2011205222A (ja) 2010-03-24 2011-10-13 Toshiba Corp カメラモジュール

Also Published As

Publication number Publication date
KR20160025449A (ko) 2016-03-08
US20160064280A1 (en) 2016-03-03
US9543201B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
TW201608689A (zh) 三次元配線的形成方法、具有三次元配線的電路裝置及三次元配線用的金屬膜形成用組成物
US6887297B2 (en) Copper nanocrystals and methods of producing same
KR100841665B1 (ko) 동 미립자 소결체형의 미세 형상 도전체의 형성 방법, 그방법을 응용한 동미세 배선 및 동박막의 형성 방법
US8119542B2 (en) Method of preparing an electrically insulating film and application for the metallization of vias
JP3764349B2 (ja) 金属微粒子分散液を用いたメッキ代替導電性金属皮膜の形成方法
US8026185B2 (en) Method for manufacturing electronic circuit component
JP6033545B2 (ja) 銅系ナノ粒子高濃度分散液を用いた導体膜とその製造方法
Vaseem et al. Silver-ethanolamine-formate complex based transparent and stable ink: Electrical assessment with microwave plasma vs thermal sintering
JP7139590B2 (ja) 導体形成用組成物、並びに接合体及びその製造方法
US6897151B2 (en) Methods of filling a feature on a substrate with copper nanocrystals
JP2011142052A (ja) 銅導体インク及び導電性基板及びその製造方法
JP2016048779A (ja) ３次元配線を有する回路装置、３次元配線の形成方法、および３次元配線用の金属膜形成用組成物
JP6938057B2 (ja) 被覆銀粒子とその製造方法、導電性組成物、および導電体
JP4761110B2 (ja) 金属被膜とその形成方法
JP2005015628A (ja) 酸化第一銅コロイド分散液
Han et al. Atomic layer deposition of high-quality Pt thin film as an alternative interconnect replacing Cu
Fu et al. Highly conductive copper films prepared by multilayer sintering of nanoparticles synthesized via arc discharge
JP2016048737A (ja) ３次元配線を有する回路装置、３次元配線の形成方法、および３次元配線用の金属膜形成用組成物
WO2019130691A1 (ja) プリント配線板用基材及びプリント配線板
Kim et al. Characterization of copper conductive ink for low temperature sintering processing on flexible polymer substrate
Zhang et al. A simple way to prepare large-scale copper nanoparticles for conductive ink in printed electronics
JP2017204371A (ja) 導体形成組成物、導体の製造方法、めっき層の製造方法、導体、積層体及び装置
Ouyang et al. Formation of copper@ silver core-shell nanoparticles with excellent antioxidation for ink-jet printing
Jang et al. Atmospheric effects on the thermally induced sintering of nanoparticulate gold films
Selvam et al. Reverse engineering of thin films to nanoparticles by thermal deposition for large-scale production of nanometals