KR100477566B1 - 반도체회로에 설치되는 보호회로 - Google Patents

반도체회로에 설치되는 보호회로 Download PDF

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KR100477566B1 KR10-2001-0065724A KR20010065724A KR100477566B1 KR 100477566 B1 KR100477566 B1 KR 100477566B1 KR 20010065724 A KR20010065724 A KR 20010065724A KR 100477566 B1 KR100477566 B1 KR 100477566B1
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    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

본 발명의 반도체장치는, 전원단자와, 접지단자, 제1의 p채널 MOS 트랜지스터, 제2의 p채널 MOS 트랜지스터, 제1의 n채널 MOS 트랜지스터 및, 제2의 n채널 MOS 트랜지스터를 구비하고 있다. 상기 전원단자에는 전원전위가 공급된다. 상기 접지단자에는 접지전위가 공급된다. 상기 제1의 p채널 MOS 트랜지스터는 게이트, 소스, 드레인 및 백게이트를 갖추고 있다. 상기 게이트, 소스, 백게이트는 상기 전원단자에 접속되어 있다. 상기 제2의 p채널 MOS 트랜지스터는 게이트, 소스, 드레인 및 백게이트를 갖추고 있다. 상기 소스는 상기 제1의 p채널 MOS 트랜지스터의 드레인에 접속되어 있다. 상기 백게이트는 상기 전원단자에 접속되어 있다. 상기 게이트와 드레인은 상기 접지단자에 접속되어 있다. 상기 제1의 n채널 MOS 트랜지스터는 게이트, 소스, 드레인 및 백게이트를 갖추고 있다. 상기 게이트, 소스, 백게이트는 상기 접지단자에 접속되어 있다. 상기 제2의 n채널 MOS 트랜지스터는 게이트, 소스, 드레인 및 백게이트를 갖추고 있다. 상기 소스는 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있다. 상기 백게이트는 상기 접지단자에 접속되어 있다. 상기 게이트와 드레인은 상기 전원단자에 접속되어 있다.

Description

반도체회로에 설치되는 보호회로 {PROTECTION CIRCUIT INSTALLED TO SEMICON DUCTOR CIRCUIT}
본 발명은 반도체회로에 설치되는 보호회로에 관한 것으로, 특히 반도체회로를 정전기에 의한 파괴로부터 막기 위한 보호회로에 관한 것이다.
종래부터 반도체회로(이하, IC로 기재)를 정전기에 의한 파괴로부터 미연에 막기 위해, 여러 가지 정전기 대책용 보호회로를 IC 단자에 부가하는 것이 통례이다. 최근에는, 입력단자 혹은 출력단자에 인가된 정전기가, 전원전위(Vcc)가 공급되는 전원단자, 혹은 접지전위가 공급되는 접지단자로 돌아서 들어가 내부소자를 파괴하는 경우가 증가하고 있다.
예컨대, 종래에 있어서는 전원단자로 돌아서 들어간 정전기에 의한 전하를 접지단자로 도피시키기 위한 보호회로를 MOS소자를 이용해서 형성하여 전원단자와 접지단자 사이에 배치하고 있다.
종래의 상기 보호회로를 도 1a~도 1c를 이용하여 이하에 설명한다.
도 1a는 종래의 보호회로의 구성을 나타낸 회로도이다. 도 1b는 상기 보호회로의 개략적인 단면도이고, 도 1c는 상기 보호회로의 반도체기판상의 레이아웃이다.
이 보호회로는 도 1a에 나타낸 바와 같이, p채널 MOS 트랜지스터(이하, pMOS 트랜지스터로 기재; P11)와 n채널 MOS 트랜지스터(이하, nMOS 트랜지스터로 기재; N11)로 구성되어 있다.
상기 pMOS 트랜지스터(P11)의 소스, 게이트, 백게이트에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. nMOS 트랜지스터(N11)의 드레인에는 전원단자(TV)가 접속되어 있고, 소스, 게이트, 백게이트에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. 더욱이, pMOS 트랜지스터(P11)의 드레인에는 접지단자(TG)가 접속되어 있다.
상기 보호회로의 개략적인 단면구조는 도 1b에 나타낸 바와 같이 되어 있다. p형 실리콘 반도체기판(101)내에는 n형 웰(102)이 형성되어 있고, 이 n형 웰(102)에는 소자분리 절연막(103)으로 분리된 소자영역이 형성되어 있다. 이 소자영역의 n형 웰(102)내에는 소스영역(p+형; 104), 드레인영역(p+형; 105)이 형성되어 있다. 소스영역(104)과 드레인영역(105)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(107)이 배치되어 있다. 이에 따라, 상기 pMOS 트랜지스터(P11)가 형성되어 있다.
또, 상기 p형 반도체기판(101)내에는 소스영역(n+형; 121), 드레인영역(n+형; 122)이 형성되어 있다. 소스영역(121)과 드레인영역(122)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(124)이 배치되어 있다. 이에 따라, 상기 nMOS 트랜지스터(N11)가 형성되어 있다.
상기 pMOS 트랜지스터(P11)의 소스영역(104), 게이트전극(107), n형 웰(102)에는 전원단자(TV)가 접속되어 있다. nMOS 트랜지스터(N11)의 드레인영역(122)에는 전원단자(TV)가 접속되어 있고, 소스영역(121), 게이트전극(124), p형 반도체기판(101)에는 접지단자(TG)가 접속되어 있다. 더욱이, pMOS 트랜지스터(P11)의 드레인영역(105)에는 접지단자(TG)가 접속되어 있다.
상기 보호회로의 반도체기판상의 레이아웃은 도 1c에 나타낸 바와 같이 되어 있다. pMOS 트랜지스터(P11)를 구성하는 소스영역(104)과 드레인영역(105)이 떨어져 배치되어 있다. 소스영역(104)과 드레인영역(105) 사이에는 게이트전극(107)이 배치되어 있다. 소스영역(104)내에는 소스 콘택트(104A)가 배치되고, 드레인영역(105)내에는 드레인 콘택트(105A)가 배치되어 있다. 또한, 드레인 콘택트(105A)와 게이트전극(107)간의 거리는 소스 콘택트(104A)와 게이트전극(107)간의 거리에 비해 길게 되어 있다.
또, 상기 nMOS 트랜지스터(N11)를 구성하는 소스영역(121)과 드레인영역 (122)이 떨어져 배치되어 있다. 소스영역(121)과 드레인영역(122) 사이에는 게이트전극(124)이 배치되어 있다. 소스영역(121)내에는 소스 콘택트(121A)가 배치되고, 드레인영역(122)내에는 드레인 콘택트(122A)가 배치되어 있다. 또한, 드레인 콘택트(122A)와 게이트전극(124)간의 거리는 소스 콘택트(121A)와 게이트전극 (124)간의 거리에 비해 길게 되어 있다.
그렇지만, 상술한 보호회로를 반도체회로의 전원단자(TV)와 접지단자(TG) 사이에 부가한 경우에 있어서도, 반도체회로내의 내부소자가 파괴되는 경우가 빈번하게 발생하고 있다. 이 때문에, 종래의 반도체회로에 있어서는 정전기에 의해 파괴된 개소(위치)를 해석하고, 파괴된 개소의 정전기 내량(耐量)을 향상시키기 위해 제품마다 개별 수정을 부득이하게 행하고 있었다.
본 발명의 목적은 반도체회로의 정전기 내량을 향상시킬 수 있는 보호회로를 제공함에 있다.
어떤 측면에서 본 본 발명의 반도체장치는, 전원전위가 공급되는 전원단자와; 접지전위가 공급되는 접지단자; 게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 전원단자에 접속되어 있는 제1의 p채널 MOS 트랜지스터; 게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 p채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 전원단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 접지단자에 접속되어 있는 제2의 p채널 MOS 트랜지스터; 게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터 및; 게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 전원단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 구비하고 있다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태에 대해 설명한다.
제1실시형태
먼저, 본 발명의 제1실시형태의 보호회로를 구성하는 p채널 MOS 트랜지스터(이하, pMOS 트랜지스터로 기재)와 n채널 MOS 트랜지스터(이하, nMOS 트랜지스터로 기재)에 대해 설명한다.
도 2a는 제1실시형태의 보호회로를 구성하는 p채널 MOS 트랜지스터의 개략적인 단면도이다. 도 2b는 상기 p채널 MOS 트랜지스터의 반도체기판상의 레이아웃이다.
도 2a에 나타낸 바와 같이, p형 실리콘 반도체기판(11)내에는 n형 웰(12)이 형성되어 있고, 이 n형 웰(12)에는 소자분리 절연막(13)으로 분리된 소자영역이 형성되어 있다. 이 소자영역의 n형 웰(12)내에는 소스영역(p+형; 14), 드레인영역 (p+형; 15)이 소정 간격을 두고 형성되어 있다. 소스영역(14)과 드레인영역(15) 사이에는 이들 소스영역(14) 및 드레인영역(15)과 떨어진 부유상태의 섬모양 영역(p+형; 16)이 형성되어 있다.
상기 소스영역(14)과 섬모양 영역(16)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(17)이 형성되어 있다. 섬모양 영역(16)과 드레인영역(15)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(18)이 형성되어 있다.
상술한 소스영역(14), 섬모양 영역(16), 이들 소스영역(14)과 섬모양 영역(16)간의 채널, 이 채널상의 게이트전극(17)에 의해 pMOS 트랜지스터(P1)가 형성되어 있다. 또, 섬모양 영역(16), 드레인영역(15), 이들 섬모양 영역(16)과 드레인영역(15)간의 체널, 이 채널상의 게이트전극(18)에 의해 pMOS 트랜지스터(P2)가 형성되어 있다.
상기 pMOS 트랜지스터(P1)의 소스영역(14), 게이트전극(17), n형 웰(12)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P2)의 드레인영역(15), 게이트전극(18)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다.
상기 p채널 MOS 트랜지스터(P1, P2)의 반도체기판상의 레이아웃은 도 2b에 나타낸 바와 같이 되어 있다. pMOS 트랜지스터(P1, P2)를 구성하는 소스영역(14), 섬모양 영역(16) 및 드레인영역(15)이 떨어져 배치되어 있다. 소스영역(14)과 섬모양 영역(16) 사이에는 게이트전극(17)이 배치되고, 섬모양 영역(16)과 드레인영역(15) 사이에는 게이트전극(18)이 배치되어 있다.
상기 소스영역(14)내에는 이 소스영역(14)과 배선층(도시하지 않음)을 접속하는 소스 콘택트(14A)가 배치되어 있다. 드레인영역(15)내에는 이 드레인영역 (15)과 배선층(도시하지 않음)을 접속하는 드레인 콘택트(15A)가 배치되어 있다. 또한, 드레인 콘택트(15A)와 게이트전극(18)간의 거리는 설계룰에 준하여 배치된 소스 콘택트(14A)와 게이트전극간의 거리에 비해 길게 되어 있다.
상기 p채널 MOS 트랜지스터(P1, P2)에서는, 종래의 보호회로를 구성하는 p채널 MOS 트랜지스터(P11)에 대해 소스와 드레인간(게이트영역으로 정의함)의 게이트 절연막상에 접지단자(TG)에 접속된 배선층(게이트전극(18))을 부가한 구성으로 되어 있다. 따라서, pMOS 트랜지스터(P1, P2)의 소스영역(14), 섬모양 영역(16), 드레인영역(15) 및 채널이 점유하는 면적은 종래의 pMOS 트랜지스터(P11)의 소스영역 (104), 드레인영역(105) 및 채널이 점유하는 면적과 같고, pMOS 트랜지스터(P1, P2)를 형성하기 위해, 종래의 pMOS 트랜지스터(P11)에 비해 큰 면적이 필요하게 되는 일은 없다.
이렇게 구성된 p채널 MOS 트랜지스터(P1, P2)에서는 전원단자(TV)를 전원전위(Vcc)에 접속하고, 접지단자(TG)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 마이너스 전위를 갖는 정전기가 부유상태의 게이트전극(18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 접지단자(TG)측으로 돌아서 들어간 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
다음으로, n채널 MOS 트랜지스터의 구성에 대해 설명한다.
도 3a는 제1실시형태의 보호회로를 구성하는 n채널 MOS 트랜지스터의 개략적인 단면도이다. 도 3b는 상기 n채널 MOS 트랜지스터의 반도체기판상의 레이아웃이다.
도 3a에 나타낸 바와 같이, p형 실리콘 반도체기판(11)내에는 소자분리 절연막(13)으로 분리된 소자영역이 형성되어 있다. 이 소자영역의 p형 기판(11)내에는 소스영역(n+형; 21)과 드레인영역(n+형; 22)이 소정 간격을 두고 형성되어 있다. 소스영역(21)과 드레인영역(22) 사이에는 이들 소스영역(21) 및 드레인영역(22)과 떨어진 부유상태의 섬모양 영역(n+형; 23)이 형성되어 있다.
상기 소스영역(21)과 섬모양 영역(23)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(24)이 형성되어 있다. 섬모양 영역(23)과 드레인 영역(22)간의 채널상에는 게이트 절연막(도시하지 않음)을 매개로 게이트전극(25)이 형성되어 있다.
상술한 소스영역(21), 섬모양 영역(23), 이들 소스영역(21)과 섬모양 영역 (23)간의 채널, 이 채널상의 게이트전극(24)에 의해 nMOS 트랜지스터(N1)가 형성되어 있다. 또, 섬모양 영역(23), 드레인 영역(22), 이들 섬모양 영역(23)과 드레인영역(22)간의 채널, 이 채널상의 게이트전극(25)에 의해 nMOS 트랜지스터(N2)가 형성되어 있다.
상기 nMOS 트랜지스터(N1)의 소스영역(21), 게이트전극(24), p형 기판(11)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터 (N2)의 드레인 영역(22), 게이트전극(25)에는 전원전위(Vcc)가 공급되는 전원단자 (TV)가 접속되어 있다.
상기 n채널 MOS 트랜지스터(N1, N2)의 반도체기판상의 레이아웃은 도 3b에 나타낸 바와 같이 되어 있다. nMOS 트랜지스터(N1, N2)를 구성하는 소스영역(21), 섬모양 영역(23) 및 드레인영역(22)이 떨어져 배치되어 있다. 소스영역(21)과 섬모양 영역(23) 사이에는 게이트전극(24)이 배치되고, 섬모양 영역(23)과 드레인영역(22) 사이에는 게이트전극(25)이 배치되어 있다.
상기 소스영역(21)내에는 이 소스영역(21)과 배선층(도시하지 않음)을 접속하는 소스 콘택트(21A)가 배치되어 있다. 드레인 영역(22)내에는 이 드레인 영역 (22)과 배선층(도시하지 않음)을 접속하는 드레인 콘택트(22A)가 배치되어 있다. 또한, 드레인 콘택트(22A)와 게이트전극(25)간의 거리는 설계룰에 준하여 배치된 소스 콘택트(21A)와 게이트전극(24)간의 거리에 비해 길게 되어 있다.
상기 n채널 MOS 트랜지스터(N1, N2)에서는 종래의 보호회로를 구성하는 n채널 MOS 트랜지스터(N11)에 대해 소스와 드레인간(게이트영역으로 정의함)의 게이트 절연막상에 전원단자(TV)에 접속된 배선층(게이트전극(25))을 부가한 구성으로 되어 있다. 따라서, nMOS 트랜지스터(N1, N2)의 소스영역(21), 섬모양 영역(23), 드레인 영역(22) 및 채널이 점유하는 면적은 종래의 nMOS 트랜지스터(N11)의 소스영역(121), 드레인영역(122) 및 채널이 점유하는 면적과 같고, nMOS 트랜지스터(N1, N2)를 형성하기 위해, 종래의 nMOS 트랜지스터(N11)에 비해 큰 면적이 필요하게 되는 일은 없다.
이렇게 구성된 n채널 MOS 트랜지스터(N1, N2)에서는 접지단자(TG)를 접지전위(GND)에 접속하고, 전원단자(TV)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 플러스전위를 갖는 정전기가 부유상태의 게이트전극(25)으로 돌아서 들어갈 때, 이 게이트전극(25)이 플러스전위로 여기됨으로써 소스영역(21)과 드레인영역(22) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자 (nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 전원단자(TV)측으로 돌아서 들어간 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
다음으로, 상기 p채널 MOS 트랜지스터(P1, P2) 및 n채널 MOS 트랜지스터(N1, N2)로 구성되는 제1실시형태의 보호회로에 대해 설명한다.
도 4a는 제1실시형태의 보호회로의 구성을 나타낸 회로도이다. 도 4b는 상기 보호회로의 개략적인 단면도이고, 도 4c는 상기 보호회로의 반도체기판상의 레이아웃이다.
이 보호회로는, 도 4a에 나타낸 바와 같이 p채널 MOS 트랜지스터(P1, P2)와 n채널 MOS 트랜지스터(N1, N2)로 구성되어 있다.
상기 pMOS 트랜지스터(P1)의 소스, 게이트, 백게이트에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P1)의 드레인은 pMOS 트랜지스터(P2)의 소스에 접속되어 있다. pMOS 트랜지스터(P2)의 백게이트에는 전원단자(TV)가 접속되어 있고, 드레인과 게이트에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다.
nMOS 트랜지스터(N1)의 소스, 게이트, 백게이트에는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N1)의 드레인은 nMOS 트랜지스터(N2)의 소스에 접속되어 있다. nMOS 트랜지스터(N2)의 드레인과 게이트에는 전원단자(TV)가 접속되어 있고, 백게이트에는 접지단자(TG)가 접속되어 있다.
상기 보호회로의 개략적인 단면구조는 도 4b에 나타낸 바와 같이 도 2a에 나타낸 pMOS 트랜지스터(P1, P2)와 도 3a에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 구조로, 전원단자(TV)와 접지단자(TG)를 각각 공통으로 한 것이다.
또, 상기 보호회로의 반도체기판상의 레이아웃은 도 4c에 나타낸 바와 같이 도 2b에 나타낸 pMOS 트랜지스터(P1, P2)와 도 3b에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 것으로, 전원단자(TV)와 접지단자(TG)를 각각 공통으로 한 것이다.
이 제1실시형태의 보호회로는 반도체회로에서의 전원전위(Vcc)가 공급되는 전원라인과, 접지전위(GND)가 공급되는 접지라인 사이에 접속되어 이용된다.
이렇게 구성된 보호회로에서는, 상술한 바와 같이 전원단자(TV)를 전원전위 (Vcc)에 접속하고, 접지단자(TG)가 부유상태로 된 경우에 있어서, 입력단자 또는 출력단자에 인가된 마이너스 전위를 갖는 정전기가 부유상태의 게이트전극(18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 접지단자(TG)측으로 돌아서 들어간 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또, 접지단자(TG)를 접지전위(GND)에 접속하고, 전원단자(TV)가 부유상태로 된 경우에 있어서, 입력단자 또는 출력단자에 인가된 플러스전위를 갖는 정전기가 부유상태의 게이트전극(25)으로 돌아서 들어갈 때에는, 이 게이트전극(25)이 플러스전위로 여기됨으로써 소스영역(21)과 드레인영역(22) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 전원단자(TV)측으로 돌아서 들어간 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
제2실시형태
다음으로, 본 발명의 제2실시형태의 보호회로로서, 도 2a와 도 2b에 나타낸 pMOS 트랜지스터(P1, P2)를 전원단자(TV)와 입출력단자(I/O) 사이에 접속한 제1예, 도 3a와 도 3b에 나타낸 nMOS 트랜지스터(N1, N2)를 접지단자(TG)와 입출력단자(I /O) 사이에 접속한 제2예, 이들 제1예와 제2예를 합친 제3예를 설명한다.
도 5는 제2실시형태의 보호회로(제1예)의 구성을 나타낸 반도체기판상의 레이아웃이다.
이 보호회로에서는, 도 5에 나타낸 바와 같이 pMOS 트랜지스터(P1)의 소스영역(14), 게이트전극(17), n형 웰인 백게이트(도시하지 않음)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P2)의 드레인영역(15), 게이트전극(18)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다. 그 외의 구성은 도 2b에 나타낸 구성과 마찬가지이다.
이렇게 구성된 보호회로에서는 전원단자(TV)를 전원전위(Vcc)에 접속한 경우에 있어서, 입출력단자(I/O)에 인가된 마이너스 전위를 갖는 정전기가 게이트전극 (18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15)간의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 입출력단자(I/O)로 유입되어 온 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
또, 도 6은 제2실시형태의 보호회로(제2예)의 구성을 나타낸 반도체기판상의 레이아웃이다.
이 보호회로에서는, 도 6에 나타낸 바와 같이 nMOS 트랜지스터(N1)의 소스영역(21), 게이트전극(24), p형 기판인 백게이트(도시하지 않음)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N2)의 드레인영역 (22)과 게이트전극(25)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다. 그 외의 구성은 도 3b에 나타낸 구성과 마찬가지이다.
이렇게 구성된 보호회로에서는 접지단자(TG)를 접지전위(GND)에 접속한 경우에 있어서, 입출력단자(I/O)에 인가된 플러스 전위를 갖는 정전기가 게이트전극 (25)으로 돌아서 들어갈 때, 이 게이트전극(25)이 플러스 전위로 여기됨으로써 소스영역(21)과 드레인영역(22)간의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 입출력단자(I/O)로 유입되어 온 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
또, 도 7a는 제2실시형태의 보호회로(제3예)의 구성을 나타낸 회로도이다. 도 7b는 상기 보호회로의 개략적인 단면도이고, 도 7c는 상기 보호회로의 반도체기판상의 레이아웃이다.
이 보호회로는, 도 7a에 나타낸 바와 같이 p채널 MOS 트랜지스터(P1, P2)와 n채널 MOS 트랜지스터(N1, N2)로 구성되어 있다.
상기 pMOS 트랜지스터(P1)의 소스, 게이트, 백게이트에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P1)의 드레인은 pMOS 트랜지스터(P2)의 소스에 접속되어 있다. pMOS 트랜지스터(P2)의 백게이트에는 전원단자(TV)가 접속되어 있고, 드레인과 게이트에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다.
nMOS 트랜지스터(N1)의 소스, 게이트, 백게이트에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N1)의 드레인은 nMOS 트랜지스터(N2)의 소스에 접속되어 있다. nMOS 트랜지스터(N2)의 드레인과 게이트에는 입출력단자(I/O)가 접속되어 있고, 백게이트에는 접지단자(TG)가 접속되어 있다.
상기 보호회로의 개략적인 단면구조는 도 7b에 나타낸 바와 같이 도 2a에 나타낸 pMOS 트랜지스터(P1, P2)와, 도 3a에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 구조이고, 전원단자(TV), 접지단자(TG), 입출력단자(I/O)로의 접속은 이하와 같이 되어 있다.
pMOS 트랜지스터(P1)의 소스영역(14), 게이트전극(17), n형 웰(12)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P2)의 드레인영역(15), 게이트전극(18)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다.
nMOS 트랜지스터(N1)의 소스영역(21), 게이트전극(24), p형 기판(11)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N2)의 드레인영역(22), 게이트전극(25)에는 입출력단자(I/O)가 접속되어 있다.
또, 상기 보호회로의 반도체기판상의 레이아웃은 도 7c에 나타낸 바와 같이 도 2b에 나타낸 pMOS 트랜지스터(P1, P2)와, 도 3b에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 것이고, 전원단자(TV), 접지단자(TG), 입출력단자(I/O)로의 접속은 도 7b에 나타낸 단면구조에서 설명한 바와 같다.
이렇게 구성된 보호회로에서는, 전원단자(TV)를 전원전위(Vcc)에 접속하고, 접지단자(TG)를 접지전위(GND)에 접속한 경우에 있어서, 입출력단자(I/O)에 인가된 마이너스 전위를 갖는 정전기가 게이트전극(18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 입출력단자(I/O)로 유입되어 온 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또, 입출력단자(I/O)에 인가된 플러스 전위를 갖는 정전기가 게이트전극(25)으로 돌아서 들어갈 때에는 이 게이트전극(25)이 플러스 전위로 여기됨으로써 소스영역(21)과 드레인영역(22) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 입출력단자(I/O)로 유입되어 온 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
제3실시형태
다음으로, 본 발명의 제3실시형태의 보호회로로서 도 2a, 도 2b에 나타낸 pMOS 트랜지스터(P1, P2)를 입출력단자(I/O), 접지단자(TG), 전원단자(TV)에 접속한 제1예, 도 3a, 도 3b에 나타낸 nMOS 트랜지스터(N1, N2)를 입출력단자(I/O), 접지단자(TG), 전원단자(TV)에 접속한 제2예, 이들 제1예와 제2예를 합친 제3예를 설명한다.
도 8은 제3실시형태의 보호회로(제1예)의 구성을 나타낸 반도체기판상의 레이아웃이다.
이 보호회로에서는, 도 8에 나타낸 바와 같이 pMOS 트랜지스터(P1)의 소스영역(14), 게이트전극(17), n형 웰인 백게이트(도시하지 않음)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P2)의 게이트전극(18)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. pMOS 트랜지스터 (P2)의 드레인영역(15)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다. 그 외의 구성은 도 2b에 나타낸 구성과 마찬가지이다.
이렇게 구성된 p채널 MOS 트랜지스터(P1, P2)에서는, 전원단자(TV)를 전원전위(Vcc)에 접속하고, 접지단자(TG)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 마이너스 전위를 갖는 정전기가 부유상태의 게이트전극(18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 접지단자(TG)측으로 돌아서 들어간 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
또, 도 9는 제3실시형태의 보호회로(제2예)의 구성을 나타낸 반도체기판상의 레이아웃이다.
이 보호회로에서는, 도 9에 나타낸 바와 같이 nMOS 트랜지스터(N1)의 소스영역(21), 게이트전극(24), p형 기판인 백게이트(도시하지 않음)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N2)의 게이트전극 (25)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. nMOS 트랜지스터(N2)의 드레인영역(22)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자 (I/O)가 접속되어 있다. 그 외의 구성은 도 3b에 나타낸 구성과 마찬가지이다.
이렇게 구성된 n채널 MOS 트랜지스터(N1, N2)에서는, 접지단자(TG)를 접지전위(GND)에 접속하고, 전원단자(TV)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 플러스 전위를 갖는 정전기가 부유상태의 게이트전극(25)으로 돌아서 들어갈 때, 이 게이트전극(25)이 플러스 전위로 여기됨으로써 소스영역 (21)과 드레인영역(22) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 전원단자(TV)측으로 돌아서 들어간 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
또, 도 10a는 제3실시형태의 보호회로(제3예)의 구성을 나타낸 회로도이다. 도 10b는 상기 보호회로의 개략적인 단면도이고, 도 10c는 상기 보호회로의 반도체기판상의 레이아웃이다.
이 보호회로는, 도 10a에 나타낸 바와 같이 p채널 MOS 트랜지스터(P1, P2)와 n채널 MOS 트랜지스터(N1, N2)로 구성되어 있다.
상기 pMOS 트랜지스터(P1)의 소스, 게이트, 백게이트에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. pMOS 트랜지스터(P1)의 드레인은 pMOS 트랜지스터(P2)의 소스에 접속되어 있다. pMOS 트랜지스터(P2)의 백게이트에는 전원단자(TV)가 접속되어 있고, 게이트에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다.
nMOS 트랜지스터(N1)의 소스, 게이트, 백게이트에는 접지단자(TG)가 접속되어 있다. nMOS 트랜지스터(N1)의 드레인은 nMOS 트랜지스터(N2)의 소스에 접속되어 있다. nMOS 트랜지스터(N2)의 게이트에는 전원단자(TV)가 접속되어 있고, 백게이트에는 접지단자(TG)가 접속되어 있다.
더욱이, pMOS 트랜지스터(P2)의 드레인 및 nMOS 트랜지스터(N2)의 드레인에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다.
상기 보호회로의 개략적인 단면구조는 도 10b에 나타낸 바와 같이 도 2a에 나타낸 pMOS 트랜지스터(P1, P2)와, 도 3a에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 구조이고, 전원단자(TV), 접지단자(TG), 입출력단자(I/O)로의 접속은 이하와 같이 되어 있다.
pMOS 트랜지스터(P1)의 소스영역(14), 게이트전극(17), n형 웰(12) 및 nMOS 트랜지스터(N2)의 게이트전극(25)에는 전원전위(Vcc)가 공급되는 전원단자(TV)가 접속되어 있다. nMOS 트랜지스터(N1)의 소스영역(21), 게이트전극(24), p형 기판(11) 및 pMOS 트랜지스터(P2)의 게이트전극(18)에는 접지전위(GND)가 공급되는 접지단자(TG)가 접속되어 있다. pMOS 트랜지스터(P2)의 드레인영역(15) 및 nMOS 트랜지스터(N2)의 드레인영역(22)에는 입력신호 혹은 출력신호가 입출력되는 입출력단자(I/O)가 접속되어 있다.
또, 상기 보호회로의 반도체기판상의 레이아웃은 도 10c에 나타낸 바와 같이 도 2b에 나타낸 pMOS 트랜지스터(P1, P2)와, 도 3b에 나타낸 nMOS 트랜지스터(N1, N2)를 인접시켜 배치한 것이고, 전원단자(TV), 접지단자(TG), 입출력단자(I/O)로의 접속은 도 10b에 나타낸 단면구조에서 설명한 바와 같다.
이렇게 구성된 p채널 MOS 트랜지스터(P1, P2)에서는, 전원단자(TV)를 전원전위(Vcc)에 접속하고, 접지단자(TG)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 마이너스 전위를 갖는 정전기가 부유상태의 게이트전극(18)으로 돌아서 들어갈 때, 이 게이트전극(18)이 마이너스 전위로 여기됨으로써 소스영역(14)과 드레인영역(15) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(pMOS 트랜지스터(P11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 마이너스 전위를 갖는 정전기의 인가에 의해, 접지단자(TG)측으로 돌아 서 들어간 전하를 전원단자(TV)를 매개로 전원전위(Vcc)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
상술한 바와 같이 구성된 n채널 MOS 트랜지스터(N1, N2)에서는, 접지단자 (TG)를 접지전위(GND)에 접속하고, 전원단자(TV)를 부유상태로 한 조건에 있어서, 입력단자 또는 출력단자에 인가된 플러스 전위를 갖는 정전기가 부유상태의 게이트전극(25)으로 돌아서 들어갈 때, 이 게이트전극(25)이 플러스 전위로 여기됨으로써 소스영역(21)과 드레인영역(22) 사이의 게이트영역의 일부에 채널이 형성되어 종래의 보호소자(nMOS 트랜지스터(N11))보다도 외관상의 트랜지스터 채널길이가 짧아지게 된다. 이에 따라, 플러스 전위를 갖는 정전기의 인가에 의해, 전원단자(TV)측으로 돌아서 들어간 전하를 접지단자(TG)를 매개로 접지전위(GND)로 쉽게 도피시킬 수 있어, 정전기에 의한 내부소자의 파괴를 미연에 방지할 수 있다.
또한, 여기에서는 입출력단자(I/O)를 예로 들어 설명했지만, 신호의 입력만을 행하는 입력단자 또는 출력만을 행하는 출력단자로 한 경우도 마찬가지이다.
또한, 본 발명은 여러 가지의 특정한 실시예와 관련하여 설명했지만, 이에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있음은 물론이다.
이상 설명한 바와 같이 본 발명에 의하면, 반도체회로의 정전기 내량을 향상시킬 수 있는 보호회로를 제공할 수 있다.
도 1a는 종래의 보호회로의 구성을 나타낸 회로도이고,
도 1b는 종래의 상기 보호회로의 개략적인 단면도,
도 1c는 종래의 상기 보호회로의 반도체기판상의 레이아웃,
도 2a는 본 발명의 제1실시형태의 보호회로를 구성하는 p채널 MOS 트랜지스터의 개략적인 단면도,
도 2b는 상기 제1실시형태의 보호회로를 구성하는 상기 p채널 MOS 트랜지스터의 반도체기판상의 레이아웃,
도 3a는 본 발명의 제1실시형태의 보호회로를 구성하는 n채널 MOS 트랜지스터의 개략적인 단면도,
도 3b는 상기 제1실시형태의 보호회로를 구성하는 상기 n채널 MOS 트랜지스터의 반도체기판상의 레이아웃,
도 4a는 본 발명의 제1실시형태의 보호회로의 구성을 나타낸 회로도,
도 4b는 상기 제1실시형태의 상기 보호회로의 개략적인 단면도,
도 4c는 상기 제1실시형태의 상기 보호회로의 반도체기판상의 레이아웃,
도 5는 본 발명의 제2실시형태의 보호회로(제1예)의 구성을 나타낸 반도체기판상의 레이아웃,
도 6은 본 발명의 제2실시형태의 보호회로(제2예)의 구성을 나타낸 반도체기판상의 레이아웃,
도 7a는 본 발명의 제2실시형태의 보호회로(제3예)의 구성을 나타낸 회로도,
도 7b는 상기 제2실시형태의 상기 보호회로의 개략적인 단면도,
도 7c는 상기 제2실시형태의 상기 보호회로의 반도체기판상의 레이아웃,
도 8은 본 발명의 제3실시형태의 보호회로(제1예)의 구성을 나타낸 반도체기판상의 레이아웃,
도 9는 본 발명의 제3실시형태의 보호회로(제2예)의 구성을 나타낸 반도체기판상의 레이아웃,
도 10a는 본 발명의 제3실시형태의 보호회로(제3예)의 구성을 나타낸 회로도,
도 10b는 상기 제3실시형태의 상기 보호회로의 개략적인 단면도,
도 10c는 상기 제3실시형태의 상기 보호회로의 반도체기판상의 레이아웃이다.

Claims (12)

  1. 전원전위가 공급되는 전원단자와,
    접지전위가 공급되는 접지단자,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 전원단자에 접속되어 있는 제1의 p채널 MOS 트랜지스터,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 p채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 전원단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 접지단자에 접속되어 있는 제2의 p채널 MOS 트랜지스터,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 전원단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 구비하여 구성된 것을 특징으로 하는 보호회로.
  2. 제1항에 있어서, 상기 보호회로는 반도체기판 상에 형성된 반도체회로에 설치되고, 상기 전원단자는 상기 반도체회로 내의 전원전위가 공급되는 전원라인에 접속되며, 상기 접지단자는 상기 반도체회로 내의 접지전위가 공급되는 접지라인에 접속되도록 되어 있는 것을 특징으로 하는 보호회로.
  3. 전원전위가 공급되는 전원단자와,
    신호가 입출력되는 입출력단자,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 전원단자에 접속되어 있는 제1의 p채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 p채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 전원단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 입출력단자에 접속되어 있는 제2의 p채널 MOS 트랜지스터를 구비하여 구성된 것을 특징으로 하는 보호회로.
  4. 제3항에 있어서, 접지전위가 공급되는 접지단자와,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 입출력단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 보호회로.
  5. 제3항에 있어서, 상기 입출력단자에 마이너스 전위를 갖는 정전기가 인가된 때, 상기 제2의 p채널 MOS 트랜지스터의 상기 게이트에 상기 마이너스 전위가 공급되어 상기 제2의 p채널 MOS 트랜지스터의 상기 소스와 드레인간에 채널이 형성되도록 되어 있는 것을 특징으로 하는 보호회로.
  6. 접지전위가 공급되는 접지단자와,
    신호가 입출력되는 입출력단자,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트와 드레인이 상기 입출력단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 구비하여 구성된 것을 특징으로 하는 보호회로.
  7. 제6항에 있어서, 상기 입출력단자에 플러스전위를 갖는 정전기가 인가된 때, 상기 제2의 n채널 MOS 트랜지스터의 상기 게이트에 상기 플러스 전위가 공급되어 상기 제2의 n채널 MOS 트랜지스터의 상기 소스와 드레인간에 채널이 형성되도록 되어 있는 것을 특징으로 하는 보호회로.
  8. 전원전위가 공급되는 전원단자와,
    접지전위가 공급되는 접지단자,
    신호가 입출력되는 입출력단자,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 전원단자에 접속되어 있는 제1의 p채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 p채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 전원단자에 접속되어 있으며, 상기 게이트가 상기 접지단자에 접속되어 있고, 상기 드레인이 상기 입출력단자에 접속되어 있는 제2의 p채널 MOS 트랜지스터를 구비하여 구성된 것을 특징으로 하는 보호회로.
  9. 제8항에 있어서, 게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터와,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트가 상기 전원단자에 접속되어 있고, 상기 드레인이 상기 입출력단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 보호회로.
  10. 제8항에 있어서, 상기 접지단자에 접지전위가 공급된 때, 상기 제2의 p채널 MOS 트랜지스터의 상기 게이트에 상기 접지전위가 공급되어 상기 제2의 p채널 MOS 트랜지스터의 상기 소스와 드레인간에 채널이 형성되도록 되어 있는 것을 특징으로 하는 보호회로.
  11. 접지전위가 공급되는 접지단자와,
    전원전위가 공급되는 전원단자,
    신호가 입출력되는 입출력단자,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 게이트, 소스, 백게이트가 상기 접지단자에 접속되어 있는 제1의 n채널 MOS 트랜지스터 및,
    게이트, 소스, 드레인 및 백게이트를 갖추고서 그 중 상기 소스가 상기 제1의 n채널 MOS 트랜지스터의 드레인에 접속되어 있고, 상기 백게이트가 상기 접지단자에 접속되어 있으며, 상기 게이트가 상기 전원단자에 접속되어 있고, 상기 드레인이 상기 입출력단자에 접속되어 있는 제2의 n채널 MOS 트랜지스터를 구비하여 구성된 것을 특징으로 하는 보호회로.
  12. 제11항에 있어서, 상기 제2의 n채널 MOS 트랜지스터의 상기 게이트에 상기 전원전위가 공급되어 상기 제2의 n채널 MOS 트랜지스터의 상기 소스와 드레인간에 채널이 형성되도록 되어 있는 것을 특징으로 하는 보호회로.
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