JP4076261B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の技術分野】
本発明は半導体装置に関するものであり、特にＥＳＤ（Electrostatic Discharge）等の過大入力から内部素子を保護する構成に関するものである。
【０００２】
【従来の技術】
従来、半導体装置において、静電気等の外部からの過大入力によるトランジスタのゲート破壊を防止する構成としては、次のようなものが用いられてきた。例えば、特開平６−２６０６３８号公報には、図９に示すような技術が開示されている。図９の（Ａ）にその平面図を示し、そのａ−ａ線、ｂ−ｂ線断面をそれぞれ同図の（Ｂ）、（Ｃ）に示してある。これは、ＬＤＤ構造のＮチャネルＭＯＳトランジスタにおいて、そのオフセット部Ｘ１〜Ｘ１の低濃度Ｎ型拡散層Ｘ２〜Ｘ２の一部を低濃度Ｐ型拡散層Ｘ３〜Ｘ３に置き換え、この低濃度Ｐ型拡散層Ｘ３〜Ｘ３と高濃度Ｎ型拡散層Ｘ４〜Ｘ４とを接するように構成したものである。これは、低濃度Ｐ型拡散層Ｘ３〜Ｘ３と高濃度Ｎ型拡散層Ｘ４〜Ｘ４との接触部でトランジスタ耐圧が決まることから、低濃度Ｐ型拡散層Ｘ３〜Ｘ３の濃度を制御することにより、ゲート膜耐圧よりトランジスタ耐圧を低くしてＥＳＤ等の過大入力によるゲート破壊を防止するものである。
【０００３】
また、特開平６−２５２３５５号公報には、図１０に示すようにＰ型ウェルＹ１に、パッドＹ２に接続された高濃度Ｎ型拡散層Ｙ３とパッドＹ２の下に形成された高濃度Ｎ型拡散層Ｙ４とを設けてダイオードを構成したものが開示されている。同図においてＹ５〜Ｙ５はＰ型ウェル接続領域であり、Ｐ型ウェルＹ１を配線Ｙ６〜Ｙ６を介して基板電位ＶＳＳ（０Ｖ）に対して負の電源に接続される。これは、高濃Ｎ型度拡散層Ｙ４の不純物濃度を同一基板に設けられた他の能動素子（例えば、ＮチャネルＭＯＳトランジスタＹ７）を構成する高濃度Ｎ型拡散層のそれより高くし、ダイオードの耐電圧を下げて他の能動素子を保護するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、図９のものではＭＯＳトランジスタの特性に変化がみられ、このようなＭＯＳトランジスタから出力バッファ回路を構成することは好ましくない。また、図１０のものでは、ダイオードはクランプ後、高抵抗になるため、静電気のサージ等、大電流に対しては不向きである。
【０００５】
【課題を解決するための手段】
そこで、本発明では、半導体基板またはウェル上に設けられたＭＯＳトランジスタのドレインとサブストレートとを上記半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続することにより、トランジスタの特性を大きく変えることなく、トランジスタ耐圧を下げて静電気のサージ等、大電流によるゲート破壊を抑える。
【０００６】
【発明の実施の形態】
半導体基板またはウェル上に設けられたＭＯＳトランジスタのドレインとサブストレートとを上記半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続した半導体装置を構成する。
【０００７】
また、第１の導電型の半導体基板またはウェルと、上記第１の導電型の半導体基板またはウェル上に設けられ、第１の導電型とは異なる第２の導電型のＭＯＳトランジスタと、上記半導体基板またはウェルと同じ導電型であってより高い不純物濃度のサブストレートとを備え、上記ＭＯＳトランジスタのドレインと上記サブストレートとを上記半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してある半導体装置を構成することも好ましい。ここで、上記ドレイン、上記サブストレートの接続部によりツェナーダイオードをなし、上記サブストレートは配線により上記ＭＯＳトランジスタのソースに接続されていることも好ましい。
【０００８】
また、第１の導電型の第１の半導体基板またはウェルと、上記第１の導電型の半導体基板またはウェル上に設けられ、第１の導電型とは異なる第２の導電型の第１のＭＯＳトランジスタと、上記第１の半導体基板またはウェル上に設けられ、上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度であり、配線により上記第１のＭＯＳトランジスタのソースに接続される第１のサブストレートと、上記第１の半導体基板上に設けられた上記第２の導電型の第２のウェルまたは上記第１のウェルを設けた上記第２の導電型の第２の半導体基板と、上記第２の半導体基板またはウェル上に設けられ、上記第１の導電型の第２のＭＯＳトランジスタと、上記第２の半導体基板またはウェル上に設けられ、上記第２の半導体基板またはウェルと同じ導電型であってより高い不純物濃度であり、配線により上記第２のＭＯＳトランジスタのソースに接続される第２のサブストレートとを備え、上記第１のＭＯＳトランジスタのドレインと上記第１のサブストレートとを上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してあり、上記第２のＭＯＳトランジスタのドレインと上記第２のサブストレートとを上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してある半導体装置を構成することも好ましい。
【０００９】
【実施例】
次に本発明の第一実施例の半導体装置について説明する。本例は出力トランジスタに対して本発明を適用したものであり、その構成について、図１の工程図を参照しながらその工程に沿って説明する。
【００１０】
まず、図１の（Ａ）に示すように出力トランジスタとしての一対のＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと示す。）のドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１とを向かい合うように形成する。なお、同図において、１はＰ型ウェル（またはＰ型基板）であり、２はＮ型ウェルであり、Ｇ１〜Ｇ１はトランジスタのゲートであり、Ｓ１は一対のトランジスタの共通のソースである。３はゲート酸化膜であり、４〜４は素子分離領域である。これらドレインＤ１〜Ｄ１及びソースＳ１は、高濃度Ｐ型拡散領域であり、サブストレートＳｕ１〜Ｓｕ１は高濃度Ｎ型拡散領域である。
【００１１】
次に図１の（Ｂ）に示すようにレジスト５〜５をマスクとしてドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１との間のＮ型ウェル２にＰ31をドープする。なお、ＮチャネルＭＯＳトランジスタにて出力トランジスタを構成する際はＰ型ウェルにＢ11をドープしても良い。
【００１２】
次にアニール処理を施してＰ31を拡散させると、図１の（Ｃ）に示すようにサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に高濃度Ｎ型拡散領域６〜６が形成され、ＰＮ接合が形成される。このＰＮ接合はツェナーダイオードをなす。
【００１３】
この後、特に図示しないが、フィールド絶縁膜を形成し、サブストレート配線、ソース配線、ドレイン配線、ゲート配線をそれぞれの拡散領域に対応して施して図１の（Ｄ）に示すように配線を行い、保護回路を形成する。同図においてＶＤＤは電源端子（例えば、＋５Ｖ）としてのパッドであり、ＴＰはＩＣ外部への出力端子としてのパッドであり、例えば、ＩＣ評価用のテストピンである。図１の（Ｄ）においてはサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に形成されるツェナーダイオードを破線Ｚｄにて示してある。また、図１の（Ｄ）においては、便宜上、ゲート酸化膜、フィールド絶縁膜、コンタクトホール等は示さないこととする。また、この保護回路の等価回路は図２に示される。同図において、図１に示すものと同じ符号は図１に示したものと同じ構成要素を示してあり、これ以降に述べる各図においても同様である。
【００１４】
次に以上のように構成される本例の動作について説明する。
【００１５】
ここでは、パッドＶＤＤ、パッドＴＰの電位をＶＤＤ、ＴＰとして、ＶＤＤ＞ＴＰであり、パッドＶＤＤから正のサージ電流が入ると想定して図３を参照しながら説明する。同図においては動作説明に必要な部分、図１の（Ｄ）の左半分のみを示してある。なお、同図において破線Ｔｒ１はソースＳ１、Ｎ型ウェル２、ドレインＤ１間に存在するラテラルバイポーラトランジスタを示してある。
【００１６】
サージが入ると、まず、ブレイクダウン電圧の低いツェナーダイオードＺｄにおいてブレイクダウンを起こし、矢印ａ１の向きに電流が流れる。
【００１７】
ツェナーダイオードＺｄのブレイクダウンにより、Ｎ型ウェルの電位が低下し、ソースＳ１、Ｎ型ウェル２間のＰＮ接合の順方向（矢印ｂ１）に電流が流れる。
【００１８】
これにより、ラテラルバイポーラトランジスタＴｒ１がオンし、ソースＳ１、ドレインＤ１間に矢印ｃ１の向きに大電流が流れる。これにより、サージ電流はパッドＴＰに流され、ゲート破壊が回避される。ラテラルバイポーラトランジスタＴｒ１により、サージ電流を流すため、従来の逆バイアスのダイオードを保護回路として動作させたものと比べ、より大きな値の電流を流すことができる。
【００１９】
さて、Ｐ31のドーズ量とドレインＤ１、サブストレートＳｕ１間の耐圧との関係は図４に示されるようになる。同図に示されるようにＰ31のドーズ量を多くすることにより、ドレインＤ１、サブストレートＳｕ１間の耐圧を下げることができる。このようにドーズ量を制御することによりＩＣの仕様に合わせてブレイクダウン電圧を設定し、仕様に合った耐圧のＩＣを得ることができる。また、ドレイン、ゲート、ソースに渡るトランジスタ領域には不要なインプラが行われておらず、トランジスタの特性に変化はない。
【００２０】
なお、上記第一実施例ではＰチャネルＭＯＳトランジスタについて保護回路を構成したが、ＣＭＯＳ構成のＩＣにおいてはＮチャネルＭＯＳトランジスタ側についても同様に保護回路を設けることが好ましい。これについて第二実施例として以下に述べる。図５は本例の構成を示す平面図であり、同図において、Ｔ１、Ｔ２はそれぞれ一対のＰチャネルＭＯＳトランジスタが形成されるトランジスタ領域、一対のＮチャネルＭＯＳトランジスタが形成されるトランジスタ領域である。サブストレート配線ＳｕＬ１〜ＳｕＬ１は電源配線ＶＤＤ（この電源配線は外部電源を受ける高電位側のパッドに接続されるものであり、便宜上、パッドＶＤＤと同様の符号で示すこととする。）に接続される。ドレイン配線ＤＬ１〜ＤＬ１は、配線ＴＰＬを介してパッドＴＰに接続される。ソース配線ＳＬ１は電源配線ＶＤＤに接続される。ＧＬ１〜ＧＬ１はゲート配線であり、図示しない内部回路に接続される。サブストレート配線ＳｕＬ２〜ＳｕＬ２は電源配線ＶＳＳ（この電源配線は外部電源を受ける接地電位側のパッドに接続されるものであり、通常ＯＶであるとする。）に接続される。ドレイン配線ＤＬ２〜ＤＬ２は、配線ＴＰＬを介してパッドＴＰに接続される。ソース配線ＳＬ２は電源配線ＶＳＳに接続される。ＧＬ２〜ＧＬ２はゲート配線であり、図示しない内部回路に接続される。これら各配線はそれぞれのコンタクトホールＣＨ〜ＣＨを介して後述するそれぞれの拡散領域に接続される。
【００２１】
次に本例の内部構成について、図５のＡ−Ａ線断面における、工程断面を示した図６の（Ａ）〜（Ｄ）を参照しながら工程順に説明する。なお、同図においてパッドＰＴの部分については便宜上省略してある。
【００２２】
まず、図６の（Ａ）に示すように一対のＰチャネルＭＯＳトランジスタのドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１とを向かい合うように形成し、同様に一対のＮチャネルＭＯＳトランジスタのドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２とを向かい合うように形成する。なお、同図において、Ｓ２は一対のＮチャネルＭＯＳトランジスタの共通のソースである。これらドレインＤ２〜Ｄ２及びソースＳ２は、高濃度Ｎ型拡散領域であり、サブストレートＳｕ１〜Ｓｕ１は高濃度Ｐ型拡散領域である。
【００２３】
次に図６の（Ｂ）に示すようにレジスト７〜７をマスクとしてドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１との間のＮ型ウェル２及びドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２との間のＰ型ウェル１にＰ31をドープする。
【００２４】
次にアニール処理を施してＰ31を拡散させると、図６の（Ｃ）に示すようにサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に高濃度Ｎ型拡散領域６〜６が形成され、ＰＮ接合が形成される。また、ドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２との間に高濃度Ｎ型拡散領域８〜８が形成され、ＰＮ接合が形成される。これらのＰＮ接合はツェナーダイオードをなす。
【００２５】
この後、図６の（Ｄ）に示すようにフィールド絶縁膜９〜９を形成し、コンタクトホールＣＨ〜ＣＨを形成し、サブストレートＳｕ１〜Ｓｕ１、ドレインＤ１〜Ｄ１、ソースＳ１にそれぞれサブストレート配線ＳｕＬ１〜ＳｕＬ１、ドレイン配線Ｌ１〜Ｌ１、ソース配線Ｓ１を接続し、サブストレートＳｕ２〜Ｓｕ２、ドレインＤ２〜Ｄ２、ソースＳ２にそれぞれサブストレート配線ＳｕＬ２〜ＳｕＬ２、ドレイン配線Ｌ２〜Ｌ２、ソース配線Ｓ２を接続する。次にフィールド絶縁膜１０〜１０を形成し、コンタクトホールＣＨ〜ＣＨを形成し、ゲートＧ１〜Ｇ１にゲート配線ＧＬ１〜ＧＬ１を接続し、ゲートＧ２〜Ｇ２にゲート配線ＧＬ２〜ＧＬ２を接続する。さらに、パッシベーション膜１１を形成する。
【００２６】
図６の（Ｄ）に述べた各配線は図６の（Ｅ）に示すように結線されて保護回路が形成される。図６の（Ｅ）においてはサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に形成されるツェナーダイオード、サブストレートＳｕ２〜Ｓｕ２とドレインＤ２〜Ｄ２との間に形成されるツェナーダイオードをそれぞれ破線Ｚｄ１〜Ｚｄ１、Ｚｄ２〜Ｚｄ２にて示してある。また、図６の（Ｅ）においては、便宜上、ゲート酸化膜、フィールド絶縁膜、コンタクトホール等は示さないこととする。また、この保護回路の等価回路は図７に示される。
【００２７】
さて、図６の（Ｅ）に示される保護回路においても、パッドＶＤＤ、パッドＴＰの電位をＶＤＤ、ＴＰとして、ＶＤＤ＞ＴＰであり、パッドＶＤＤから正のサージ電流が入ると想定した場合、ＰチャネルＭＯＳトランジスタ側において、図３に示した動作によってパッドＴＰ側にサージ電流を流し、ゲート破壊を防止する。さらに、電源配線ＶＳＳ、パッドＴＰの電位をＶＳＳ、ＴＰとして、ＶＳＳ＜ＴＰであり、電源配線ＶＳＳから負のサージ電流が入ると想定した場合は、図８に示すように、ＮチャネルＭＯＳトランジスタ側において、ツェナーダイオードＺｄ２にてブレイクダウンが生じて矢印ａ２に示すように電流が流れ、Ｐ型ウェル１の電位が上がり矢印ｂ２に示すように電流が流れる。これによりラテラルバイポーラトランジスタＴｒ２がオンとなり、矢印ｃ２に示すように電流が流れてサージ電流はパッドＴＰから電源配線ＶＳＳ側に流れ、ゲート破壊は防止される。このように本例においても上記第一実施例と同様の作用効果を奏する。
【００２８】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのドレインとサブストレートとを半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続してツェナーダイオードを形成してある。このため、静電気によるサージ電流が電源供給用のパッド等から入力された際、ゲート耐圧より低い電圧で起こる上記ツェナーダイオードでのブレイクダウンにより、上記ＭＯＳトランジスタに潜在的に存在するラテラルバイポーラトランジスタをオンとし、これを介してサージ電流を流すことにより、ゲート破壊を防止できる。すなわち、トランジスタ領域に不要な不純物をインプラすることがないため、ＭＯＳトランジスタの特性を大きく変えることなく、トランジスタ耐圧を下げて静電気のサージ等、大電流によるゲート破壊を抑えることが可能となる。また、ドレインとサブストレートとにインプラする不純物のドーズ量を制御することにより上記ツェナーダイオードのブレイクダウン電圧を設定し、仕様に合った耐圧のＩＣを得ることができる。
【図面の簡単な説明】
【図１】本発明の第一実施例の半導体装置の構成を説明するための説明図。
【図２】図１の要部を説明するための説明図。
【図３】図１の動作説明のための説明図。
【図４】図１の動作説明のための説明図。
【図５】本発明の第二実施例の半導体装置の構成を説明するための説明図。
【図６】本発明の第二実施例の半導体装置の構成を説明するための説明図。
【図７】図６の要部を説明するための説明図。
【図８】図６の動作説明のための説明図。
【図９】従来の技術の構成を説明するための説明図。
【図１０】従来の技術の構成を説明するための説明図。
【符号の説明】
Ｓｕ１、Ｓｕ２ サブストレート
Ｄ１、Ｄ２ ドレイン
１ Ｐ型ウェル
２ Ｎ型ウェル
Ｚｄ、Ｚｄ１、Ｚｄ２ ツェナーダイオード
【発明の技術分野】
本発明は半導体装置に関するものであり、特にＥＳＤ（Electrostatic Discharge）等の過大入力から内部素子を保護する構成に関するものである。
【０００２】
【従来の技術】
従来、半導体装置において、静電気等の外部からの過大入力によるトランジスタのゲート破壊を防止する構成としては、次のようなものが用いられてきた。例えば、特開平６−２６０６３８号公報には、図９に示すような技術が開示されている。図９の（Ａ）にその平面図を示し、そのａ−ａ線、ｂ−ｂ線断面をそれぞれ同図の（Ｂ）、（Ｃ）に示してある。これは、ＬＤＤ構造のＮチャネルＭＯＳトランジスタにおいて、そのオフセット部Ｘ１〜Ｘ１の低濃度Ｎ型拡散層Ｘ２〜Ｘ２の一部を低濃度Ｐ型拡散層Ｘ３〜Ｘ３に置き換え、この低濃度Ｐ型拡散層Ｘ３〜Ｘ３と高濃度Ｎ型拡散層Ｘ４〜Ｘ４とを接するように構成したものである。これは、低濃度Ｐ型拡散層Ｘ３〜Ｘ３と高濃度Ｎ型拡散層Ｘ４〜Ｘ４との接触部でトランジスタ耐圧が決まることから、低濃度Ｐ型拡散層Ｘ３〜Ｘ３の濃度を制御することにより、ゲート膜耐圧よりトランジスタ耐圧を低くしてＥＳＤ等の過大入力によるゲート破壊を防止するものである。
【０００３】
また、特開平６−２５２３５５号公報には、図１０に示すようにＰ型ウェルＹ１に、パッドＹ２に接続された高濃度Ｎ型拡散層Ｙ３とパッドＹ２の下に形成された高濃度Ｎ型拡散層Ｙ４とを設けてダイオードを構成したものが開示されている。同図においてＹ５〜Ｙ５はＰ型ウェル接続領域であり、Ｐ型ウェルＹ１を配線Ｙ６〜Ｙ６を介して基板電位ＶＳＳ（０Ｖ）に対して負の電源に接続される。これは、高濃Ｎ型度拡散層Ｙ４の不純物濃度を同一基板に設けられた他の能動素子（例えば、ＮチャネルＭＯＳトランジスタＹ７）を構成する高濃度Ｎ型拡散層のそれより高くし、ダイオードの耐電圧を下げて他の能動素子を保護するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、図９のものではＭＯＳトランジスタの特性に変化がみられ、このようなＭＯＳトランジスタから出力バッファ回路を構成することは好ましくない。また、図１０のものでは、ダイオードはクランプ後、高抵抗になるため、静電気のサージ等、大電流に対しては不向きである。
【０００５】
【課題を解決するための手段】
そこで、本発明では、半導体基板またはウェル上に設けられたＭＯＳトランジスタのドレインとサブストレートとを上記半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続することにより、トランジスタの特性を大きく変えることなく、トランジスタ耐圧を下げて静電気のサージ等、大電流によるゲート破壊を抑える。
【０００６】
【発明の実施の形態】
半導体基板またはウェル上に設けられたＭＯＳトランジスタのドレインとサブストレートとを上記半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続した半導体装置を構成する。
【０００７】
また、第１の導電型の半導体基板またはウェルと、上記第１の導電型の半導体基板またはウェル上に設けられ、第１の導電型とは異なる第２の導電型のＭＯＳトランジスタと、上記半導体基板またはウェルと同じ導電型であってより高い不純物濃度のサブストレートとを備え、上記ＭＯＳトランジスタのドレインと上記サブストレートとを上記半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してある半導体装置を構成することも好ましい。ここで、上記ドレイン、上記サブストレートの接続部によりツェナーダイオードをなし、上記サブストレートは配線により上記ＭＯＳトランジスタのソースに接続されていることも好ましい。
【０００８】
また、第１の導電型の第１の半導体基板またはウェルと、上記第１の導電型の半導体基板またはウェル上に設けられ、第１の導電型とは異なる第２の導電型の第１のＭＯＳトランジスタと、上記第１の半導体基板またはウェル上に設けられ、上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度であり、配線により上記第１のＭＯＳトランジスタのソースに接続される第１のサブストレートと、上記第１の半導体基板上に設けられた上記第２の導電型の第２のウェルまたは上記第１のウェルを設けた上記第２の導電型の第２の半導体基板と、上記第２の半導体基板またはウェル上に設けられ、上記第１の導電型の第２のＭＯＳトランジスタと、上記第２の半導体基板またはウェル上に設けられ、上記第２の半導体基板またはウェルと同じ導電型であってより高い不純物濃度であり、配線により上記第２のＭＯＳトランジスタのソースに接続される第２のサブストレートとを備え、上記第１のＭＯＳトランジスタのドレインと上記第１のサブストレートとを上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してあり、上記第２のＭＯＳトランジスタのドレインと上記第２のサブストレートとを上記第１の半導体基板またはウェルと同じ導電型であってより高い不純物濃度の拡散領域にて接続してある半導体装置を構成することも好ましい。
【０００９】
【実施例】
次に本発明の第一実施例の半導体装置について説明する。本例は出力トランジスタに対して本発明を適用したものであり、その構成について、図１の工程図を参照しながらその工程に沿って説明する。
【００１０】
まず、図１の（Ａ）に示すように出力トランジスタとしての一対のＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと示す。）のドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１とを向かい合うように形成する。なお、同図において、１はＰ型ウェル（またはＰ型基板）であり、２はＮ型ウェルであり、Ｇ１〜Ｇ１はトランジスタのゲートであり、Ｓ１は一対のトランジスタの共通のソースである。３はゲート酸化膜であり、４〜４は素子分離領域である。これらドレインＤ１〜Ｄ１及びソースＳ１は、高濃度Ｐ型拡散領域であり、サブストレートＳｕ１〜Ｓｕ１は高濃度Ｎ型拡散領域である。
【００１１】
次に図１の（Ｂ）に示すようにレジスト５〜５をマスクとしてドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１との間のＮ型ウェル２にＰ31をドープする。なお、ＮチャネルＭＯＳトランジスタにて出力トランジスタを構成する際はＰ型ウェルにＢ11をドープしても良い。
【００１２】
次にアニール処理を施してＰ31を拡散させると、図１の（Ｃ）に示すようにサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に高濃度Ｎ型拡散領域６〜６が形成され、ＰＮ接合が形成される。このＰＮ接合はツェナーダイオードをなす。
【００１３】
この後、特に図示しないが、フィールド絶縁膜を形成し、サブストレート配線、ソース配線、ドレイン配線、ゲート配線をそれぞれの拡散領域に対応して施して図１の（Ｄ）に示すように配線を行い、保護回路を形成する。同図においてＶＤＤは電源端子（例えば、＋５Ｖ）としてのパッドであり、ＴＰはＩＣ外部への出力端子としてのパッドであり、例えば、ＩＣ評価用のテストピンである。図１の（Ｄ）においてはサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に形成されるツェナーダイオードを破線Ｚｄにて示してある。また、図１の（Ｄ）においては、便宜上、ゲート酸化膜、フィールド絶縁膜、コンタクトホール等は示さないこととする。また、この保護回路の等価回路は図２に示される。同図において、図１に示すものと同じ符号は図１に示したものと同じ構成要素を示してあり、これ以降に述べる各図においても同様である。
【００１４】
次に以上のように構成される本例の動作について説明する。
【００１５】
ここでは、パッドＶＤＤ、パッドＴＰの電位をＶＤＤ、ＴＰとして、ＶＤＤ＞ＴＰであり、パッドＶＤＤから正のサージ電流が入ると想定して図３を参照しながら説明する。同図においては動作説明に必要な部分、図１の（Ｄ）の左半分のみを示してある。なお、同図において破線Ｔｒ１はソースＳ１、Ｎ型ウェル２、ドレインＤ１間に存在するラテラルバイポーラトランジスタを示してある。
【００１６】
サージが入ると、まず、ブレイクダウン電圧の低いツェナーダイオードＺｄにおいてブレイクダウンを起こし、矢印ａ１の向きに電流が流れる。
【００１７】
ツェナーダイオードＺｄのブレイクダウンにより、Ｎ型ウェルの電位が低下し、ソースＳ１、Ｎ型ウェル２間のＰＮ接合の順方向（矢印ｂ１）に電流が流れる。
【００１８】
これにより、ラテラルバイポーラトランジスタＴｒ１がオンし、ソースＳ１、ドレインＤ１間に矢印ｃ１の向きに大電流が流れる。これにより、サージ電流はパッドＴＰに流され、ゲート破壊が回避される。ラテラルバイポーラトランジスタＴｒ１により、サージ電流を流すため、従来の逆バイアスのダイオードを保護回路として動作させたものと比べ、より大きな値の電流を流すことができる。
【００１９】
さて、Ｐ31のドーズ量とドレインＤ１、サブストレートＳｕ１間の耐圧との関係は図４に示されるようになる。同図に示されるようにＰ31のドーズ量を多くすることにより、ドレインＤ１、サブストレートＳｕ１間の耐圧を下げることができる。このようにドーズ量を制御することによりＩＣの仕様に合わせてブレイクダウン電圧を設定し、仕様に合った耐圧のＩＣを得ることができる。また、ドレイン、ゲート、ソースに渡るトランジスタ領域には不要なインプラが行われておらず、トランジスタの特性に変化はない。
【００２０】
なお、上記第一実施例ではＰチャネルＭＯＳトランジスタについて保護回路を構成したが、ＣＭＯＳ構成のＩＣにおいてはＮチャネルＭＯＳトランジスタ側についても同様に保護回路を設けることが好ましい。これについて第二実施例として以下に述べる。図５は本例の構成を示す平面図であり、同図において、Ｔ１、Ｔ２はそれぞれ一対のＰチャネルＭＯＳトランジスタが形成されるトランジスタ領域、一対のＮチャネルＭＯＳトランジスタが形成されるトランジスタ領域である。サブストレート配線ＳｕＬ１〜ＳｕＬ１は電源配線ＶＤＤ（この電源配線は外部電源を受ける高電位側のパッドに接続されるものであり、便宜上、パッドＶＤＤと同様の符号で示すこととする。）に接続される。ドレイン配線ＤＬ１〜ＤＬ１は、配線ＴＰＬを介してパッドＴＰに接続される。ソース配線ＳＬ１は電源配線ＶＤＤに接続される。ＧＬ１〜ＧＬ１はゲート配線であり、図示しない内部回路に接続される。サブストレート配線ＳｕＬ２〜ＳｕＬ２は電源配線ＶＳＳ（この電源配線は外部電源を受ける接地電位側のパッドに接続されるものであり、通常ＯＶであるとする。）に接続される。ドレイン配線ＤＬ２〜ＤＬ２は、配線ＴＰＬを介してパッドＴＰに接続される。ソース配線ＳＬ２は電源配線ＶＳＳに接続される。ＧＬ２〜ＧＬ２はゲート配線であり、図示しない内部回路に接続される。これら各配線はそれぞれのコンタクトホールＣＨ〜ＣＨを介して後述するそれぞれの拡散領域に接続される。
【００２１】
次に本例の内部構成について、図５のＡ−Ａ線断面における、工程断面を示した図６の（Ａ）〜（Ｄ）を参照しながら工程順に説明する。なお、同図においてパッドＰＴの部分については便宜上省略してある。
【００２２】
まず、図６の（Ａ）に示すように一対のＰチャネルＭＯＳトランジスタのドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１とを向かい合うように形成し、同様に一対のＮチャネルＭＯＳトランジスタのドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２とを向かい合うように形成する。なお、同図において、Ｓ２は一対のＮチャネルＭＯＳトランジスタの共通のソースである。これらドレインＤ２〜Ｄ２及びソースＳ２は、高濃度Ｎ型拡散領域であり、サブストレートＳｕ１〜Ｓｕ１は高濃度Ｐ型拡散領域である。
【００２３】
次に図６の（Ｂ）に示すようにレジスト７〜７をマスクとしてドレインＤ１〜Ｄ１とサブストレートＳｕ１〜Ｓｕ１との間のＮ型ウェル２及びドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２との間のＰ型ウェル１にＰ31をドープする。
【００２４】
次にアニール処理を施してＰ31を拡散させると、図６の（Ｃ）に示すようにサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に高濃度Ｎ型拡散領域６〜６が形成され、ＰＮ接合が形成される。また、ドレインＤ２〜Ｄ２とサブストレートＳｕ２〜Ｓｕ２との間に高濃度Ｎ型拡散領域８〜８が形成され、ＰＮ接合が形成される。これらのＰＮ接合はツェナーダイオードをなす。
【００２５】
この後、図６の（Ｄ）に示すようにフィールド絶縁膜９〜９を形成し、コンタクトホールＣＨ〜ＣＨを形成し、サブストレートＳｕ１〜Ｓｕ１、ドレインＤ１〜Ｄ１、ソースＳ１にそれぞれサブストレート配線ＳｕＬ１〜ＳｕＬ１、ドレイン配線Ｌ１〜Ｌ１、ソース配線Ｓ１を接続し、サブストレートＳｕ２〜Ｓｕ２、ドレインＤ２〜Ｄ２、ソースＳ２にそれぞれサブストレート配線ＳｕＬ２〜ＳｕＬ２、ドレイン配線Ｌ２〜Ｌ２、ソース配線Ｓ２を接続する。次にフィールド絶縁膜１０〜１０を形成し、コンタクトホールＣＨ〜ＣＨを形成し、ゲートＧ１〜Ｇ１にゲート配線ＧＬ１〜ＧＬ１を接続し、ゲートＧ２〜Ｇ２にゲート配線ＧＬ２〜ＧＬ２を接続する。さらに、パッシベーション膜１１を形成する。
【００２６】
図６の（Ｄ）に述べた各配線は図６の（Ｅ）に示すように結線されて保護回路が形成される。図６の（Ｅ）においてはサブストレートＳｕ１〜Ｓｕ１とドレインＤ１〜Ｄ１との間に形成されるツェナーダイオード、サブストレートＳｕ２〜Ｓｕ２とドレインＤ２〜Ｄ２との間に形成されるツェナーダイオードをそれぞれ破線Ｚｄ１〜Ｚｄ１、Ｚｄ２〜Ｚｄ２にて示してある。また、図６の（Ｅ）においては、便宜上、ゲート酸化膜、フィールド絶縁膜、コンタクトホール等は示さないこととする。また、この保護回路の等価回路は図７に示される。
【００２７】
さて、図６の（Ｅ）に示される保護回路においても、パッドＶＤＤ、パッドＴＰの電位をＶＤＤ、ＴＰとして、ＶＤＤ＞ＴＰであり、パッドＶＤＤから正のサージ電流が入ると想定した場合、ＰチャネルＭＯＳトランジスタ側において、図３に示した動作によってパッドＴＰ側にサージ電流を流し、ゲート破壊を防止する。さらに、電源配線ＶＳＳ、パッドＴＰの電位をＶＳＳ、ＴＰとして、ＶＳＳ＜ＴＰであり、電源配線ＶＳＳから負のサージ電流が入ると想定した場合は、図８に示すように、ＮチャネルＭＯＳトランジスタ側において、ツェナーダイオードＺｄ２にてブレイクダウンが生じて矢印ａ２に示すように電流が流れ、Ｐ型ウェル１の電位が上がり矢印ｂ２に示すように電流が流れる。これによりラテラルバイポーラトランジスタＴｒ２がオンとなり、矢印ｃ２に示すように電流が流れてサージ電流はパッドＴＰから電源配線ＶＳＳ側に流れ、ゲート破壊は防止される。このように本例においても上記第一実施例と同様の作用効果を奏する。
【００２８】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのドレインとサブストレートとを半導体基板またはウェルと同じ導電型であってより不純物濃度の高い拡散領域にて接続してツェナーダイオードを形成してある。このため、静電気によるサージ電流が電源供給用のパッド等から入力された際、ゲート耐圧より低い電圧で起こる上記ツェナーダイオードでのブレイクダウンにより、上記ＭＯＳトランジスタに潜在的に存在するラテラルバイポーラトランジスタをオンとし、これを介してサージ電流を流すことにより、ゲート破壊を防止できる。すなわち、トランジスタ領域に不要な不純物をインプラすることがないため、ＭＯＳトランジスタの特性を大きく変えることなく、トランジスタ耐圧を下げて静電気のサージ等、大電流によるゲート破壊を抑えることが可能となる。また、ドレインとサブストレートとにインプラする不純物のドーズ量を制御することにより上記ツェナーダイオードのブレイクダウン電圧を設定し、仕様に合った耐圧のＩＣを得ることができる。
【図面の簡単な説明】
【図１】本発明の第一実施例の半導体装置の構成を説明するための説明図。
【図２】図１の要部を説明するための説明図。
【図３】図１の動作説明のための説明図。
【図４】図１の動作説明のための説明図。
【図５】本発明の第二実施例の半導体装置の構成を説明するための説明図。
【図６】本発明の第二実施例の半導体装置の構成を説明するための説明図。
【図７】図６の要部を説明するための説明図。
【図８】図６の動作説明のための説明図。
【図９】従来の技術の構成を説明するための説明図。
【図１０】従来の技術の構成を説明するための説明図。
【符号の説明】
Ｓｕ１、Ｓｕ２ サブストレート
Ｄ１、Ｄ２ ドレイン
１ Ｐ型ウェル
２ Ｎ型ウェル
Ｚｄ、Ｚｄ１、Ｚｄ２ ツェナーダイオード
Claims (1)
- 第１の導電型の半導体基板またはウェルと、
上記第１の導電型の半導体基板またはウェル上に設けられて、第１の導電型とは異なる第２の導電型のソース及びドレイン拡散領域を有し、平面上、前記ソース領域を中心に両サイドにゲート電極が分岐して配置され、その外側両サイドにドレイン領域が分岐して配置されたＭＯＳトランジスタと、
上記ドレイン領域の外側両サイドに分岐して配置された、上記半導体基板またはウェルと同じ導電型であってより高い不純物濃度のサブストレート拡散領域と、
上記ソース領域と上記サブストレート拡散領域とを接続し電源電圧が印加される電源配線とを備え、
向かい合って配置された上記ドレイン拡散領域と上記サブストレート拡散領域とを、上記半導体基板またはウェルと同じ導電型であって、より高い不純物濃度を有する上記サブストレート拡散領域とは別の高濃度拡散領域にて接続することにより、それぞれの上記ドレイン拡散領域と上記高濃度拡散領域との接続部にツェナーダイオードを形成し、上記電源配線へのサージに対して、上記ツェナーダイオードのブレークダウンに続き上記ソース・ドレイン拡散領間に形成されたラテラルバイポーラトランジスタをオンさせて、上記ドレイン拡散領域に向けて電流を流すことで上記サージに対して上記ＭＯＳトランジスタを保護することを特徴とする半導体装置。
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| JP05501098A JP4076261B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体装置 |
Applications Claiming Priority (1)
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| JP05501098A JP4076261B2 (ja) | 1998-03-06 | 1998-03-06 | 半導体装置 |
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| JPH11251446A JPH11251446A (ja) | 1999-09-17 |
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Family Applications (1)
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|---|---|
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|---|---|---|---|---|
| JP5295603B2 (ja) * | 2008-03-27 | 2013-09-18 | ラピスセミコンダクタ株式会社 | Ｅｓｄ保護素子及びその製造方法 |
-
1998
- 1998-03-06 JP JP05501098A patent/JP4076261B2/ja not_active Expired - Lifetime
Also Published As
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| JPH11251446A (ja) | 1999-09-17 |
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