JPH0774008A - コード設定回路 - Google Patents
コード設定回路Info
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- JPH0774008A JPH0774008A JP5240354A JP24035493A JPH0774008A JP H0774008 A JPH0774008 A JP H0774008A JP 5240354 A JP5240354 A JP 5240354A JP 24035493 A JP24035493 A JP 24035493A JP H0774008 A JPH0774008 A JP H0774008A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- setting circuit
- code setting
- cutting
- drain
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Abstract
(57)【要約】
【目的】 トリミング時の薄膜抵抗切断の際に生ずる外
部電源からの高圧ノイズパルスによるトランジスタの破
壊を防ぐ。 【構成】 ＮＭＯＳトランジスタ３１〜３３と切断電圧
印加パッド６１〜６３との各間に、ＰＮ接合ダイオード
８１〜８３を挿入する。外部電源からの高圧ノイズパル
スがパッド６１〜６３に加わるとき、各ダイオード８１
〜８３の一方向性機能によってＮＭＯＳトランジスタ３
１〜３３へはノイズパルスは伝わらず、トランジスタの
破壊は生じない。
部電源からの高圧ノイズパルスによるトランジスタの破
壊を防ぐ。 【構成】 ＮＭＯＳトランジスタ３１〜３３と切断電圧
印加パッド６１〜６３との各間に、ＰＮ接合ダイオード
８１〜８３を挿入する。外部電源からの高圧ノイズパル
スがパッド６１〜６３に加わるとき、各ダイオード８１
〜８３の一方向性機能によってＮＭＯＳトランジスタ３
１〜３３へはノイズパルスは伝わらず、トランジスタの
破壊は生じない。
Description
【０００１】
【産業上の利用分野】本発明はコード設定回路に関し、
特にトリミング用の薄膜抵抗ヒューズを有するコード設
定回路に関する。
特にトリミング用の薄膜抵抗ヒューズを有するコード設
定回路に関する。
【０００２】
【従来の技術】最近のＩＣ装置の高性能化及び高集積化
に伴い、回路条件設定の高精度化及び低消費電力化の要
望がますます強くなっている。
に伴い、回路条件設定の高精度化及び低消費電力化の要
望がますます強くなっている。
【０００３】ＩＣ装置においては、特にアナログ回路等
の基準電圧値の設定や回路電流の設定等は、そのアナロ
グ規格が非常に厳しいために、製造工程中に電圧値や電
流値をトリミングすることにより、規格内に調整するた
めの回路が必要となる。
の基準電圧値の設定や回路電流の設定等は、そのアナロ
グ規格が非常に厳しいために、製造工程中に電圧値や電
流値をトリミングすることにより、規格内に調整するた
めの回路が必要となる。
【０００４】このトリミングは一度製造工程で設定して
しまえば固定されているので、集積回路の応用動作中は
再調整できないために、永久に変化してはいけない性質
のものである。従って、誤動作のない高信頼性の回路が
要求される。
しまえば固定されているので、集積回路の応用動作中は
再調整できないために、永久に変化してはいけない性質
のものである。従って、誤動作のない高信頼性の回路が
要求される。
【０００５】従来のこの種のコード設定回路の一例が特
開平４−１５００５０号公報に開示されており、図３に
その回路例を引用して示す。
開平４−１５００５０号公報に開示されており、図３に
その回路例を引用して示す。
【０００６】切断電圧印加パッド６１〜６３とアース
（固定電圧源）との間には、切断電圧の印加により切断
可能な薄膜抵抗５１〜５３が夫々接続されている。
（固定電圧源）との間には、切断電圧の印加により切断
可能な薄膜抵抗５１〜５３が夫々接続されている。
【０００７】パッド６１〜６３と回路節点Ａ１〜Ａ３と
の各間には、ＮＭＯＳトランジスタ３１〜３３が設けら
れており、これ等トランジスタ３１〜３３の各ゲートに
は電源ＶDDが印加されている。更に、節点Ａ１〜Ａ３と
電源ＶDDとの各間には、ＰＭＯＳトランジスタ１１と２
１，ＰＭＯＳトランジスタ１２と２２，ＰＭＯＳトラン
ジスタ１３と２３が夫々並列接続されている。
の各間には、ＮＭＯＳトランジスタ３１〜３３が設けら
れており、これ等トランジスタ３１〜３３の各ゲートに
は電源ＶDDが印加されている。更に、節点Ａ１〜Ａ３と
電源ＶDDとの各間には、ＰＭＯＳトランジスタ１１と２
１，ＰＭＯＳトランジスタ１２と２２，ＰＭＯＳトラン
ジスタ１３と２３が夫々並列接続されている。
【０００８】トランジスタ１１〜１３の各ゲートには、
パワーオン時に一時的に低レベルとなって、これ等トラ
ンジスタ１１〜１３をオンせしめる制御信号ＳＰが印加
されており、トランジスタ２１〜２３の各ゲートには各
節点Ａ１〜Ａ３の電位が各インバータ４１〜４３を夫々
介して印加されている。
パワーオン時に一時的に低レベルとなって、これ等トラ
ンジスタ１１〜１３をオンせしめる制御信号ＳＰが印加
されており、トランジスタ２１〜２３の各ゲートには各
節点Ａ１〜Ａ３の電位が各インバータ４１〜４３を夫々
介して印加されている。
【０００９】そして、各節点Ａ１〜Ａ３の電位がインバ
ータ７１〜７３を夫々介して導出され、コード信号とな
ってデコーダ１へ入力されるようになっている。
ータ７１〜７３を夫々介して導出され、コード信号とな
ってデコーダ１へ入力されるようになっている。
【００１０】かかる構成において、ＰＭＯＳトランジス
タ１１〜１３はパワーをオンした時のみ一時的に低レベ
ルとなる信号ＳＰによって、パワーオン直後だけオンし
て一時的に薄膜抵抗５１〜５３との各間でレシオ回路を
形成する。通常、この薄膜抵抗５１〜５３は５０Ω程度
に設定されているので、例えばトランジスタ１１〜１３
のオン抵抗を１ＫΩ以上にしておけば、薄膜抵抗５１〜
５３が切断されていない場合、節点Ａ１〜Ａ３は低レベ
ルとなる。従って、インバータ７１〜７３はデコーダに
高レベルを出力する。
タ１１〜１３はパワーをオンした時のみ一時的に低レベ
ルとなる信号ＳＰによって、パワーオン直後だけオンし
て一時的に薄膜抵抗５１〜５３との各間でレシオ回路を
形成する。通常、この薄膜抵抗５１〜５３は５０Ω程度
に設定されているので、例えばトランジスタ１１〜１３
のオン抵抗を１ＫΩ以上にしておけば、薄膜抵抗５１〜
５３が切断されていない場合、節点Ａ１〜Ａ３は低レベ
ルとなる。従って、インバータ７１〜７３はデコーダに
高レベルを出力する。
【００１１】例えば、薄膜抵抗５２にパルス電圧を印加
して切断した場合は、トランジスタ１２によって、Ａ２
点は高レベルとなり、インバータ７２は低レベルを出力
する。
して切断した場合は、トランジスタ１２によって、Ａ２
点は高レベルとなり、インバータ７２は低レベルを出力
する。
【００１２】トランジスタ１１〜１３は電源投入直後の
みオンするわけであるが、節点Ａ１〜Ａ３の反転信号で
ゲートが制御されるＰＭＯＳトランジスタ２１〜２３が
存在するため、一度決定された節点Ａ１〜Ａ３の各レベ
ルは安定に保持される。
みオンするわけであるが、節点Ａ１〜Ａ３の反転信号で
ゲートが制御されるＰＭＯＳトランジスタ２１〜２３が
存在するため、一度決定された節点Ａ１〜Ａ３の各レベ
ルは安定に保持される。
【００１３】ＮＭＯＳトランジスタ３１〜３３の作用に
ついて説明する。いま、これ等トランジスタ３１〜３３
がなく、切断電圧印加パッド６１〜６３に直接ＰＭＯＳ
トランジスタ１１〜１３，２１〜２３が接続されている
とすると、電源ラインＶDDがこれ等ＰＭＯＳトランジス
タ２１〜２３のドレイン拡散層によって形成される順方
向バイアスされたＰＮ接合を介して、これ等パッド６１
〜６３に接続されたことと等価になる。
ついて説明する。いま、これ等トランジスタ３１〜３３
がなく、切断電圧印加パッド６１〜６３に直接ＰＭＯＳ
トランジスタ１１〜１３，２１〜２３が接続されている
とすると、電源ラインＶDDがこれ等ＰＭＯＳトランジス
タ２１〜２３のドレイン拡散層によって形成される順方
向バイアスされたＰＮ接合を介して、これ等パッド６１
〜６３に接続されたことと等価になる。
【００１４】換言すれば、各パッド６１〜６３には、電
源ラインＶDDの容量が付加されたことになって、パッド
に印加されたパルス電圧の立上りスピードが非常に遅く
なる。一般に、薄膜抵抗の切断時には、切断電圧のパル
スの立上りスピードが早い程良好な切断がなされること
が知られている。
源ラインＶDDの容量が付加されたことになって、パッド
に印加されたパルス電圧の立上りスピードが非常に遅く
なる。一般に、薄膜抵抗の切断時には、切断電圧のパル
スの立上りスピードが早い程良好な切断がなされること
が知られている。
【００１５】そこで、図３の回路では、各パッド６１〜
６３とＰＭＯＳトランジスタとの各間に、ＮＭＯＳトラ
ンジスタ３１〜３３を挿入することにより、電源ライン
ＶDDが順方向のＰＮ接合ダイオードを介して各パッド６
１〜６３へ接続されることを防止し、切断電圧印加パル
スの立上りスピードの遅れを防いでいるのである。
６３とＰＭＯＳトランジスタとの各間に、ＮＭＯＳトラ
ンジスタ３１〜３３を挿入することにより、電源ライン
ＶDDが順方向のＰＮ接合ダイオードを介して各パッド６
１〜６３へ接続されることを防止し、切断電圧印加パル
スの立上りスピードの遅れを防いでいるのである。
【００１６】
【発明が解決しようとする課題】前述した従来のコード
設定回路では、製造工程で薄膜抵抗を切断する際に、切
断電圧印加パッドに外部の電源から電圧パルスを印加し
ている。薄膜抵抗を切断した時、切断印加パッドの６１
〜６３のインピーダンスは急速に大きくなり、外部の電
源が瞬間的に昇圧して高電圧のノイズパルスが切断印加
パッドに印加され、ノイズパルス電圧がＭＯＳトランジ
スタ３１〜３３の電極の拡散層と基板間のブレークダウ
ン電圧より大きいと、切断印加パッドに接続されている
ＮＭＯＳトランジスタ３１〜３３の電極の拡散層がジャ
ンクション破壊を起こし、拡散層と半導体基板との間で
リーク電流が発生し、インバータ４１〜４３の入力レベ
ルが変動してトリミング不良の原因になることがある。
設定回路では、製造工程で薄膜抵抗を切断する際に、切
断電圧印加パッドに外部の電源から電圧パルスを印加し
ている。薄膜抵抗を切断した時、切断印加パッドの６１
〜６３のインピーダンスは急速に大きくなり、外部の電
源が瞬間的に昇圧して高電圧のノイズパルスが切断印加
パッドに印加され、ノイズパルス電圧がＭＯＳトランジ
スタ３１〜３３の電極の拡散層と基板間のブレークダウ
ン電圧より大きいと、切断印加パッドに接続されている
ＮＭＯＳトランジスタ３１〜３３の電極の拡散層がジャ
ンクション破壊を起こし、拡散層と半導体基板との間で
リーク電流が発生し、インバータ４１〜４３の入力レベ
ルが変動してトリミング不良の原因になることがある。
【００１７】本発明の目的は、トリミング時における薄
膜抵抗切断電圧印加時に生じる高電圧ノイズパルスによ
る回路内トランジスタの破壊を防ぎ、信頼性のあるコー
ドを生成可能なコード設定回路を提供することである。
膜抵抗切断電圧印加時に生じる高電圧ノイズパルスによ
る回路内トランジスタの破壊を防ぎ、信頼性のあるコー
ドを生成可能なコード設定回路を提供することである。
【００１８】
【課題を解決するための手段】本発明によれば、切断電
圧印加パッドと固定電圧源との間に接続されこの切断電
圧の印加により切断可能な薄膜抵抗の切断の有無に応じ
たコード信号を生成するコード設定回路であって、ソー
スが電源に接続され電源オン時に一時的に導通状態とな
る第１導電型の第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのドレインに共通接続
されることにより前記第１のＭＯＳトランジスタと並列
接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのドレイン共通
接続点の電位を反転して前記第２のＭＯＳトランジスタ
のゲート入力とするインバータと、ゲートに前記電源が
印加され、前記ドレイン共通接続点にドレインが接続さ
れた第２導電型の第３のＭＯＳトランジスタと、前記第
３のＭＯＳトランジスタのソースと前記切断電圧印加パ
ッドとの間に設けられ、前記切断電圧印加時に生ずるノ
イズパルスの前記第３のＭＯＳトランジスタ側への伝達
を阻止するパルス阻止手段と、前記ドレイン共通接続点
の電位に応じて前記コード信号を導出する手段と、を含
むことを特徴とするコード設定回路が得られる。
圧印加パッドと固定電圧源との間に接続されこの切断電
圧の印加により切断可能な薄膜抵抗の切断の有無に応じ
たコード信号を生成するコード設定回路であって、ソー
スが電源に接続され電源オン時に一時的に導通状態とな
る第１導電型の第１のＭＯＳトランジスタと、ドレイン
が前記第１のＭＯＳトランジスタのドレインに共通接続
されることにより前記第１のＭＯＳトランジスタと並列
接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのドレイン共通
接続点の電位を反転して前記第２のＭＯＳトランジスタ
のゲート入力とするインバータと、ゲートに前記電源が
印加され、前記ドレイン共通接続点にドレインが接続さ
れた第２導電型の第３のＭＯＳトランジスタと、前記第
３のＭＯＳトランジスタのソースと前記切断電圧印加パ
ッドとの間に設けられ、前記切断電圧印加時に生ずるノ
イズパルスの前記第３のＭＯＳトランジスタ側への伝達
を阻止するパルス阻止手段と、前記ドレイン共通接続点
の電位に応じて前記コード信号を導出する手段と、を含
むことを特徴とするコード設定回路が得られる。
【００１９】
【実施例】以下に本発明の実施例を図面を用いて説明す
る。
る。
【００２０】図１は本発明の一実施例の回路図であり、
図３と同等部分は同一符号にて示している。本実施例で
は、各パッド６１〜６３とＮＭＯＳトランジスタ３１〜
３３との各間に、ＰＮ接合ダイオード８１〜８３を夫々
挿入したものであり、他の構成は図３のそれと同一であ
るので説明は省略する。
図３と同等部分は同一符号にて示している。本実施例で
は、各パッド６１〜６３とＮＭＯＳトランジスタ３１〜
３３との各間に、ＰＮ接合ダイオード８１〜８３を夫々
挿入したものであり、他の構成は図３のそれと同一であ
るので説明は省略する。
【００２１】薄膜抵抗を切断するために、切断電圧印加
パッド６１〜６３に外部電源から電圧パルスを印加した
場合を考える。薄膜抵抗が切断されると、切断電圧印加
パッドのインピーダンスは急激に大となり、外部電源が
瞬間的に昇圧された高電圧ノイズパルスが発生する。
パッド６１〜６３に外部電源から電圧パルスを印加した
場合を考える。薄膜抵抗が切断されると、切断電圧印加
パッドのインピーダンスは急激に大となり、外部電源が
瞬間的に昇圧された高電圧ノイズパルスが発生する。
【００２２】実験では、切断電圧印加パルスを１０Ｖで
１．５ｍｓとして薄膜抵抗を切断すると、瞬間的にパル
ス幅１００ｎｓで２３，１Ｖのノイズパルスがパッド６
１〜６３にて観測されている。
１．５ｍｓとして薄膜抵抗を切断すると、瞬間的にパル
ス幅１００ｎｓで２３，１Ｖのノイズパルスがパッド６
１〜６３にて観測されている。
【００２３】ＮＭＯＳトランジスタ３１〜３３の拡散層
と半導体基板間のブレークダウン電圧が１９Ｖであり、
よって逆バイアス耐圧が２４Ｖ以上の接合ダイオード８
１〜８３を、図示の如くＮ側（カソード）をパッド６１
〜６３に、Ｐ側（アノード）をＮＭＯＳトランジスタ３
１〜３３のソースに夫々接続して設ける。こうすること
により、ＮＭＯＳトランジスタ３１〜３３のソースには
ノイズパルスの伝達がこれ等ＰＮ接合ダイオード８１〜
８３にて阻止され印加されることはなくなる。従って、
トランジスタ３１〜３３の拡散層のＰＮ接合破壊が防止
されるのである。
と半導体基板間のブレークダウン電圧が１９Ｖであり、
よって逆バイアス耐圧が２４Ｖ以上の接合ダイオード８
１〜８３を、図示の如くＮ側（カソード）をパッド６１
〜６３に、Ｐ側（アノード）をＮＭＯＳトランジスタ３
１〜３３のソースに夫々接続して設ける。こうすること
により、ＮＭＯＳトランジスタ３１〜３３のソースには
ノイズパルスの伝達がこれ等ＰＮ接合ダイオード８１〜
８３にて阻止され印加されることはなくなる。従って、
トランジスタ３１〜３３の拡散層のＰＮ接合破壊が防止
されるのである。
【００２４】図２は本発明の他の実施例を示す回路図で
あり、図１，３と同等部分は同一符号にて示す。本実施
例では、図１のＰＮ接合ダイオード８１〜８３の代りに
抵抗素子９１〜９３を用いたものである。
あり、図１，３と同等部分は同一符号にて示す。本実施
例では、図１のＰＮ接合ダイオード８１〜８３の代りに
抵抗素子９１〜９３を用いたものである。
【００２５】これ等抵抗素子９１〜９３はＮＭＯＳトラ
ンジスタ３１〜３３のソース拡散層と半導体基板間のな
だれ降伏時の抵抗値よりも大なる値を有するものとす
る。
ンジスタ３１〜３３のソース拡散層と半導体基板間のな
だれ降伏時の抵抗値よりも大なる値を有するものとす
る。
【００２６】ここで、この抵抗９１〜９３の値を５０Ω
とすると、トランジスタ３１〜３３のソース拡散層と基
板間のなだれ降伏時の抵抗は１０Ω程度であるから、こ
れ等２つの抵抗値の比（１：５）に応じて、切断電圧印
加パッド６１〜６３からのノイズパルス電圧２３Ｖが分
圧され、各トランジスタ３１〜３３の拡散層には、基板
間のブレークダウン電圧である３．８Ｖ以下の電圧しか
かからないことになる。よって、トランジスタ３１〜３
３の拡散層のＰＮ接合破壊を防止できる。
とすると、トランジスタ３１〜３３のソース拡散層と基
板間のなだれ降伏時の抵抗は１０Ω程度であるから、こ
れ等２つの抵抗値の比（１：５）に応じて、切断電圧印
加パッド６１〜６３からのノイズパルス電圧２３Ｖが分
圧され、各トランジスタ３１〜３３の拡散層には、基板
間のブレークダウン電圧である３．８Ｖ以下の電圧しか
かからないことになる。よって、トランジスタ３１〜３
３の拡散層のＰＮ接合破壊を防止できる。
【００２７】図１の実施例では、２４Ｖ以上の逆バイア
ス耐圧の接合ダイオードを形成するために、製造工程が
増加するが、図２の実施例では、抵抗９１〜９３として
ＭＯＳトランジスタのゲート材料である、例えばポリシ
リコンやポリサイド等を用いることができ、製造工程の
増加はない。
ス耐圧の接合ダイオードを形成するために、製造工程が
増加するが、図２の実施例では、抵抗９１〜９３として
ＭＯＳトランジスタのゲート材料である、例えばポリシ
リコンやポリサイド等を用いることができ、製造工程の
増加はない。
【００２８】
【発明の効果】叙上の如く、本発明によれば、切断電圧
印加パッドからの外部電源の瞬間的な高圧ノイズパルス
によるトランジスタの拡散層破壊を防ぐことができ、破
壊によるリーク電流がなくなるので、各コード導出用イ
ンバータの入力レベルを一定に保つことが可能となって
トリミングの信頼性が高まるという効果がある。
印加パッドからの外部電源の瞬間的な高圧ノイズパルス
によるトランジスタの拡散層破壊を防ぐことができ、破
壊によるリーク電流がなくなるので、各コード導出用イ
ンバータの入力レベルを一定に保つことが可能となって
トリミングの信頼性が高まるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のコード設定回路の回路図である。
１ デコーダ １１〜１３，２１〜２３ ＰＭＯＳトランジスタ ３１〜３３ ＮＭＯＳトランジスタ ４１〜４３，７１〜７３ インバータ ５１〜５３ 薄膜抵抗 ６１〜６３ 切断電圧印加パッド ８１〜８３ ダイオード ９１〜９３ 抵抗素子
Claims (4)
- 【請求項１】 切断電圧印加パッドと固定電圧源との間
に接続されこの切断電圧の印加により切断可能な薄膜抵
抗の切断の有無に応じたコード信号を生成するコード設
定回路であって、 ソースが電源に接続され電源オン時に一時的に導通状態
となる第１導電型の第１のＭＯＳトランジスタと、 ドレインが前記第１のＭＯＳトランジスタのドレインに
共通接続されることにより前記第１のＭＯＳトランジス
タと並列接続された第１導電型の第２のＭＯＳトランジ
スタと、 前記第１及び第２のＭＯＳトランジスタのドレイン共通
接続点の電位を反転して前記第２のＭＯＳトランジスタ
のゲート入力とするインバータと、 ゲートに前記電源が印加され、前記ドレイン共通接続点
にドレインが接続された第２導電型の第３のＭＯＳトラ
ンジスタと、 前記第３のＭＯＳトランジスタのソースと前記切断電圧
印加パッドとの間に設けられ、前記切断電圧印加時に生
ずるノイズパルスの前記第３のＭＯＳトランジスタ側へ
の伝達を阻止するパルス阻止手段と、 前記ドレイン共通接続点の電位に応じて前記コード信号
を導出する手段と、 を含むことを特徴とするコード設定回路。 - 【請求項２】 前記パルス阻止手段はＰＮ接合ダイオー
ドであることを特徴とする請求項１記載のコード設定回
路。 - 【請求項３】 前記パルス阻止手段は抵抗素子であるこ
とを特徴とする請求項１記載のコード設定回路。 - 【請求項４】 前記抵抗素子は、前記第３のＭＯＳトラ
ンジスタのソース拡散層と集積回路基板とのなだれ降伏
時の抵抗値よりも大なる抵抗値を有することを特徴とす
る請求項３記載のコード設定回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240354A JP2707954B2 (ja) | 1993-09-01 | 1993-09-01 | コード設定回路 |
| EP94113467A EP0644554B1 (en) | 1993-09-01 | 1994-08-29 | Noise tolerant code setting circuit |
| DE69424108T DE69424108T2 (de) | 1993-09-01 | 1994-08-29 | Störungsunempfindliche Codeeinstellungsschaltung |
| US08/298,459 US5446402A (en) | 1993-09-01 | 1994-08-30 | Noise tolerant code setting circuit |
| KR1019940021933A KR0149056B1 (ko) | 1993-09-01 | 1994-08-31 | 내잡음 코드 설정회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240354A JP2707954B2 (ja) | 1993-09-01 | 1993-09-01 | コード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774008A true JPH0774008A (ja) | 1995-03-17 |
| JP2707954B2 JP2707954B2 (ja) | 1998-02-04 |
Family
ID=17058247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240354A Expired - Fee Related JP2707954B2 (ja) | 1993-09-01 | 1993-09-01 | コード設定回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446402A (ja) |
| EP (1) | EP0644554B1 (ja) |
| JP (1) | JP2707954B2 (ja) |
| KR (1) | KR0149056B1 (ja) |
| DE (1) | DE69424108T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684417A (en) * | 1995-11-14 | 1997-11-04 | United Microelectronics Corporation | Data sensing apparatus of a read only memory device |
| KR100204340B1 (ko) * | 1996-06-19 | 1999-06-15 | 윤종용 | 메모리 장치의 모드 셋팅 회로 |
| US6188239B1 (en) * | 1996-08-12 | 2001-02-13 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches |
| US6227637B1 (en) * | 1998-05-14 | 2001-05-08 | Lsi Logic Corporation | Circuit and method for encoding and retrieving a bit of information |
| US6255893B1 (en) * | 1999-07-07 | 2001-07-03 | Intel Corporation | Method and apparatus for detection of electrical overstress |
| US6275063B1 (en) * | 1999-08-24 | 2001-08-14 | Micron Technology, Inc. | Method and apparatus for limited reprogrammability of fuse options using one-time programmable elements |
| EP2020684A3 (en) | 2007-07-25 | 2009-04-08 | NEC Electronics Corporation | Semiconductor device and offset voltage adjusting method |
| US10360988B2 (en) | 2016-11-02 | 2019-07-23 | Skyworks Solutions, Inc. | Apparatus and methods for protection against inadvertent programming of fuse cells |
| US10255982B2 (en) * | 2016-11-02 | 2019-04-09 | Skyworks Solutions, Inc. | Accidental fuse programming protection circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430571A (ja) * | 1990-05-28 | 1992-02-03 | Fuji Electric Co Ltd | 高耐圧型駆動用半導体集積回路 |
| JPH04150050A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | コード設定回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4388703A (en) * | 1979-05-10 | 1983-06-14 | General Electric Company | Memory device |
| JPS60182219A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
| JPS61253917A (ja) * | 1985-05-02 | 1986-11-11 | Nippon Denso Co Ltd | 半導体集積回路 |
| US4686384A (en) * | 1985-08-09 | 1987-08-11 | Harris Corporation | Fuse programmable DC level generator |
| US5015889A (en) * | 1989-02-23 | 1991-05-14 | Reay Robert L | Schottky enhanced CMOS output circuit |
| JPH0468562A (ja) * | 1990-07-10 | 1992-03-04 | Nec Corp | コード設定回路 |
| GB2270795B (en) * | 1992-09-18 | 1995-02-15 | Texas Instruments Ltd | Improvements in or relating to the trimming of integrated circuits |
-
1993
- 1993-09-01 JP JP5240354A patent/JP2707954B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-29 DE DE69424108T patent/DE69424108T2/de not_active Expired - Fee Related
- 1994-08-29 EP EP94113467A patent/EP0644554B1/en not_active Expired - Lifetime
- 1994-08-30 US US08/298,459 patent/US5446402A/en not_active Expired - Fee Related
- 1994-08-31 KR KR1019940021933A patent/KR0149056B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430571A (ja) * | 1990-05-28 | 1992-02-03 | Fuji Electric Co Ltd | 高耐圧型駆動用半導体集積回路 |
| JPH04150050A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | コード設定回路 |
Also Published As
| Publication number | Publication date |
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