KR0149056B1 - 내잡음 코드 설정회로 - Google Patents
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Abstract
대응하는 박막저항을 태우는 전압펄스가 공급되는 패드단자가 있는 코드 설정회로에 있어서, 제1도전타입의 제1트랜지스터는 터언온 펄스에 반응하여 터언온 되기에 적합화되고 제1도전타입의 제2트랜지스터가 제공된다. 각각의 제2트랜지스터의 채널은 원하는 전위가 발달되는 회로노드 중의 하나와 전압원 사이의 각각의 제1트랜지스터 채널과 병렬로 접속되고 디지탈 설정 신호는 이에 대응하여 발생된다. 인버터는 노드를 원하는 전위로 유지하기 위하여 제2트랜지스터의 게이트단자와 노드 사이에서 접속된다. 제2도전타입의 제3트랜지스터는 전압원이 제2트랜지스터를 통하여 패드단자에 결합되는 것을 방지하기 위하여 제공된다. 블럭킹 수단이 제3트랜지스터와 패드단자에 각각 대응하여 제공된다. 각 블럭킹 수단은 전압펄스가 대응하는 패드단자에 인가될 때 발생되는 잡음펄스가 대응하는 제3트랜지스터에 인가되는 것을 방지하기 위하여 대응하는 제3트랜지스터 채널의 나머지 단부와 대응하는 패드단자 사이에 접속된다
Description
제1도는 종래 기술에 의한 설정회로의 블록도.
제2도는 본 발명에 의한 코드 설정회로의 제1실시예에 대한 블럭도.
제3도는 본 발명에 의한 코드 설정회로의 제2실시예에 대한 블록도.
* 도면의 주요부분에 대한 부호의 설명
11,12,13 : 제1트랜지스터 21,22,23 : 제2트랜지스터
31,32,33 : 제3트랜지스터 41,42,43 : 인버터
51,52,53 : 박막저항기 61,62,63 : 패드단자
81,82,83,91,92 93 : 블럭킹수단
71,72,73,10 : 디지탈 신호를 발생하기 위한 수단
본 발명은 기준값등을 설정하기 위한 외부회로에 의해 사용되는 디지탈 신호를 발생하기 위한 코드 설정회로에 대한 것이다.
일본국 특허공개공보 제4-150050호에서 개시된 코드 설정회로는 높은 전위와 낮은 전위의 집합을 발생하기 위하여 각각의 패드단자를 통해 전압펄스를 인가함으로써 선택적으로 번아웃(bum out)하는 복수개의 박막저항기를 포함한다. 이러한 전위들을 사용함으로써, 디코더가 디지탈 설정신호를 발생한다. 그러나, 전압펄스가 패스단자에 인가될 때, 패드단자 임피던스의 예리한 증가가 있고 잡음펄스가 발생된다. 이 잡음펄스로 인하여, 패드단자에 접속된 MOS 트랜지스터가 파괴되고, 원하는 박막저항기를 번아웃하지 못하게 된다.
따라서, 본 발명의 목적은 임의의 패드단자에 전압펄스가 인가될 때 발생되는 높은 잡음 전압펄스에 견디는 코드 설정회로를 제공하는 데 있다.
본 발명에 따르면, 전압 펄스가 각각 인가되는 복수의 패드 단자 및 패드 단자에 각각 대응하는 복수의 박막 저항기를 구비하는 코드 설정 회로를 제공한다. 각각의 박막저항기는 대응하는 패드단자와 기준전위 또는 그라운드 사이에서 접속된다. 제1도전타입을 갖는 복수개의 제1트랜지스터는 터언온 펄스에 반응하여 도통된다. 상기 제1트랜지스터에 대응하는 제1도전타입을 갖는 복수개의 제2트랜지스터가 제공되며, 각각의 제2트랜지스터는 전압원과 복수개의 노드 중 대응하는 하나의 노드 사이에서 대응하는 제1트랜지스터의 채널과 병렬로 접속되는 채널을 갖는다. 복수개의 인버터가 각각 대응하는 제2트랜지스터와 노드에 제공된다. 각각의 인버터는 대응하는 노드와 대응하는 제2트랜지스터의 게이트단자 사이에서 접속된다. 제1도전타입과 반대되는 타입의 제2도전타입을 갖는 복수개의 제3트랜지스터가 각각 대응하는 노드에 제공된다. 각각의 제3트랜지스터는 대응하는 노드의 일단부에 접속되는 채널과, 제3트랜지스터가 전압원에 제2트랜지스터 중의 대응하는 하나를 통하여 패드단자 중의 대응하는 하나와 결합되는 것을 방지하기 위하여 바이어스되는 게이트단자를 갖는다. 복수개의 블럭킹 수단이 각각 대응하는 제3트랜지스터와 패드단자에 제공된다. 각각의 블럭킹 수단은 대응하는 패드단자에 전압펄스가 인가될 때 발생하는 잡음이 대응하는 제3트랜지스터에 인가되지 못하도록 대응하는 제3트랜지스터 채널의 나머지 단자와 대응하는 패드단자 사이에 접속된다. 디지탈 설정신호는 노드에서 발달되는 서로 다른 전위의 집합에 따라서 발생한다.
특별한 태양에서, 각각의 블럭킹 수단은 저항기 또는 전류가 대응하는 제3트랜지스터에서 대응하는 패드단자로 흐르도록 접속되는 다이오드를 포함한다.
본 발명에 대한 상세한 설명의 전에, 먼저 제1도를 참조하여 일본국 특허 공개공보 제4-150050호에서 개시된 코드 설정회로를 설명한다. 공지된 코드 설정회로는 P 채널 MOS 트랜지스터(11,21,12,22,13,23)로 표시된 복수개의 전계효과 트랜지스터 쌍을 포함한다. 각 쌍의 트랜지스터 드레인 단자는 노드(N1,N2,N3) 중의 대응하는 하나에 함께 접속되고, 이들의 소오스 단자는 전압원(VDD)에 접속된다. 트랜지스터(11,12,13)의 게이트 단자는 외부 회로로 부터 네가티브 터언온 펄스를 수신하기 위하여 함께 접속된다. 노드(N1,N2,N3)는 각각 인버터(41,42,43)를 경유하여 트랜지스터(21,22,23)의 게이트 단자에 접속되고, 인버터(71,72,73)를 경유하여 입력이 외부회로의 기준전압 등을 설정하는데 사용될 대응 디지탈 값으로 전환하는 디코더(10)의 각 입력에 접속된다. 또한, 노드(N1,N2,N3)는 N 채널 MOS 트랜지스터(31,32,33)의 드레인-소오스 경로를 경유하여 그라운드 또는 기준전위에 각각 접속되는 박막저항기(51,52,53)에 접속된다. 트랜지스터(11,12,13) 각각은 1000 ohm 보다 큰 터언온 저항값을 가지며 박막저항기 각각은 50 ohm의 저항값을 갖는다. 네가티브 터언온 펄스에 반응하여, 트랜지스터(11,12,13)가 신속히 터언온되어 대응 노드(N1,N2,N3)가 저전압 레벨로 구동되도록 하고 P-MOS 트랜지스터(21,22,23)의 게이트 단자가 고전압 레벨로 구동되도록 한다. 다음에 트랜지스터(11,12,13)가 터언오프 될 때, 대응 노드에서의 전압이 신속히 증가된다. 결국, 트랜지스터(21,22,23)의 게이트 단자에서의 신속한 전압강하가 있게되고, 이것은 트랜지스터(21,22,23)를 도통상태로 바이어스시킨다. 따라서 대응 노드는 고전위를 인버터(71,72,73)를 경유하여 디코더(10)에 제공하면서 저전위로 유지된다.
대응하는 박막저항기를 차단함으로써 저전위를 디코더(10)에 제공하기 위하여 각각의 노드 전위는 고레벨로 설정가능하다. 이것은 박막저항기(51,52,53)와 N-MOS 트랜지스터(31,32,33) 사이의 접합에 각각 접속되는 패드단자(61,62,63)에 전압펄스를 인가하여 박막저항기를 번아웃하거나 소위 트리밍(trimming)함으로써 행하여진다. 이러한 N-MOS 트랜지스터의 게이트단자는 전원전압(VDD)으로 바이어스된다. 다른 방법으로, 이러한 N-MOS 트랜지스터의 게이트단자가 대응하는 노드(N1,N2,N3)에 각각 접속될 수도 있다.
P-MOS 트랜지스터(21,22,23)의 확산된 드레인 영역은 순방향 바이어스된 pn 접합을 형성하기 때문에, 전원전압(VDD)의 전력선 용량이 패드단자에 결합될 수 있을 것이다. 결국, 각 패드단자에 인가되는 번아웃(burn-out) 전압 펄스는 느린 상승시간을 가지고, 이것은 대응하는 박막저항기를 번아웃하는 데 부족한 에너지를 공급한다. 따라서, N 채널 MOS 트랜지스터(31,32,33)의 효과는 접속된 효과없이 번아웃 전압 펄스를 패드단자에 인가되게 하여 이들이 소정의 주기내에서 필요한 전압에 도달될 수 있도록 전원전압(VDD)의 전력선 용량이 P-MOS 저항기(21,22,23)를 경유하여 대응하는 패드단자에 접속되지 않게 하는 것이다.
그러나, 번아웃 전압이 각 패드단자에 인가될 때, 패드단자의 임피던스가 예리하게 상승하고, 잡음펄스가 번아웃 전압에 발생된다. 만약 패드 단자의 잡음펄스가 높다면, 대응하는 N-MOS 트랜지스터의 p-n 접합이 파괴되어 트리밍 실패를 초래할 수 있다.
제1도와 대응하는 부분은 제1도와 동일한 부호로서 표시된 제2도에서 나타낸 바와 같이, 본 발명의 제1실시예는 전류가 N-MOS 트랜지스터로부터 대응하는 박막저항기로 흐르도록 N-MOS 트랜지스터(31,32,33)와 박막저항기(51,52,53) 사이에 각각 p-n 접합 다이오드(81,82,83)를 제공함으로써 전술한 문제점을 해결하고 있다. 패드단자(61,62,63)는 다이오드(81,82,83)의 캐소드단자에 각각 접속된다.
실험에 의하면, 패드단자(61,62,63) 중의 하나에 대한 1.5-millisecond의 지속시간을 갖는 10 volt의 번아웃 전압펄스의 인가는 100-nanosecond의 지속 시간을 갖는 23.1 volt 의 잡음 전압펄스가 발생됨이 밝혀졌다. 각 N-MOS 트랜지스터(31,32,33)의 항복 전압은 19 volt이다. 그러므로, 잡음펄스가 대응하는 N-MOS 트랜지스터에 인가되지 않도록 다이오드가 역방향으로 바이어스 될 때, 각 다이오드(81,82,83)는 24 volt 보다 큰 항복 전압을 가진다.
다른 방법으로, 저항기(91,92,93)가 제3도에서 도시된 것처럼 다이오드(81,82,83)대신에 사용될 수 있다. 이러한 각각의 저항기의 저항값은 50 ohm인데 이것은 애벌런시 항복이 발생할 때 N-MOS 트랜지스터(31,32,33)의 소오스 확산층의 저항값(대개 10 ohm) 보다 크다. 결국, 번아웃 전압의 인가시에 발생된 23-volt 잡음펄스는 1:5의 비로 분리되고 각 N-MOS 트랜지스터(31,32,33)에 이들의 항복 전압보다 낮은 약 3.8 volt가 인가된다. 다이오드(81,82,83) 대신 저항기(91,92,93)를 사용하는 것은 MOS 트랜지스터의 게이트단자에 사용되는 폴리실리콘 및 폴리사이드와 같은 재료와 동일한 재료를 이용할 수 있기 때문에 제품생산이라는 관점에서 볼 때 유리하다.
Claims (4)
- 전압펄스가 각각 인가되는 복수개의 패드단자(61,62,63)와, 대응하는 패드단자와 기준전위 사이에 각각 접속되고 상기 패드단자에 각각 대응하는 복수개의 박막저항기(51,52,53)와, 터언온 펄스에 반응하여 도통되는 제1도전타입의 복수개의 제1트랜지스터(11,12,13)와, 전압원과 복수개의 노드 중 대응하는 하나의 노드 사이에서 대응하는 제1트랜지스터의 채널과 병렬로 접속되는 채널을 가지며 상기 제1트랜지스터에 대응하는 제1도전타입을 갖는 복수개의 제2트랜지스터(21,22,23)와, 대응하는 노드와 대응하는 제2트랜지스터의 게이트단자 사이에 각각 접속되고 제2트랜지스터와 노드에 각각 대응하는 복수개의 인버터(41,42,43)와, 대응하는 노드의 일단부에 접속되는 채널과, 전압원이 제2트랜지스터 중의 대응하는 하나를 통하여 상기 패드단자 중의 대응하는 하나와 결합되는 것을 방지하기 위하여 바이어스되는 게이트단자를 각각 가지며 상기 노드에 각각 대응하고 제1도전타입에 반대되는 제2도전타입을 갖는 복수개의 제3트랜지스터(31,32,33)와, 대응하는 패드단자에 전압펄스가 인가될 때 발생하는 잡음 펄스가 대응하는 제3트랜지스터에 인가되지 못하도록 대응하는 제3트랜지스터 채널의 나머지 단부와 대응하는 패드단자 사이에 각각 접속되고 상기 제3트랜지스터와 상기 패드단자에 각각 대응하는 복수개의 블럭킹 수단(81,82,83;91,92,93) 및, 상기 노드에서 발달되는 서로 다른 전위의 집합에 따라서 발생하는 디지탈 신호를 발생하기 위한 수단(71,72,73,10)을 포함하는 것을 특징으로 하는 코드 설정회로.
- 제1항에 있어서, 상기 블럭킹 수단은 각각 전류가 대응하는 제3트랜지스터에서 대응하는 패드단자의 방향으로 흐르도록 접속되는 다이오드(81,82,83)를 포함하는 것을 특징으로 하는 코드 설정회로.
- 제1항에 있어서, 상기 블럭킹 수단은 각각 저항기(91,92,93)를 포함하는 것을 특징으로 하는 코드 설정회로.
- 제3항에 있어서, 상기 저항기(91,92,93)의 저항값은 대응하는 제3트랜지스터(31,32,33) 내에서 애벌런시 항복이 발생할 때 상기 제3트랜지스터(31,32,33)의 소오스 확산층의 저항값보다 더 커서, 대응하는 패드단자에 전압 펄스가 인가될 때 발생되는 잡음 펄스가 소정비로 분리되어 상기 제3트랜지스터의 각각에 이들의 항복 전압보다 낮은 전압이 인가되도록 하는 것을 특징으로 하는 코드 설정회로.
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