JPH0430571A - 高耐圧型駆動用半導体集積回路 - Google Patents
高耐圧型駆動用半導体集積回路Info
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- JPH0430571A JPH0430571A JP2137525A JP13752590A JPH0430571A JP H0430571 A JPH0430571 A JP H0430571A JP 2137525 A JP2137525 A JP 2137525A JP 13752590 A JP13752590 A JP 13752590A JP H0430571 A JPH0430571 A JP H0430571A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000007599 discharging Methods 0.000 claims abstract description 9
- 230000002265 prevention Effects 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 2
- 239000002131 composite material Substances 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000003685 thermal hair damage Effects 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧ＭＯＳＦＥＴを出力段として備える高
耐圧プッシュプル出力回路等に好適な高耐圧型駆動用半
導体集積回路に関する。
耐圧プッシュプル出力回路等に好適な高耐圧型駆動用半
導体集積回路に関する。
従来、プラズマデイスプレィ装置等の駆動用出力部とし
て用いられる１００Ｖ以上の高耐圧半導体集積回路は、
第４図に示すように、開閉制御信号ＩＮ＋で開閉動作を
するｎチャネルＭＯＳＦＥＴ（絶縁ゲート電界効果トラ
ンジスタ）１と、高電圧電源■イとＭＯＳＦＥＴＩのド
レインとの間に直列接続された分圧抵抗Ｒ＋、Ｒｚと、
この分圧抵抗Ｒ，，Ｒ，の接続点Ｐの電位ｖ２でゲート
駆動され、その閉成により高電圧電源■１から定電圧ダ
イオードＺＤ及び出力端子Ｏを介して負荷りに対し給電
するｐチャネルＭＯＳＦＥＴ２と、定電圧ダイオードＺ
Ｄのカソード電位ｖ０でゲート駆動され、その閉成によ
り高電圧電源■イから負荷りに直接給電する高耐圧の充
電用ｎチャネルＭＯＳＦＥＴ３と、開閉制御信号ＩＮ、
で開閉動作して負荷りに蓄積されている電気量を定電圧
ダイオードＺＤを介して放電する高耐圧の放電用ｎチャ
ネルＭＯＳＦＥＴ４とを備えるものである。
て用いられる１００Ｖ以上の高耐圧半導体集積回路は、
第４図に示すように、開閉制御信号ＩＮ＋で開閉動作を
するｎチャネルＭＯＳＦＥＴ（絶縁ゲート電界効果トラ
ンジスタ）１と、高電圧電源■イとＭＯＳＦＥＴＩのド
レインとの間に直列接続された分圧抵抗Ｒ＋、Ｒｚと、
この分圧抵抗Ｒ，，Ｒ，の接続点Ｐの電位ｖ２でゲート
駆動され、その閉成により高電圧電源■１から定電圧ダ
イオードＺＤ及び出力端子Ｏを介して負荷りに対し給電
するｐチャネルＭＯＳＦＥＴ２と、定電圧ダイオードＺ
Ｄのカソード電位ｖ０でゲート駆動され、その閉成によ
り高電圧電源■イから負荷りに直接給電する高耐圧の充
電用ｎチャネルＭＯＳＦＥＴ３と、開閉制御信号ＩＮ、
で開閉動作して負荷りに蓄積されている電気量を定電圧
ダイオードＺＤを介して放電する高耐圧の放電用ｎチャ
ネルＭＯＳＦＥＴ４とを備えるものである。
なお、出力端子０に接続されている負荷りは、プラズマ
デイスプレィの表示体及び伝送ライン等における負荷に
対応するものであり、通常高抵抗と電気容量との並列接
続回路に等価となっている。
デイスプレィの表示体及び伝送ライン等における負荷に
対応するものであり、通常高抵抗と電気容量との並列接
続回路に等価となっている。
また、回路内のＭＯＳ Ｆ ＥＴ ３及び４は高電圧電
源下で使用され、しかも充分な電流容量を確保する必要
があることから、ＤＭＯ３（縦型絶縁ゲート電界効果ト
ランジスタ）を用いる場合が多い。
源下で使用され、しかも充分な電流容量を確保する必要
があることから、ＤＭＯ３（縦型絶縁ゲート電界効果ト
ランジスタ）を用いる場合が多い。
この駆動用半導体集積回路においては、高電圧電源ｖＭ
に出力側の要求電圧に応じて５〜２００■程度の高電圧
が印加され、開閉制御信号ＩＮ。
に出力側の要求電圧に応じて５〜２００■程度の高電圧
が印加され、開閉制御信号ＩＮ。
がＨレベルになると、ＭＯＳＦＥＴＩがオン状態となり
、高電圧電源Ｖ□から分圧抵抗Ｒ９，Ｒｚ及びＭＯＳＦ
ＥＴＩを介して電流ＩＦが接地側に流れる。この電流■
、による分圧抵抗Ｒ１の電圧降下で、接続点Ｐの電位■
、が高電位■。から低下してＭＯＳＦＥＴ２のしきい値
電圧以下になると、電位■デをゲート電位とするＭＯＳ
ＦＥＴ２はオン状態となる。このＭＯＳＦＥＴ２の閉成
により、高電圧電源ｖ）ｌからＭＯＳＦＥＴ２及び定電
圧ダイオードＺＤを介して、出力端子０に接続された負
荷りへ電流が流れる。この電流により定電圧ダイオード
ＺＤの逆方向電圧が発生し、接続点Ｑの電位■。がＭＯ
ＳＦＥＴ３のしきい値を越えると、ＭＯＳＦＥＴ３はオ
ン状態となり、高電圧電源■□からＭＯＳＦＥＴ３を介
して直接に負荷りへ本格的に電流が流れ、出力電位ＶＯ
ＵＴを上昇させる。
、高電圧電源Ｖ□から分圧抵抗Ｒ９，Ｒｚ及びＭＯＳＦ
ＥＴＩを介して電流ＩＦが接地側に流れる。この電流■
、による分圧抵抗Ｒ１の電圧降下で、接続点Ｐの電位■
、が高電位■。から低下してＭＯＳＦＥＴ２のしきい値
電圧以下になると、電位■デをゲート電位とするＭＯＳ
ＦＥＴ２はオン状態となる。このＭＯＳＦＥＴ２の閉成
により、高電圧電源ｖ）ｌからＭＯＳＦＥＴ２及び定電
圧ダイオードＺＤを介して、出力端子０に接続された負
荷りへ電流が流れる。この電流により定電圧ダイオード
ＺＤの逆方向電圧が発生し、接続点Ｑの電位■。がＭＯ
ＳＦＥＴ３のしきい値を越えると、ＭＯＳＦＥＴ３はオ
ン状態となり、高電圧電源■□からＭＯＳＦＥＴ３を介
して直接に負荷りへ本格的に電流が流れ、出力電位ＶＯ
ＵＴを上昇させる。
一方、開閉制御信号ＩＮｚがＨレベルになる場合には、
ＭＯＳＦＥＴ４がオン状態となり、ＭＯＳＦＥＴ２及び
ＭＯＳＦＥＴ３がオフ状態であれば、出力側から定電圧
ダイオードＺＤ及びＭＯＳＦＥＴ４を介して接地側に電
流が流れ、出力電位ｖｏｕｔを低下させる。
ＭＯＳＦＥＴ４がオン状態となり、ＭＯＳＦＥＴ２及び
ＭＯＳＦＥＴ３がオフ状態であれば、出力側から定電圧
ダイオードＺＤ及びＭＯＳＦＥＴ４を介して接地側に電
流が流れ、出力電位ｖｏｕｔを低下させる。
このように、第４図に示す駆動用半導体集積回路は、２
つの開閉制御信号Ｉ Ｎ＋ 、 Ｉ Ｎ２ （通常
０−５■の論理振幅を持つ。）により、その出力電位Ｖ
。Ｕ、をほぼ高電圧電源の電位ｖ、（と接地電位の幅い
っばいに変化させることができる。この開閉制御信号Ｉ
Ｎ、、ＩＮ！の入力論理と出力電位Ｖ。１゜ との対応関係を第１表に示す。
つの開閉制御信号Ｉ Ｎ＋ 、 Ｉ Ｎ２ （通常
０−５■の論理振幅を持つ。）により、その出力電位Ｖ
。Ｕ、をほぼ高電圧電源の電位ｖ、（と接地電位の幅い
っばいに変化させることができる。この開閉制御信号Ｉ
Ｎ、、ＩＮ！の入力論理と出力電位Ｖ。１゜ との対応関係を第１表に示す。
ここで、開閉制御信号Ｉ Ｎ ＋及びＩＮ２が共にＬレ
ベルの場合ニハ、ＭＯＳＦＥＴ２、ＭＯＳＦＥＴ３及び
ＭＯＳＦＥＴ４が全てオフ状態となるので、駆動用半導
体集積回路の出力インピーダンスが極めて高い状態とな
るが、これを表中■ではＺとして示す。
ベルの場合ニハ、ＭＯＳＦＥＴ２、ＭＯＳＦＥＴ３及び
ＭＯＳＦＥＴ４が全てオフ状態となるので、駆動用半導
体集積回路の出力インピーダンスが極めて高い状態とな
るが、これを表中■ではＺとして示す。
しかしながら、上記従来の高耐圧型駆動用半導体集積回
路にあっては、以下の問題点がある。
路にあっては、以下の問題点がある。
すなわち、出力端子０に接続される伝送ラインから外部
ノイズが侵入することにより若しくは接続部のインダク
タンス成分によって、高電圧電源の電圧範囲Ｖ０を越え
る正負の高電圧が発生すると、高耐圧用として用いられ
るＤＭＯ３の寄生ダイオードＤ、 、Ｄ、及びＤ４を介
して、出力側から高電圧電源へ、又は接地側から出力側
へ、と大電流が流れる。この大電流は集積回路内の熱的
破壊、ラフチアツブ或いは誤動作等を招くと共に、高電
圧電源の電源容量も大きくする必要があるため、電源回
路部の構成にも制約が課せられることとなる。
ノイズが侵入することにより若しくは接続部のインダク
タンス成分によって、高電圧電源の電圧範囲Ｖ０を越え
る正負の高電圧が発生すると、高耐圧用として用いられ
るＤＭＯ３の寄生ダイオードＤ、 、Ｄ、及びＤ４を介
して、出力側から高電圧電源へ、又は接地側から出力側
へ、と大電流が流れる。この大電流は集積回路内の熱的
破壊、ラフチアツブ或いは誤動作等を招くと共に、高電
圧電源の電源容量も大きくする必要があるため、電源回
路部の構成にも制約が課せられることとなる。
そこで、本発明は、上記問題点を解決するものであり、
その課題は、出力段の回路に逆方向電流を阻止する高耐
圧の手段を設け、逆方向大電流の発生を防止することに
よって、ノイズ環境の劣悪な環境での使用や厳しい使用
条件下においても集積回路の故障、誤動作等を引き起こ
さない高耐圧型駆動用半導体集積回路を提供することに
ある。
その課題は、出力段の回路に逆方向電流を阻止する高耐
圧の手段を設け、逆方向大電流の発生を防止することに
よって、ノイズ環境の劣悪な環境での使用や厳しい使用
条件下においても集積回路の故障、誤動作等を引き起こ
さない高耐圧型駆動用半導体集積回路を提供することに
ある。
上記課題を解決するために、本発明が講じた手段は、高
耐圧型駆動用半導体集積回路内における給電用高耐圧Ｍ
ＯＳＦＥＴ、充電用高耐圧ＭＯＳＦＥＴ及び放電用高耐
圧ＭＯＳＦＥＴのそれぞれの導電チャネルに対し直列に
逆流防止ダイオードを接続するものである。
耐圧型駆動用半導体集積回路内における給電用高耐圧Ｍ
ＯＳＦＥＴ、充電用高耐圧ＭＯＳＦＥＴ及び放電用高耐
圧ＭＯＳＦＥＴのそれぞれの導電チャネルに対し直列に
逆流防止ダイオードを接続するものである。
また、充電用高耐圧ＭＯＳＦＥＴ及び放電用高耐圧ＭＯ
ＳＦＥＴの導電チャネルに対して直列に接続された逆流
防止ダイオードは、半導体表面上に金属電極との接触部
を備えたショットキー型ダイオードで形成するものであ
る。この場合、逆流防止ダイオードには接触部の周囲に
おける半導体表面側に逆導電型のガードリングを設け、
金属電極は半導体表面との接触部の周囲に形成された絶
縁膜上に張り出し部を有するはみ出し電極構造とするこ
とが望ましい。
ＳＦＥＴの導電チャネルに対して直列に接続された逆流
防止ダイオードは、半導体表面上に金属電極との接触部
を備えたショットキー型ダイオードで形成するものであ
る。この場合、逆流防止ダイオードには接触部の周囲に
おける半導体表面側に逆導電型のガードリングを設け、
金属電極は半導体表面との接触部の周囲に形成された絶
縁膜上に張り出し部を有するはみ出し電極構造とするこ
とが望ましい。
かかる手段によれば、給電用ＭＯＳＦＥＴ、充電用ＭＯ
ＳＦＥＴ及び放電用ＭＯＳＦＥＴの導電チャネルに対し
直列に逆流防止ダイオードを接続したので、出力側に正
又は負の高電位が発生した場合にも、逆電流の発生を確
実に防止することができる。特に、ＤＭＯ３，ＶＭＯ３
（Ｖ型絶縁ゲート電界効果トランジスタ）を用いる場合
には、これらの素子に並列的に内蔵される寄生ダイオー
ドがＭＯＳＦＥＴの逆バイアス状態で順方向バイアス状
態となるため、上記状況下においては大電流が流れる可
能性があるが、これを確実に防止することができる。こ
の結果、出力側の伝送ラインでノイズを拾ったり、出力
側にインダクタンスの大きな負荷が接続される場合に発
生しうる逆電流を阻止できることから、集積回路の熱破
壊、素子のラッチアップ、誤動作等を確実に防止するこ
とができる。
ＳＦＥＴ及び放電用ＭＯＳＦＥＴの導電チャネルに対し
直列に逆流防止ダイオードを接続したので、出力側に正
又は負の高電位が発生した場合にも、逆電流の発生を確
実に防止することができる。特に、ＤＭＯ３，ＶＭＯ３
（Ｖ型絶縁ゲート電界効果トランジスタ）を用いる場合
には、これらの素子に並列的に内蔵される寄生ダイオー
ドがＭＯＳＦＥＴの逆バイアス状態で順方向バイアス状
態となるため、上記状況下においては大電流が流れる可
能性があるが、これを確実に防止することができる。こ
の結果、出力側の伝送ラインでノイズを拾ったり、出力
側にインダクタンスの大きな負荷が接続される場合に発
生しうる逆電流を阻止できることから、集積回路の熱破
壊、素子のラッチアップ、誤動作等を確実に防止するこ
とができる。
ここで、従来、高耐圧のＤＭＯ３にダイオードを直列接
続した複合素子は、一般に第５図に示すように、ｐ型基
板５上のｎ゛埋め込み層６及びｐ＋埋め込み層７を下地
として、これらの上にｎ−型エピタキシャル層８が形成
され、ｐ型分離帯１０により接合分離された島領域８ａ
内において、ｎ゛型トドレインウオール１２ゲート絶縁
膜を介してゲート電極１４及びゲート配線２２．２重拡
散で形成されたＰ型ベース領域１６及びｎ゛゛ソース領
域１８、更にソース電極２４からなるＤＭＯ３と、ｐ型
拡散層１７、ｐ゛゛コンタクト層１９及びアノード電極
２６からなるｐｎ接合型ダイオードとを形成するように
していた。しかし、この複合素子におけるｐｎ接合型ダ
イオードには、Ｐ型拡散層Ｉ７とｐ型基板５の間のエピ
タキシャル層８を介した寄生電流が大きいこと、順方向
電流が流れている際には各領域内に少数キャリアが多量
に注入されるためダイオードとしての逆回復時間が長く
なり、高速動作が困難であること、及び、半導体材料と
してシリコンを用いる場合にはダイオードの順方向電圧
降下■、が０．ＴＶと大きく、出力電位が電源電圧又は
接地電圧からずれると共に、電流駆動能力が妨げられる
こと等の問題点があった。
続した複合素子は、一般に第５図に示すように、ｐ型基
板５上のｎ゛埋め込み層６及びｐ＋埋め込み層７を下地
として、これらの上にｎ−型エピタキシャル層８が形成
され、ｐ型分離帯１０により接合分離された島領域８ａ
内において、ｎ゛型トドレインウオール１２ゲート絶縁
膜を介してゲート電極１４及びゲート配線２２．２重拡
散で形成されたＰ型ベース領域１６及びｎ゛゛ソース領
域１８、更にソース電極２４からなるＤＭＯ３と、ｐ型
拡散層１７、ｐ゛゛コンタクト層１９及びアノード電極
２６からなるｐｎ接合型ダイオードとを形成するように
していた。しかし、この複合素子におけるｐｎ接合型ダ
イオードには、Ｐ型拡散層Ｉ７とｐ型基板５の間のエピ
タキシャル層８を介した寄生電流が大きいこと、順方向
電流が流れている際には各領域内に少数キャリアが多量
に注入されるためダイオードとしての逆回復時間が長く
なり、高速動作が困難であること、及び、半導体材料と
してシリコンを用いる場合にはダイオードの順方向電圧
降下■、が０．ＴＶと大きく、出力電位が電源電圧又は
接地電圧からずれると共に、電流駆動能力が妨げられる
こと等の問題点があった。
しかし、本発明では、上記の逆流防止ダイオードとして
ショットキー型のダイオードを用いているため、寄生電
流をほとんどなくすることができる。また、順方向動作
時にも少数キャリアの注入がほとんどないことから、逆
回復時間が小さいので高速動作が可能であり、スパイク
状のノイズ等に対しても充分に対応できる。更に、電極
材料を選択することによって、ダイオードの順方向電圧
降下を通常用いられているｐｎ接合型のダイオードより
も低減することが可能であり、この結果、充電用ＭＯＳ
ＦＥＴ及び放電用ＭＯＳＦＥＴのそれぞれに直列に接続
されている逆流防止ダイオードによる電圧降下を低減し
、出力段の電流駆動能力を向上させることができる。
ショットキー型のダイオードを用いているため、寄生電
流をほとんどなくすることができる。また、順方向動作
時にも少数キャリアの注入がほとんどないことから、逆
回復時間が小さいので高速動作が可能であり、スパイク
状のノイズ等に対しても充分に対応できる。更に、電極
材料を選択することによって、ダイオードの順方向電圧
降下を通常用いられているｐｎ接合型のダイオードより
も低減することが可能であり、この結果、充電用ＭＯＳ
ＦＥＴ及び放電用ＭＯＳＦＥＴのそれぞれに直列に接続
されている逆流防止ダイオードによる電圧降下を低減し
、出力段の電流駆動能力を向上させることができる。
この逆流防止ダイオードは、金属電極と半導体との接触
部の周囲に該半導体とは逆導電型のガードリングを設け
、又は金属電極をはみ出し電極構造とすることにより、
該接触部の半導体側に形成される空乏層を拡げて局部的
な電界集中を緩和することができ、より高耐圧のダイオ
ードとすることができる。したがって、出力側に高電位
のノイズが発生しても充分に逆電流を防止できる。
部の周囲に該半導体とは逆導電型のガードリングを設け
、又は金属電極をはみ出し電極構造とすることにより、
該接触部の半導体側に形成される空乏層を拡げて局部的
な電界集中を緩和することができ、より高耐圧のダイオ
ードとすることができる。したがって、出力側に高電位
のノイズが発生しても充分に逆電流を防止できる。
次に、本発明の高耐圧型駆動用半導体集積回路の実施例
を説明する。第１図にその実施例における回路図を示す
。この半導体集積回路は５〜２００■程度の高電圧電源
を用いることが可能なものであり、この回路内には２０
０■耐圧の高耐圧ＭＯＳＦＥＴが用いられている。開閉
制御信号ＩＮ。
を説明する。第１図にその実施例における回路図を示す
。この半導体集積回路は５〜２００■程度の高電圧電源
を用いることが可能なものであり、この回路内には２０
０■耐圧の高耐圧ＭＯＳＦＥＴが用いられている。開閉
制御信号ＩＮ。
によりゲート制御されるｎチャネルＭＯＳＦＥＴ１は、
２にΩ程度のオン抵抗を有し、高電圧電源ｖ８との間に
は、５００Ω、ＩＯＫΩの分圧抵抗Ｒ１、Ｒｚが直列接
続されている。また、この分圧抵抗Ｒ，、Ｒ，の接続点
Ｐにおける電位■２がゲート入力されているｐチャネル
の高耐圧ＭＯＳＦＥＴ２は２にΩ程度のオン抵抗を有し
、寄生ダイオードＤ２を備えている。この高耐圧ＭＯＳ
ＦＥＴ２のドレイン側は、ｎチャネルの充電用高耐圧Ｍ
ＯＳＦＥＴ３のゲートに入力される。充電用高耐圧ＭＯ
ＳＦＥＴ３は高電圧電源■。と出力端子０との間に接続
され、定電圧ダイオードＺＤのツェナー電圧５Ｖで２０
０Ω程度の抵抗値を呈するオン状態に移行するようにな
っているとともに、この定電圧ダイオードＺＤによりゲ
ート絶縁膜の絶縁破壊が防止されている。更に、開閉制
御信号ＩＮｔによりゲート駆動されるｎチャネルの放電
用高耐圧ＭＯＳＦＥＴ４は、２００Ω程度のオン抵抗を
有しており、そのドレイン側は充電用高耐圧ＭＯＳＦＥ
Ｔ３のゲートに接続された接続点Ｑに繋がり、そのソー
ス側は接地されている。
２にΩ程度のオン抵抗を有し、高電圧電源ｖ８との間に
は、５００Ω、ＩＯＫΩの分圧抵抗Ｒ１、Ｒｚが直列接
続されている。また、この分圧抵抗Ｒ，、Ｒ，の接続点
Ｐにおける電位■２がゲート入力されているｐチャネル
の高耐圧ＭＯＳＦＥＴ２は２にΩ程度のオン抵抗を有し
、寄生ダイオードＤ２を備えている。この高耐圧ＭＯＳ
ＦＥＴ２のドレイン側は、ｎチャネルの充電用高耐圧Ｍ
ＯＳＦＥＴ３のゲートに入力される。充電用高耐圧ＭＯ
ＳＦＥＴ３は高電圧電源■。と出力端子０との間に接続
され、定電圧ダイオードＺＤのツェナー電圧５Ｖで２０
０Ω程度の抵抗値を呈するオン状態に移行するようにな
っているとともに、この定電圧ダイオードＺＤによりゲ
ート絶縁膜の絶縁破壊が防止されている。更に、開閉制
御信号ＩＮｔによりゲート駆動されるｎチャネルの放電
用高耐圧ＭＯＳＦＥＴ４は、２００Ω程度のオン抵抗を
有しており、そのドレイン側は充電用高耐圧ＭＯＳＦＥ
Ｔ３のゲートに接続された接続点Ｑに繋がり、そのソー
ス側は接地されている。
この実施例では、高耐圧ＭＯＳＦＥＴ２、充電用高耐圧
ＭＯＳＦＥＴ３及び放電用高耐圧ＭＯＳＦＥＴ４のドレ
イン側に、それぞれ逆流防止高耐圧ダイオードＨＤ、
、ＨＤ！及びＨＤ、が直列接続されている。出力端子０
には、負荷コンデンサＣＬと負荷抵抗Ｒ４が並列接続さ
れた負荷りが接続されている。
ＭＯＳＦＥＴ３及び放電用高耐圧ＭＯＳＦＥＴ４のドレ
イン側に、それぞれ逆流防止高耐圧ダイオードＨＤ、
、ＨＤ！及びＨＤ、が直列接続されている。出力端子０
には、負荷コンデンサＣＬと負荷抵抗Ｒ４が並列接続さ
れた負荷りが接続されている。
この高耐圧型駆動用半導体集積回路においては出力段の
各ＭＯＳＦＥＴ２．３及び４のドレイン側に逆流防止高
耐圧ダイオードを直列接続したので、負荷りの拾うノイ
ズやインダクタンス成分に基づ（起電力の発生により出
力端子の電位■。ＬＩＴが高電圧電源の電位■８よりも
高くなった場合又は接地電位よりも低くなった場合にお
いて、出力側と、高電圧電源又は接地部との間の逆方向
電流の発生を防止することができる。したがって、逆方
向の大電流による集積回路の熱破壊、ＭＯＳＦＥＴのラ
ッチアップ、或いは回路の誤動作等を防止することがで
きる。
各ＭＯＳＦＥＴ２．３及び４のドレイン側に逆流防止高
耐圧ダイオードを直列接続したので、負荷りの拾うノイ
ズやインダクタンス成分に基づ（起電力の発生により出
力端子の電位■。ＬＩＴが高電圧電源の電位■８よりも
高くなった場合又は接地電位よりも低くなった場合にお
いて、出力側と、高電圧電源又は接地部との間の逆方向
電流の発生を防止することができる。したがって、逆方
向の大電流による集積回路の熱破壊、ＭＯＳＦＥＴのラ
ッチアップ、或いは回路の誤動作等を防止することがで
きる。
次に、上記実施例の回路において説明した高耐圧ＭＯＳ
ＦＥＴとこのドレイン側に直列接続される逆流防止高耐
圧ダイオードとを複合素子として形成した実施例の構造
を第２図（ａ）及び（ｂ）に示す。この複合素子には、
高耐圧ＭＯＳＦＥＴとしてＤＭＯ３（縦型絶縁ゲートト
ランジスタ）を形成し、逆流防止高耐圧ダイオードとし
ては、ガードリングを備えたショットキー型のダイオー
ドを形成している。その製造方法の概略を以下に示す。
ＦＥＴとこのドレイン側に直列接続される逆流防止高耐
圧ダイオードとを複合素子として形成した実施例の構造
を第２図（ａ）及び（ｂ）に示す。この複合素子には、
高耐圧ＭＯＳＦＥＴとしてＤＭＯ３（縦型絶縁ゲートト
ランジスタ）を形成し、逆流防止高耐圧ダイオードとし
ては、ガードリングを備えたショットキー型のダイオー
ドを形成している。その製造方法の概略を以下に示す。
ｐ型シリコン基板５の表面上にＡｓ及びＢのイオン注入
を施して、ｎ゛型埋込み層６及びｐ゛型埋込み層７を形
成する。この後、Ｐ型シリコン基板５の上に、ＤＭＯ３
の高耐圧特性を得るためにキャリア濃度を低減したｎ−
型のエピタキシャル層８を成長させる。このエピタキシ
ャル層８の表面上から不純物拡散を施すことにより、ｐ
型分離帯１０とｎ“型ドレインウオール１２を形成する
。ｐ型分離帯１０の形成により、エビタキシャル層８内
には周囲から接合分離される島領域８ａが形成されたこ
ととなり、その内の更にｎ゛型トドレインウオール１２
囲まれた領域上に薄いゲート酸化膜を形成し、この上に
ポリシリコンのゲート電極１４を減圧ＣＶＤ法等により
堆積させる。その後、このゲート電極１４をマスクとし
てセルファラインにより、ｐ型ベース領域１６とｎ“型
ソース領域１８を２重拡散で形成する。
を施して、ｎ゛型埋込み層６及びｐ゛型埋込み層７を形
成する。この後、Ｐ型シリコン基板５の上に、ＤＭＯ３
の高耐圧特性を得るためにキャリア濃度を低減したｎ−
型のエピタキシャル層８を成長させる。このエピタキシ
ャル層８の表面上から不純物拡散を施すことにより、ｐ
型分離帯１０とｎ“型ドレインウオール１２を形成する
。ｐ型分離帯１０の形成により、エビタキシャル層８内
には周囲から接合分離される島領域８ａが形成されたこ
ととなり、その内の更にｎ゛型トドレインウオール１２
囲まれた領域上に薄いゲート酸化膜を形成し、この上に
ポリシリコンのゲート電極１４を減圧ＣＶＤ法等により
堆積させる。その後、このゲート電極１４をマスクとし
てセルファラインにより、ｐ型ベース領域１６とｎ“型
ソース領域１８を２重拡散で形成する。
一方、前記ｎ゛型トドレインウオール２に囲まれた領域
内の離れた場所には、ｐ型ベース領域１６の形成と同時
に、高耐圧用のガードリングとなる表面濃度Ｉ Ｘ Ｉ
Ｑ ”ｃｍ−’、深さ５ｕｍのＰ型拡散層３０を環状
に形成する。最後にこれらの表面上にＣＶＤ法等により
酸化絶縁膜２０を堆積し、この酸化絶縁膜２０に、ｎ゛
゛ソース領域１８と。
内の離れた場所には、ｐ型ベース領域１６の形成と同時
に、高耐圧用のガードリングとなる表面濃度Ｉ Ｘ Ｉ
Ｑ ”ｃｍ−’、深さ５ｕｍのＰ型拡散層３０を環状
に形成する。最後にこれらの表面上にＣＶＤ法等により
酸化絶縁膜２０を堆積し、この酸化絶縁膜２０に、ｎ゛
゛ソース領域１８と。
型拡散層３０の形成領域近傍において開口部を設けた後
／ｌを蒸着して、ゲート配線２２、ソース電極２４、及
びアノード電極３２を形成する。
／ｌを蒸着して、ゲート配線２２、ソース電極２４、及
びアノード電極３２を形成する。
このようにして形成した複合素子のダイオードは、島領
域８ａの表面とアノード電極３２との接触部により形成
されるショットキー型となっている。従来の複合素子に
用いられていたシリコンのｐｎ接合型ダイオードの場合
は順方向電圧降下が０．７Ｖ程度と高いのに対し、本実
施例のショットキー型の場合、これを０．５Ｖ程度に抑
えることができる。したがって、出力電位を従来よりも
電源電圧又は接地電位に近づけることができ、出力側へ
の電流駆動能力も向上する。また、ショットキー型ダイ
オードは本質的に多数キャリアデバイスであり、順方向
導通時においても島領域８ａに注入される少数キャリア
がほとんど存在しないことから、逆回復時間（ダイオー
ドに順方向の電流が流れている場合に、逆方向の電圧を
印加したとき、ダイオード内の過剰キャリアがなくなる
までの時間をいう。）が短くなり、高速動作が可能とな
るため、ノイズ等による逆電流を防止するのに好適であ
る。更に、ｐｎ接合を形成する従来のダイオードでは複
合素子内のＭ２Ｓ部や基板との間の寄生構造による寄生
電流がある程度大きくなるのは避けられないのに対し、
本実施例では、この寄生電流がほとんど発生しないとい
う利点もある。
域８ａの表面とアノード電極３２との接触部により形成
されるショットキー型となっている。従来の複合素子に
用いられていたシリコンのｐｎ接合型ダイオードの場合
は順方向電圧降下が０．７Ｖ程度と高いのに対し、本実
施例のショットキー型の場合、これを０．５Ｖ程度に抑
えることができる。したがって、出力電位を従来よりも
電源電圧又は接地電位に近づけることができ、出力側へ
の電流駆動能力も向上する。また、ショットキー型ダイ
オードは本質的に多数キャリアデバイスであり、順方向
導通時においても島領域８ａに注入される少数キャリア
がほとんど存在しないことから、逆回復時間（ダイオー
ドに順方向の電流が流れている場合に、逆方向の電圧を
印加したとき、ダイオード内の過剰キャリアがなくなる
までの時間をいう。）が短くなり、高速動作が可能とな
るため、ノイズ等による逆電流を防止するのに好適であ
る。更に、ｐｎ接合を形成する従来のダイオードでは複
合素子内のＭ２Ｓ部や基板との間の寄生構造による寄生
電流がある程度大きくなるのは避けられないのに対し、
本実施例では、この寄生電流がほとんど発生しないとい
う利点もある。
このダイオードでは、逆バイアス時において上記接触部
の半導体側に形成される空乏層の周縁部に電界が集中し
、その部分で局所的に降伏現象が発生することによって
耐圧が低下するおそれがあるが、該接触部の周囲にガー
ドリングとなるＰ型拡散層３０を形成することにより空
乏層の周縁部を引き延ばし、電界の集中を緩和して逆方
向の耐圧を向上させている。ここで、更にダイオードの
高耐圧化を図るために、第３図（ａ）及び（ｂ）に示す
ように、アノード電極３２を、島領域８ａの表面とアノ
ード電極３２との接触部の周囲において酸化絶縁膜２０
上に張り出したはみ出しくオーバーレイ）電極構造とし
ている。この張り出し幅は５〜２０μｍ程度である。こ
の張り出し部分は、酸化絶縁膜２０を介して島領域８ａ
にフィールドプレートとして作用し、接触部の周縁部分
に形成される空乏層を引き延ばして、ダイオードの更な
る高耐圧化を達成する。
の半導体側に形成される空乏層の周縁部に電界が集中し
、その部分で局所的に降伏現象が発生することによって
耐圧が低下するおそれがあるが、該接触部の周囲にガー
ドリングとなるＰ型拡散層３０を形成することにより空
乏層の周縁部を引き延ばし、電界の集中を緩和して逆方
向の耐圧を向上させている。ここで、更にダイオードの
高耐圧化を図るために、第３図（ａ）及び（ｂ）に示す
ように、アノード電極３２を、島領域８ａの表面とアノ
ード電極３２との接触部の周囲において酸化絶縁膜２０
上に張り出したはみ出しくオーバーレイ）電極構造とし
ている。この張り出し幅は５〜２０μｍ程度である。こ
の張り出し部分は、酸化絶縁膜２０を介して島領域８ａ
にフィールドプレートとして作用し、接触部の周縁部分
に形成される空乏層を引き延ばして、ダイオードの更な
る高耐圧化を達成する。
以上の実施例において説明した高耐圧ＭＯＳＦＥＴには
、０ＭＯ３（７）他、ｖＭｏｓ１Ｍｏ上ットゲート構造
を有するもの等、各種高耐圧特性を備えたＭＯＳＦＥＴ
を用いることができる。また、ショットキー型ダイオー
ドでは、アノード電極３２の材料を変えることにより、
順方向電圧降下、動作速度等を制御することができる。
、０ＭＯ３（７）他、ｖＭｏｓ１Ｍｏ上ットゲート構造
を有するもの等、各種高耐圧特性を備えたＭＯＳＦＥＴ
を用いることができる。また、ショットキー型ダイオー
ドでは、アノード電極３２の材料を変えることにより、
順方向電圧降下、動作速度等を制御することができる。
以上説明したように、本発明は、高耐圧型駆動用半導体
集積回路において、出力段の高耐圧ＭＯＳＦＥＴに対し
直列に逆流防止ダイオードを接続し、また、この逆流防
止ダイオードには、ショットキー型のダイオードを用い
ることに特徴を有するので、以下の効果を奏する。
集積回路において、出力段の高耐圧ＭＯＳＦＥＴに対し
直列に逆流防止ダイオードを接続し、また、この逆流防
止ダイオードには、ショットキー型のダイオードを用い
ることに特徴を有するので、以下の効果を奏する。
■ 出力側の伝送ラインにおいて外部ノイズを拾うこと
により、又は出力負荷のインダクタンス成分による起電
力の発生により、出方側に正負の高電圧が生じた場合で
も、出力段に逆電流が流れることを防止できるので、集
積回路の熱破壊、素子のラッチアップ、誤動作等を確実
に防止することができる。
により、又は出力負荷のインダクタンス成分による起電
力の発生により、出方側に正負の高電圧が生じた場合で
も、出力段に逆電流が流れることを防止できるので、集
積回路の熱破壊、素子のラッチアップ、誤動作等を確実
に防止することができる。
■ 逆流防止ダイオードとしてショットキー型ダイオー
ドを用いたことから、その順方向電圧降下を低減させる
ことができるので、出力側への電流駆動能力を高めるこ
とができる。また、半導体内への少数キャリアの注入が
少ないため、逆回復時間が短縮され、高速動作が可能と
なる結果、スパイク状のノイズに対しても有効に機能す
ることができる。更に、ダイオードの複合形成による寄
生効果をも回避でき、寄生電流の発生を防止することが
できる。
ドを用いたことから、その順方向電圧降下を低減させる
ことができるので、出力側への電流駆動能力を高めるこ
とができる。また、半導体内への少数キャリアの注入が
少ないため、逆回復時間が短縮され、高速動作が可能と
なる結果、スパイク状のノイズに対しても有効に機能す
ることができる。更に、ダイオードの複合形成による寄
生効果をも回避でき、寄生電流の発生を防止することが
できる。
■ 逆流防止ダイオードに、ガードリング又ははみ出し
電極構造を備えた場合には、より高電圧のノイズ等に対
しても有効に逆電流を防止することができる。
電極構造を備えた場合には、より高電圧のノイズ等に対
しても有効に逆電流を防止することができる。
第１図は本発明の高耐圧型駆動用半導体集積回路の実施
例を示す回路図である。 第２図（ａ）は高耐圧ＭＯＳＦＥＴと逆流阻止ダイオー
ドとの複合素子の構造を示す平面図であり、第２図（ｂ
）は同複合素子の構造を示す縦断面図である。 第３図（ａ）は第２図に示す複合素子のうち、逆流防止
ダイオードの形成部分の構造を示す拡大平面図であり、
第３図（ｂ）は同部分の構造を示す拡大断面図である。 第４図は従来の高耐圧型駆動用半導体集積回路の回路図
である。 第５図（ａ）は従来の高耐圧ＭＯＳＦＥＴとｐｎ接合型
ダイオードとの複合素子の構造を示す平面図であり、第
５図（ｂ）は同構造の縦断面図である。 〔符号の説明〕 １ ・・−ｎチャネルＭＯＳＦＥＴ ２・・・高耐圧ＭＯＳＦＥＴ ３・・・充電用高耐圧ＭＯＳＦＥＴ ４・・・放電用高耐圧ＭＯＳＦＥＴ ５・・・ｐ型シリコン基板 ６・・・ｎ゛型埋込み層 ７・・・ｐ゛型埋込み層 ８・・・エピタキシャル層 ８ａ・・・島領域 １０・・・ｐ型分離帯 １２・・・ドレインウオール １４・・・ゲート電極 １６・・・ベース領域 １８・・・ソース領域 ２０・・・酸化絶縁膜 ２２・・・ゲート配線 ２４・・・ソース電極 ３０・・・ｐ型拡散層 ３２・・・アノード電極 Ｄｚ 、Ｄ！ 、Ｄ−・・・寄生ダイオードＬ・・・負
荷 ＨＤｚ 、ＨＤ３．ＨＤ４・・・逆流防止高耐圧ダイオ
ード ＺＤ・・・定電圧ダイオード。
例を示す回路図である。 第２図（ａ）は高耐圧ＭＯＳＦＥＴと逆流阻止ダイオー
ドとの複合素子の構造を示す平面図であり、第２図（ｂ
）は同複合素子の構造を示す縦断面図である。 第３図（ａ）は第２図に示す複合素子のうち、逆流防止
ダイオードの形成部分の構造を示す拡大平面図であり、
第３図（ｂ）は同部分の構造を示す拡大断面図である。 第４図は従来の高耐圧型駆動用半導体集積回路の回路図
である。 第５図（ａ）は従来の高耐圧ＭＯＳＦＥＴとｐｎ接合型
ダイオードとの複合素子の構造を示す平面図であり、第
５図（ｂ）は同構造の縦断面図である。 〔符号の説明〕 １ ・・−ｎチャネルＭＯＳＦＥＴ ２・・・高耐圧ＭＯＳＦＥＴ ３・・・充電用高耐圧ＭＯＳＦＥＴ ４・・・放電用高耐圧ＭＯＳＦＥＴ ５・・・ｐ型シリコン基板 ６・・・ｎ゛型埋込み層 ７・・・ｐ゛型埋込み層 ８・・・エピタキシャル層 ８ａ・・・島領域 １０・・・ｐ型分離帯 １２・・・ドレインウオール １４・・・ゲート電極 １６・・・ベース領域 １８・・・ソース領域 ２０・・・酸化絶縁膜 ２２・・・ゲート配線 ２４・・・ソース電極 ３０・・・ｐ型拡散層 ３２・・・アノード電極 Ｄｚ 、Ｄ！ 、Ｄ−・・・寄生ダイオードＬ・・・負
荷 ＨＤｚ 、ＨＤ３．ＨＤ４・・・逆流防止高耐圧ダイオ
ード ＺＤ・・・定電圧ダイオード。
Claims (4)
- （１）第１の開閉制御信号で開閉動作をし、その閉成に
より高電圧電源から分圧抵抗を介して放電さすべきスイ
ッチング手段と、該分圧抵抗の分圧電位でゲート駆動さ
れ、その閉成により該高電圧電源から定電圧ダイオード
を介して出力側へ給電する給電用高耐圧ＭＯＳＦＥＴと
、該定電圧ダイオードの逆方向電圧でゲート駆動され、
前記高電圧電源から該出力側へ充電する充電用高耐圧Ｍ
ＯＳＦＥＴと、第２の開閉制御信号で開閉動作をし、そ
の閉成により該出力側の電気量を放電する放電用高耐圧
ＭＯＳＦＥＴと、を有する高耐圧型駆動用半導体集積回
路において、 前記給電用高耐圧ＭＯＳＦＥＴ、前記充電用高耐圧ＭＯ
ＳＦＥＴ及び前記放電用高耐圧ＭＯＳＦＥＴは、その導
電チャネルに対し直列に逆流防止ダイオードが接続され
ていることを特徴とする高耐圧型駆動用半導体集積回路
。 - （２）前記充電用高耐圧ＭＯＳＦＥＴ及び前記放電用高
耐圧ＭＯＳＦＥＴの導電チャネルに対して直列に接続さ
れた前記逆流防止ダイオードは、半導体表面上に金属電
極との接触部を備えたショットキー型ダイオードである
ことを特徴とする請求項第１項に記載の高耐圧型駆動用
半導体集積回路。 - （３）前記逆流防止ダイオードは、前記接触部の周囲に
おける半導体表面側に逆導電型のガードリングを備えて
いることを特徴とする請求項第２項に記載の高耐圧型駆
動用半導体集積回路。 - （４）前記逆流防止ダイオードの前記金属電極は、前記
半導体表面との接触部の周囲に形成された絶縁膜上に張
り出し部を有するはみ出し電極構造を備えていることを
特徴とする請求項第２項に記載の高耐圧型駆動用半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137525A JPH0430571A (ja) | 1990-05-28 | 1990-05-28 | 高耐圧型駆動用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137525A JPH0430571A (ja) | 1990-05-28 | 1990-05-28 | 高耐圧型駆動用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430571A true JPH0430571A (ja) | 1992-02-03 |
Family
ID=15200717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137525A Pending JPH0430571A (ja) | 1990-05-28 | 1990-05-28 | 高耐圧型駆動用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430571A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774008A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | コード設定回路 |
| JP2002324848A (ja) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置 |
| US6586780B1 (en) | 1995-10-30 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for supplying output voltage according to high power supply voltage |
| JP2011151888A (ja) * | 2010-01-19 | 2011-08-04 | Standard Electric Co Ltd | 単相交流同期モータおよびその制御方法 |
-
1990
- 1990-05-28 JP JP2137525A patent/JPH0430571A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774008A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | コード設定回路 |
| US6586780B1 (en) | 1995-10-30 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for supplying output voltage according to high power supply voltage |
| JP2002324848A (ja) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP4610786B2 (ja) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | 半導体装置 |
| JP2011151888A (ja) * | 2010-01-19 | 2011-08-04 | Standard Electric Co Ltd | 単相交流同期モータおよびその制御方法 |
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