JP3170580B2 - Cmos集積回路用保護回路 - Google Patents

Cmos集積回路用保護回路

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JP3170580B2
JP3170580B2 JP24386696A JP24386696A JP3170580B2 JP 3170580 B2 JP3170580 B2 JP 3170580B2 JP 24386696 A JP24386696 A JP 24386696A JP 24386696 A JP24386696 A JP 24386696A JP 3170580 B2 JP3170580 B2 JP 3170580B2
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  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、CMOS集積回路
の保護回路に関し、特に、同極性の複数の電圧源を有す
るCMOS集積回路を保護するラッチアップ保護回路に
関する。
【0002】
【従来の技術】様々な用途を支援するために、商業上利
用されるCMOS集積回路には複数の電源に対する電圧
レベルが設定される。図1はシリコン基板10内にある
一般的なCMOS集積回路を示す断面図である。図1の
ように、CMOS集積回路はNMOSトランジスタ及び
PMOSトランジスタを備えている。PMOSトランジ
スタは、N型シリコン基板10内にある2つのP型拡散
領域12及びゲート14からなり、P型ウェル内に形成
されたNMOSトランジスタは、2つのN型拡散領域2
2及びゲート24からなる。N型基板10にはN型拡散
領域16を介して第1電圧VCCが印加されており、P
型ウェル20はP型拡散領域26を介して他の電圧VS
Sでバイアスされている。このようなCMOSトランジ
スタを他の電圧、例えば、第1電圧VCCより低い電圧
である第2電圧VDDでバイアスされているPMOSト
ランジスタの電源で駆動する場合、このCMOSトラン
ジスタは複数の電圧源を有する回路になる。
【0003】
【発明が解決しようとする課題】同極性の複数の電圧源
を有するCMOS回路では、回路を最初にオンしたと
き、異なる電圧が同時にそれぞれの最高レベルに達しな
いことがある。5ボルトの電圧電源は、例えば、ゼロか
ら最高レベルである5ボルトに達するのに略5〜100
ミリ秒を要する。一方、3ボルトの電圧電源はそれより
短い時間で3ボルトのレベルに達し得る。このように、
相対的に低い電圧電源の方が相対的に高い電圧電源より
その最高レベルに速く達する場合、図2に示すように、
相対的に低い電圧電源VDDの電圧レベルが相対的に高
い電圧電源VCCの電圧レベルより高い状態にある期間
Tが生じる。そのような状態にあっては、CMOSトラ
ンジスタは期間T中に異常にバイアスされ、回路内でラ
ッチアップが生じて回路が破損され易くなる。
【0004】ラッチアップによる破損は、図1中に破線
で示したように、基板10内の拡散領域12,16の間
に順方向バイアス路が存在する場合に生じる。図1で
は、第2電圧VDDの電圧レベルの方が第1電圧VCC
より高い場合、P型拡散領域12はN型拡散領域16よ
りも高い電位になり、順方向バイアス路が基板10内に
形成され、電圧源VDDから電圧源VCCへ直接、大電
流が流れる。そして、CMOSトランジスタは大きな順
方向電流に伴う高パワーによって破損することになる。
【0005】CMOS回路において順方向電流路の生成
を防ぐ従来の方法としてガードリング方式がある。ガー
ドリング方式は、順方向電流を吸収すべく、通常、CM
OS回路の入出力部の近くに配置してある。しかし、前
述したラッチアップ作用は入出力部の近くに限らず、回
路において異なる電圧が印加されるところでは何れでも
生じ得る。従って、ラッチアップの問題を解決するため
に、複数の電圧源を有するCMOS回路においてガード
リング方式を用いることは、一部の用途では複雑になり
すぎることがある。更に、ガードリングを形成するには
非常に大きな面積を占有し、そのため、小さいジオメト
リの集積回路におけるサイズ上の要件を満たすことがで
きない。
【0006】CMOS回路におけるラッチアップの問題
を解決するために、米国特許4,871,927号公報
及び4,670,668号公報には他の方法が提案され
ている。しかし、それらの方法が解決しようとするラッ
チアップの問題は、複数の電圧源を有するCMOS回路
でのラッチアップの問題とは異なる。従って、それらの
方法は、本発明によって解決されるラッチアップ問題を
扱うには不適切である。
【0007】本発明はかかる事情に鑑みてなされたもの
であって、その目的とするところは、同極性の複数の電
圧源を有するCMOS回路においてラッチアップを防止
する保護回路を提供することにある。
【0008】
【課題を解決するための手段】第1発明に係るCMOS
集積回路用保護回路は、同極性の第1電圧及び第2電圧
が印加されるCMOS集積回路の保護回路において、前
記第1電圧を分圧する分圧器と、該分圧器に接続してあ
り、分圧器によって分圧された第1電圧と前記第2電圧
とを比較する電圧比較器と、分圧された第1電圧が第2
電圧より低い場合、前記CMOS集積回路への第2電圧
の印加を遮断するスイッチとを備え、前記分圧器は、第
1電圧から所定電圧を減じ、分圧された第1電圧を生成
する定電圧減算器と、該定電圧減算器及び接地部の間に
介装した負荷抵抗とを具備し、前記電圧比較器は、第2
電圧に接続するドレイン及びゲートを具備する第1のN
MOSトランジスタと、該第1のNMOSトランジスタ
のソースに接続したドレイン,前記分圧器に接続したゲ
ート,及び接地するソースを具備する第2のNMOSト
ランジスタとを備え、前記スイッチは、第2電圧に接続
するソースと、前記第1のNMOSトランジスタのソー
スに接続したゲートと、前記CMOS集積回路に接続し
たドレインとを具備するPMOSトランジスタであり、
前記定電圧減算器は、直列に接続した複数のNMOSト
ランジスタであることを特徴とする。
【0009】第2発明に係るCMOS集積回路用保護回
路は、同極性の第1電圧及び第2電圧が印加されるCM
OS集積回路の保護回路において、前記第1電圧を分圧
する分圧器と、該分圧器に接続してあり、分圧器によっ
て分圧された第1電圧と前記第2電圧とを比較する電圧
比較器と、分圧された第1電圧が第2電圧より低い場
合、前記CMOS集積回路への第2電圧の印加を遮断す
るスイッチとを備え、前記分圧器は、第1電圧から所定
電圧を減じ、分圧された第1電圧を生成する定電圧減算
器と、該定電圧減算器及び接地部の間に介装した負荷抵
抗とを具備し、前記電圧比較器は、第2電圧に接続する
ドレイン及びゲートを具備する第1のNMOSトランジ
スタと、該第1のNMOSトランジスタのソースに接続
したドレイン,前記分圧器に接続したゲート,及び接地
するソースを具備する第2のNMOSトランジスタとを
備え、前記スイッチは、第2電圧に接続するソースと、
前記第1のNMOSトランジスタのソースに接続したゲ
ートと、前記CMOS集積回路に接続したドレインとを
具備するPMOSトランジスタであり、前記定電圧減算
器は、直列に接続した複数のダイオードであることを特
徴とする。
【0010】
【0011】
【0012】
【0013】
【0014】発明にあっては、CMOS回路に接続し
た異なる電圧源が同時的にその最高電圧レベルに到達し
ない場合に回路内に順方向電流路が形成されないように
し、それによりCMOS集積回路内のラッチアップを防
止する。即ち、第1電圧,及び該第1電圧の最高レベル
より低い最高レベルの第2電圧をCMOS集積回路に印
加する場合、分圧器は第1電圧を分圧し、電圧比較器は
分圧された第1電圧と第2電圧と比較する。そして、ス
イッチは、分圧された第1電圧が第2電圧より低い場
合、CMOS集積回路への第2電圧の印加を遮断する。
これによって、種々の電圧源が別々にその最高レベルに
達する場合であっても、CMOS集積回路内に順方向バ
イアス電流路が形成されない。
【0015】そして、定電圧減算器は第1電圧から所定
の電圧を減じ、負荷抵抗は、定電圧減算器への過電流の
導通を防止する。
【0016】また、分圧された第1電圧が電圧比較器の
第2のNMOSトランジスタの閾値電位より低い場合、
第2のNMOSトランジスタはオフであり、スイッチで
あるPMOSトランジスタのゲートの電位は、第2電圧
より第1のNMOSトランジスタの閾値電位だけ低い電
位であり、スイッチはCMOS集積回路への第2電圧の
印加を遮断する。一方、分圧された第1電圧が第2のN
MOSトランジスタの閾値電位より高い場合、第2のN
MOSトランジスタはオンであり、PMOSトランジス
タのゲートの電位は略ゼロであり、第2電圧がスイッチ
を介してCMOS集積回路に印加される。
【0017】そして、定電圧減算器を直列に接続した複
数のNMOSトランジスタ(第1発明)又はダイオード
(第2発明)で構成し、第1電圧から減じる所定の電圧
をそれらの接続数によって設定する。
【0018】
【発明の実施の形態】図3は、本発明に係る保護回路5
0とCMOS集積回路とを示す断面図であり、CMOS
集積回路は図1に示したCMOS回路と実質的に同じで
ある。CMOS集積回路は、P型ウェル40を備えるN
型シリコン基板30内に形成されている。CMOS集積
回路はN型基板30内にPMOSトランジスタを備え、
またP型ウェル40内にNMOSトランジスタを備えて
いる。それらトランジスタの構造は従来技術で十分記述
されているのでここでは詳述しない。CMOS集積回路
は第1電圧VCC及び第2電圧VDDでバイアスする。
本実施例では、第1電圧VCCの最高レベルは略5ボル
トであり、第2電圧VDDの最高レベルは略3.3ボル
トである。つまり、第1電圧VCCの最高レベルは第2
電圧VDDの最高レベルより高い。
【0019】図3に示したように、保護回路50は第2
電圧VDDとPMOSトランジスタのソース拡散領域3
2との間に接続する。このため、第2電圧VCCはCM
OS集積回路に直接印加されない。保護回路50は第1
電圧VCCと第2電圧VDDの電圧レベルとを比較し、
第1電圧VCCの電圧レベルが非常に低い場合、CMO
Sトランジスタへの第2電圧VDDの印加を遮断する。
従って、第1電圧VCCがCMOS集積回路のN型拡散
領域36に印加された場合、第2電圧VDDはCMOS
トランジスタに印加されていないため、基板30内に順
方向電流路が形成されない。
【0020】図4は保護回路50の回路図を示してお
り、保護回路50は分圧器、電圧比較器53、及びスイ
ッチ55を備えている。分圧器は、定電圧減算器51及
び負荷素子Rを備えている。分圧器は、減算器51で所
定の電圧を減じ、それにより分圧された第1電圧を生成
することによって第1電圧VCCを分圧する。分圧され
た第1電圧は、次に電圧比較器53で比較される。負荷
素子Rは定電圧減算器51と接地部との間の電流路を提
供している。前述した所定電圧は第1電圧VCCと第2
電圧VDDとの電位差に基づいて決定する。従って、定
電圧減算器51の構造はCMOS集積回路の特定の用
途、及びCMOS集積回路に接続した電源の電圧レベル
に従って設計しなければならない。種々の電源の電圧レ
ベルは異なるので、それに従って前述した所定電圧を調
整する。
【0021】電圧比較器53は分圧器に接続してあり、
分圧された第1電圧と第2電圧VDDとを比較する。図
4に示したように、電圧比較器53は第1NMOSトラ
ンジスタXM1、及び第2NMOSトランジスタXM2
を備えている。第1NMOSトランジスタXM1のドレ
イン及びゲートには、第2電圧VDDが与えられる。第
2NMOSトランジスタXM2のドレインには、第1N
MOSトランジスタXM1のソースが接続してあり、ス
イッチ55を制御するための出力を生成する。第2NM
OSトランジスタXM2のゲートには、分圧された第1
電圧が分圧器から与えられる。第2NMOSトランジス
タXM2のゲートには、分圧器から分圧された第1電圧
が印加される。第2NMOSトランジスタXM2のソー
スは接地してある。電圧比較器53は第2電圧VDDが
その最高レベルに到達したときにインバータとして動作
し、従って分圧された第1電圧の反転出力がスイッチ5
5の制御信号になる。
【0022】スイッチ55は第2電圧VDDとCMOS
トランジスタとの間に接続してある。本実施例では、ス
イッチ55は電圧比較器53によってそのゲートが制御
されるPMOSトランジスタにしてある。スイッチであ
るPMOSトランジスタ55のソースは第2電圧VDD
でバイアスしてあり、ドレインはCMOSトランジスタ
のP型拡散領域32(図3参照)に接続してある。分圧
された第1電圧が第2電圧より低い場合、CMOS集積
回路に第1電圧VCCが印加されないようにするため
に、PMOSトランジスタ55がオフされ、CMOS集
積回路への第2電圧VDDの印加が遮断される。第1電
圧VCCの電圧レベルが十分高い場合、第2電圧VCC
がCMOSトランジスタに印加されるように、PMOS
トランジスタ55がオンされる。PMOSトランジスタ
55がオンされた場合、PMOSトランジスタ55のド
レインにおける電圧VDD’の電圧レベルは第2電圧V
DDの電圧レベルと略等しい。
【0023】
【実施例】
(実施例1)ここで、本発明の一例を図5に示す回路に
従って説明する。本実施例では、CMOS集積回路は5
ボルトの第1電圧VCC、及び3.3ボルトの第2電圧
VDDでバイアスしてある。図5に示したように、保護
回路50の定電圧減算器51Aは複数の直列接続のNM
OSトランジスタからなる。定電圧減算器51A内のト
ランジスタの数は、異なる電源の最高電圧レベル及びト
ランジスタの閾値電位によって決定する。本実施例で、
保護回路50内のすべてのトランジスタは略0.7ボル
トの閾値電位VTを有すると仮定している。従って、定
電圧減算器51A内には3つのトランジスタが必要にな
る。定電圧減算器51Aで大きな電流が流れるのを防ぐ
ため、負荷素子Rは好適には500KΩ以上の値を有す
る抵抗とする。
【0024】第1電圧VCCの電圧レベルが2.8ボル
トより低い場合、すなわち図5に示した回路のノードA
における電圧V(A)が2.8ボルトより低い場合、ノ
ードCにおける電圧V(C)は1.4ボルト以下であ
り、ノードDにおける電圧V(D)は0.7ボルト以下
である。ノードDにおける電圧はトランジスタXM2の
閾値電位よりも低いので、トランジスタXM2はオフで
ある。従って、ノードEにおける電圧は第2電圧VDD
より1閾値電位VTの値だけ少なくなる(すなわち、電
圧V(E)はVDD−VT)。本例ではその値は略2.
6ボルトである。スイッチ55はオフであるので、その
内部高インピーダンスによってCMOS集積回路には第
2電圧VDDが印加されず、CMOS集積回路内に順方
向電流路が形成されない。
【0025】第1電圧VCCが2.8ボルトより高い場
合(即ち、V(A)>2.8ボルト)、V(B)は2.
1ボルト以上であり、V(C)は1.4ボルト以上であ
り、V(D)は0.7ボルト以上である。ノードDでの
電圧がトランジスタXM2の閾値電位よりも高いので、
トランジスタXM2がオンし、ノードEの電圧が降下す
る。そのため、電圧V(E)は略ゼロである。ノードE
のゼロ電圧によりスイッチ55はオンする。スイッチ5
5がオンした場合、第1電圧VCCの電圧レベルは第2
電圧VDDの電圧レベルと同じ電圧レベルか又はそれ以
上の電圧レベルであるので、CMOS集積回路内に順方
向バイアス路は形成されない。このような本発明の保護
回路50によりCMOSのラッチアップを防ぐことがで
きる。
【0026】(実施例2)他の例として、定電圧減算器
51Bをダイオード回路にした場合を、図6に示す。定
電圧減算器51Bを直列に接続した複数のダイオードで
構成する。ダイオードの数は、異なる電源の最高電圧レ
ベルとそれぞれのダイオードの内部ポテンシャルにより
決定する。ダイオード回路によって第1電圧VCCの電
圧レベルを降下させることを除いて、図6に示した保護
回路は図5に示した保護回路と同様に動作する。なお、
本発明では保護回路において比較するために、適切に分
圧した第1電圧を得ることのできる他の方法を利用する
ことができる。また、定電圧減算器は、図5及び図6に
示したトランジスタ回路又はダイオード回路を用いるこ
とに限定されるものではない。
【0027】
【発明の効果】以上詳述した如く、発明に係るCMO
S集積回路用保護回路にあっては、分圧された第1電圧
が第2電圧より低い場合、CMOS集積回路への第2電
圧の印加を遮断するため、種々の電圧源が別々に各最高
レベルに達する場合であっても、CMOS集積回路内に
順方向バイアス電流路が形成されず、そのため複数の電
圧電源を有するCMOS集積回路におけるラッチアップ
が解消される。
【0028】そして本発明に係るCMOS集積回路用保
護回路にあっては、定電圧減算器によって第1電圧から
所定の電圧を減じるため、第1電圧の電圧レベルが十分
高くなってから、第2電圧がCMOS集積回路に印加さ
れ、CMOS集積回路における順方向バイアス電流路の
形成を確実に防止する。また、定電圧減算器と接地部と
の間に介装した負荷抵抗によって、定電圧減算器に大電
流が流れることが防止され、保護回路の信頼性が高い。
【0029】また本発明に係るCMOS集積回路用保護
回路にあっては、分圧された第1電圧が電圧比較器の第
2のNMOSトランジスタの閾値電位より低い場合、第
2のNMOSトランジスタはオフであり、スイッチであ
るPMOSトランジスタのゲートの電位は、第2電圧よ
り第1のNMOSトランジスタの閾値電位だけ低い電位
であり、スイッチはCMOS集積回路への第2電圧の印
加を遮断する。一方、分圧された第1電圧が第2のNM
OSトランジスタの閾値電位より高い場合、第2のNM
OSトランジスタはオンであり、PMOSトランジスタ
のゲートの電位は略ゼロであり、第2電圧がスイッチを
介してCMOS集積回路に印加される。これによって、
第1電圧及び第2電圧が別々に各最高レベルに達する場
合であっても、CMOS集積回路において順方向バイア
ス電流路が形成されない適宜なタイミングで第2電圧が
CMOS集積回路に印加される。
【0030】更に本発明に係るCMOS集積回路用保護
回路にあっては、定電圧減算器を直列に接続した複数の
NMOSトランジスタ(第1発明)又はダイオード(第
2発明)で構成するため、設計及び製造が容易であり、
NMOSトランジスタ又はダイオードの数を調整するだ
けて、第1電圧及び第2電圧の電位差、並びにCMOS
集積回路の用途に基づいて所要の電圧を第1電圧から減
じることができる等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【図1】 シリコン基板内にある一般的なCMOS集積
回路を示す断面図である。
【図2】 印加された2つの電圧がその最高電圧レベル
に達するのに要する時間の相違を示すグラフである。
【図3】 本発明に係る保護回路とCMOS集積回路と
を示す断面図である。
【図4】 本発明に係る保護回路の回路図である。
【図5】 図4に示した保護回路の実施例を示す回路図
である。
【図6】 図4に示した保護回路の他の実施例を示す回
路図である。
【符号の説明】
30 N型基板 32 P型拡散領域 36 N型拡散領域 40 P型ウェル 50 保護回路 51 定電圧減算器 53 電圧比較器 55 スイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−18587(JP,A) 特開 昭60−257620(JP,A) 特開 平4−79415(JP,A) 特開 平9−307426(JP,A) 特開 平1−220470(JP,A)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 同極性の第1電圧及び第2電圧が印加さ
    れるCMOS集積回路の保護回路において、 前記第1電圧を分圧する分圧器と、該分圧器に接続して
    あり、分圧器によって分圧された第1電圧と前記第2電
    圧とを比較する電圧比較器と、分圧された第1電圧が第
    2電圧より低い場合、前記CMOS集積回路への第2電
    圧の印加を遮断するスイッチとを備え、前記分圧器は、
    第1電圧から所定電圧を減じ、分圧された第1電圧を生
    成する定電圧減算器と、該定電圧減算器及び接地部の間
    に介装した負荷抵抗とを具備し、前記電圧比較器は、第
    2電圧に接続するドレイン及びゲートを具備する第1の
    NMOSトランジスタと、該第1のNMOSトランジス
    タのソースに接続したドレイン,前記分圧器に接続した
    ゲート,及び接地するソースを具備する第2のNMOS
    トランジスタとを備え、前記スイッチは、第2電圧に接
    続するソースと、前記第1のNMOSトランジスタのソ
    ースに接続したゲートと、前記CMOS集積回路に接続
    したドレインとを具備するPMOSトランジスタであ
    り、前記定電圧減算器は、直列に接続した複数のNMO
    Sトランジスタであることを特徴とするCMOS集積回
    路用保護回路。
  2. 【請求項2】 同極性の第1電圧及び第2電圧が印加さ
    れるCMOS集積回路の保護回路において、 前記第1電圧を分圧する分圧器と、該分圧器に接続して
    あり、分圧器によって分圧された第1電圧と前記第2電
    圧とを比較する電圧比較器と、分圧された第1電圧が第
    2電圧より低い場合、前記CMOS集積回路への第2電
    圧の印加を遮断するスイッチとを備え、 前記分圧器は、
    第1電圧から所定電圧を減じ、分圧された第1電圧を生
    成する定電圧減算器と、該定電圧減算器及び接地部の間
    に介装した負荷抵抗とを具備し、前記電圧比較器は、第
    2電圧に接続するドレイン及びゲートを具備する第1の
    NMOSトランジスタと、該第1のNMOSトランジス
    タのソースに接続したドレイン,前記分圧器に接続した
    ゲート,及び接地するソースを具備する第2のNMOS
    トランジスタとを備え、前記スイッチは、第2電圧に接
    続するソースと、前記第1のNMOSトランジスタのソ
    ースに接続したゲートと、前記CMOS集積回路に接続
    したドレインとを具備するPMOSトランジ スタであ
    り、前記定電圧減算器は、直列に接続した複数のダイオ
    ードであることを特徴とするCMOS集積回路用保護回
    路。
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