JPH04150050A - コード設定回路 - Google Patents
コード設定回路Info
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- JPH04150050A JPH04150050A JP2274790A JP27479090A JPH04150050A JP H04150050 A JPH04150050 A JP H04150050A JP 2274790 A JP2274790 A JP 2274790A JP 27479090 A JP27479090 A JP 27479090A JP H04150050 A JPH04150050 A JP H04150050A
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- JP
- Japan
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- transistor
- thin film
- pads
- film resistor
- setting circuit
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Links
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 238000009966 trimming Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
大発明はコード設定回路に関し、特にトリミング用の薄
膜抵抗ヒユーズを有するコード設定回路に関する。
膜抵抗ヒユーズを有するコード設定回路に関する。
［従来の技術］
最近の集積回路の高性能化及び高集積化に伴い回路条件
設定の高確度化及び低消費電力化の要望がますます強く
なってきた。
設定の高確度化及び低消費電力化の要望がますます強く
なってきた。
Ｓ積回路装置において、特ζこ、アナログ回路等の基準
電圧値の設定及び回路電流の設定等は、その方タコク規
格が非常に厳し・いため、製造工程中に電圧値及び電流
値をトリミンクすることにより規格内に調整するための
回路を必要としている。
電圧値の設定及び回路電流の設定等は、その方タコク規
格が非常に厳し・いため、製造工程中に電圧値及び電流
値をトリミンクすることにより規格内に調整するための
回路を必要としている。
このトリミンクは一度製造工程で設定してしまえば固定
され、集積回路の応用動作中は再調整できないので永久
に変化してはいけない性質のものである。従って、誤動
作のない高信頼性の回路が要求されている。従来この種
のコード設定回路の一例を第３図に示す。定電流回路（
Ｍ］９とＩＯ）で決定される定電流ＩＭＩＯをそれぞれ
流そうとする３つのトランジスタＭ２０．Ｍ２１．Ｍ２
２と薄膜抵抗Ｒ７，Ｒ８，Ｒ９とてレシオ回路を形成す
る。にて薄膜抵抗Ｒ７〜Ｒ９の抵抗値はトランジスタＭ
２０〜Ｍ２２のオン抵抗に比べて十分低く設定しておく
。つまりこの状態では節点Ａ。
され、集積回路の応用動作中は再調整できないので永久
に変化してはいけない性質のものである。従って、誤動
作のない高信頼性の回路が要求されている。従来この種
のコード設定回路の一例を第３図に示す。定電流回路（
Ｍ］９とＩＯ）で決定される定電流ＩＭＩＯをそれぞれ
流そうとする３つのトランジスタＭ２０．Ｍ２１．Ｍ２
２と薄膜抵抗Ｒ７，Ｒ８，Ｒ９とてレシオ回路を形成す
る。にて薄膜抵抗Ｒ７〜Ｒ９の抵抗値はトランジスタＭ
２０〜Ｍ２２のオン抵抗に比べて十分低く設定しておく
。つまりこの状態では節点Ａ。
Ｂ、Ｃはすへて低レベルになり、インバータ１１３〜１
１５はデコーダ３００に対して高レベルを出力している
。にで、コード設定のために選定された薄膜抵抗Ｒ７，
Ｒ８，Ｒ９のみを溶断するわけであるが、溶断は選択さ
れた薄膜抵抗に付随しているバラ）”Ａ、 Ｂ、
Ｃのみに高電圧を印加し、大電流を流すことによって高
熱を発生してなされる。
１５はデコーダ３００に対して高レベルを出力している
。にで、コード設定のために選定された薄膜抵抗Ｒ７，
Ｒ８，Ｒ９のみを溶断するわけであるが、溶断は選択さ
れた薄膜抵抗に付随しているバラ）”Ａ、 Ｂ、
Ｃのみに高電圧を印加し、大電流を流すことによって高
熱を発生してなされる。
例えは薄膜抵抗Ｒ８のみを切断した場合を考える。
切断された薄膜抵抗Ｒ８は理想的には抵抗が無限大とな
りトランジスタＭ２１によって節点Ｂは高レベルとなる
。従ってインバータ１１４のみデコーダ３００に対して
低レベルを出力する。このように選択された薄膜抵抗Ｒ
７〜Ｒ９を切断することにより、所望のコードをデコー
ダ３００に出力するわけである。ところがこの切断が不
完全で経時変化を受けて切断部分にリーク電流が発生し
た場合、リーク電流がトランジスタＭ２１の流す定電流
以上になると、節点Ｂのレベルが、高レベルから低レベ
ルに移行してしまい、誤動作が発生する。
りトランジスタＭ２１によって節点Ｂは高レベルとなる
。従ってインバータ１１４のみデコーダ３００に対して
低レベルを出力する。このように選択された薄膜抵抗Ｒ
７〜Ｒ９を切断することにより、所望のコードをデコー
ダ３００に出力するわけである。ところがこの切断が不
完全で経時変化を受けて切断部分にリーク電流が発生し
た場合、リーク電流がトランジスタＭ２１の流す定電流
以上になると、節点Ｂのレベルが、高レベルから低レベ
ルに移行してしまい、誤動作が発生する。
また、第３図の回路の場合、薄膜抵抗Ｒ７〜Ｒ区が切断
されない状態では常時電流が流れる。そのため低消費電
力を実現するためには、定電ｉＴ’１１０を】０μＡ程
度に抑える必要があり、リーク電流が１０μＡ以上にな
ると、誤動作してしまう。
されない状態では常時電流が流れる。そのため低消費電
力を実現するためには、定電ｉＴ’１１０を】０μＡ程
度に抑える必要があり、リーク電流が１０μＡ以上にな
ると、誤動作してしまう。
このような欠点を解決するために特願昭６３−１０９６
６６に開示した回路が提案されており、これを第４図に
示す。この回路は、パワーをオンした時のみ一時的に低
レベルとなる信号ＳＰによって、パワーオン直後たけオ
ンするＰチャンネルＭＯＳ）ランジスタＭ２４．Ｍ２６
．Ｍ２８を設け、パワーオン直後−時的に薄膜抵抗ＲＩ
Ｏ，Ｒ１１゜Ｒ１２との間でレシオ回路を形成する。通
常この薄膜抵抗ＲＩＯ〜Ｒ１２は、１００Ω程度に設定
されているので、例えはトランジスタＭ２４．Ｍ２６、
Ｍ２Ｓのオン抵抗をＩＫΩ以上にしておけは、薄膜抵抗
ＲＩＯ−Ｒ１２が切断されていない場合、節点り、
Ｅ、 Ｆは、低レベルとなる。従って、インバータｒ
１６〜１１８はデコーダに高レベルを出力する。例えば
薄膜抵抗Ｒ１１が切断された場合は、前記と同様にトラ
ンジスタＭ２６によって、Ｅ点は高レベルとなり、１１
７は高レベルを出力する。前記のごとくトランジスタＭ
２４．Ｍ２６、Ｍ２Ｓは、電源投入直後のみオンするわ
けであるが、節点り、 Ｅ、 Ｆの反転信号でゲー
トが制御されるＰチャンネルトランシフ９Ｍ２３．Ｍ２
５、Ｍ２７が存在するため、−度決定された節点り、
Ｅ、 Ｆのレベルは安定に保持される。第４図に示
された回路では、薄膜抵抗ＲＩＯ〜Ｒ１２が切断されて
いない場合、定常状態においては薄膜抵抗ＲＩＯ−Ｒ１
２と電源電位ＶＤＤ間に接続される両トランジスタは共
にオフしているため、電流は流れない。一方、薄膜抵抗
Ｒ１１が、切断された場合トランジスタＭ２５がオン状
態となるが、二のオン抵抗をＩＫΩ程度に設定しておけ
ば、切断後の薄膜抵抗Ｒ１１が、ｍＡオーダーの電流を
流しても誤動作しないような設計が可能である。
６６に開示した回路が提案されており、これを第４図に
示す。この回路は、パワーをオンした時のみ一時的に低
レベルとなる信号ＳＰによって、パワーオン直後たけオ
ンするＰチャンネルＭＯＳ）ランジスタＭ２４．Ｍ２６
．Ｍ２８を設け、パワーオン直後−時的に薄膜抵抗ＲＩ
Ｏ，Ｒ１１゜Ｒ１２との間でレシオ回路を形成する。通
常この薄膜抵抗ＲＩＯ〜Ｒ１２は、１００Ω程度に設定
されているので、例えはトランジスタＭ２４．Ｍ２６、
Ｍ２Ｓのオン抵抗をＩＫΩ以上にしておけは、薄膜抵抗
ＲＩＯ−Ｒ１２が切断されていない場合、節点り、
Ｅ、 Ｆは、低レベルとなる。従って、インバータｒ
１６〜１１８はデコーダに高レベルを出力する。例えば
薄膜抵抗Ｒ１１が切断された場合は、前記と同様にトラ
ンジスタＭ２６によって、Ｅ点は高レベルとなり、１１
７は高レベルを出力する。前記のごとくトランジスタＭ
２４．Ｍ２６、Ｍ２Ｓは、電源投入直後のみオンするわ
けであるが、節点り、 Ｅ、 Ｆの反転信号でゲー
トが制御されるＰチャンネルトランシフ９Ｍ２３．Ｍ２
５、Ｍ２７が存在するため、−度決定された節点り、
Ｅ、 Ｆのレベルは安定に保持される。第４図に示
された回路では、薄膜抵抗ＲＩＯ〜Ｒ１２が切断されて
いない場合、定常状態においては薄膜抵抗ＲＩＯ−Ｒ１
２と電源電位ＶＤＤ間に接続される両トランジスタは共
にオフしているため、電流は流れない。一方、薄膜抵抗
Ｒ１１が、切断された場合トランジスタＭ２５がオン状
態となるが、二のオン抵抗をＩＫΩ程度に設定しておけ
ば、切断後の薄膜抵抗Ｒ１１が、ｍＡオーダーの電流を
流しても誤動作しないような設計が可能である。
従って、従来の定電流タイプに対し、リーク電流の許容
量が１００倍以上になったことになる。
量が１００倍以上になったことになる。
［発明が解決しようとする課題］
このように第４図に示した構成によれば、非常に安定な
コード設定回路が得られた。しかし所望のパッドにパル
ス電圧を印加し、薄膜抵抗を切断する際に電源電圧ＶＤ
Ｄをフローテインク状態で印加した場合を考えると、該
パッドにはＰチャンネルトランジスタのドレインが接続
されているため、電源ラインＶＤＤがＰチャンネルトラ
ンジスタのドレイン拡散層によって形成される順方向バ
イアスされたＰＮ接合を介してパッドに接続される。
コード設定回路が得られた。しかし所望のパッドにパル
ス電圧を印加し、薄膜抵抗を切断する際に電源電圧ＶＤ
Ｄをフローテインク状態で印加した場合を考えると、該
パッドにはＰチャンネルトランジスタのドレインが接続
されているため、電源ラインＶＤＤがＰチャンネルトラ
ンジスタのドレイン拡散層によって形成される順方向バ
イアスされたＰＮ接合を介してパッドに接続される。
換言すれはパッドには電源ラインＶＤＤの容量が、付加
されてしまうことになる。従ってパッドに印加したパル
ス電圧の立ち上がりスピードが非常に遅くなる。一般に
薄膜抵抗の切断状況は切断のために印加されるパルスの
立ち上がりスピードが早いほど良好であることが知られ
ている。
されてしまうことになる。従ってパッドに印加したパル
ス電圧の立ち上がりスピードが非常に遅くなる。一般に
薄膜抵抗の切断状況は切断のために印加されるパルスの
立ち上がりスピードが早いほど良好であることが知られ
ている。
したがって、第４図に示された例では、パルスの立ち上
がりスピードが電源ラインＶＤＤの容量で低下し、薄膜
抵抗が十分に切断されないという問題点があった。
がりスピードが電源ラインＶＤＤの容量で低下し、薄膜
抵抗が十分に切断されないという問題点があった。
［課題を解決するための手段］
本発明の要旨は、コード発生回路の各入力ビットを設定
するコード設定回路にして、電源に接続された第１導電
型チャンネル発生領域と、共通ゲート節点に接続された
ゲートとを有する第１トランジスタと、該第１トランジ
スタの第１導電型チャンネル発生領域と切断電圧印加パ
ッドとの間に介在した第２導電型チャンネルを有する第
２トランジスタと、上記第１トランジスタと並列に配さ
れインバータを介してゲートとドレインの接続された第
３トランジスタと、上記切断電圧印加パッドと固定電圧
源との間に接続され選択的に切断可能な薄膜抵抗体と、
第２トランジスタと並列に配さｎ入力ビットを出力する
インバータとを有することである。
するコード設定回路にして、電源に接続された第１導電
型チャンネル発生領域と、共通ゲート節点に接続された
ゲートとを有する第１トランジスタと、該第１トランジ
スタの第１導電型チャンネル発生領域と切断電圧印加パ
ッドとの間に介在した第２導電型チャンネルを有する第
２トランジスタと、上記第１トランジスタと並列に配さ
れインバータを介してゲートとドレインの接続された第
３トランジスタと、上記切断電圧印加パッドと固定電圧
源との間に接続され選択的に切断可能な薄膜抵抗体と、
第２トランジスタと並列に配さｎ入力ビットを出力する
インバータとを有することである。
［発明の作用］
上記構成のコード設定回路では、第２トランジスタが切
断電圧印加パッドを第１トランジスタの順方向にバイア
スされるダイオードを介して供給される容量から分難す
る。従って、切断電圧印加パッドにおける電圧の立ち上
がりを急峻にすることができ、薄膜抵抗体を完全に切断
できる。
断電圧印加パッドを第１トランジスタの順方向にバイア
スされるダイオードを介して供給される容量から分難す
る。従って、切断電圧印加パッドにおける電圧の立ち上
がりを急峻にすることができ、薄膜抵抗体を完全に切断
できる。
Ｅ実施例コ
次に本発明の実施例を図を用いて説明する。
第１図は本発明の第１実施例を示す回路図である。Ｍ１
〜Ｍ６はＰチャンネル型トランジスタ、Ｍ７〜Ｍ９はＮ
チャンネル型トランジスタ、Ｒ１−Ｒ３は薄膜抵抗体、
１０１はデコーダ、１１０〜１１２はパッドである。図
から明らかなように、本実施例は第４図に示した回路に
Ｎチャンネルデイプリージョントラン９７９Ｍ７．Ｍ８
．Ｍ９を追加したものである。にて第４図の回路で説明
したのと同様に、薄膜抵抗切断のための電圧パルスを印
加した場合を考える。この場合パッド１１０〜１１２に
は、Ｎチャンネルのデイプリージョントランジスタのみ
直接接続されているので、電源ラインＶＤＤが１１旧方
向のダイオードを介して接続されることはない。従って
、電源ラインＶＤＤの容量は、Ｎチャンネルデイプリー
ジョントラン９７９Ｍ７〜Ｍ９のチャンネル抵抗を介し
てしかパッド１１０〜１１２に接続されず、印加波形の
立ち上がりスピードを遅らせることはない。
〜Ｍ６はＰチャンネル型トランジスタ、Ｍ７〜Ｍ９はＮ
チャンネル型トランジスタ、Ｒ１−Ｒ３は薄膜抵抗体、
１０１はデコーダ、１１０〜１１２はパッドである。図
から明らかなように、本実施例は第４図に示した回路に
Ｎチャンネルデイプリージョントラン９７９Ｍ７．Ｍ８
．Ｍ９を追加したものである。にて第４図の回路で説明
したのと同様に、薄膜抵抗切断のための電圧パルスを印
加した場合を考える。この場合パッド１１０〜１１２に
は、Ｎチャンネルのデイプリージョントランジスタのみ
直接接続されているので、電源ラインＶＤＤが１１旧方
向のダイオードを介して接続されることはない。従って
、電源ラインＶＤＤの容量は、Ｎチャンネルデイプリー
ジョントラン９７９Ｍ７〜Ｍ９のチャンネル抵抗を介し
てしかパッド１１０〜１１２に接続されず、印加波形の
立ち上がりスピードを遅らせることはない。
第２図は本発明の第２実施例を示す回路図である。第２
実施例では、第１実施例で使用したＮチャンネルデイプ
リージョントラン９７９Ｍ７〜Ｍ９のかわりに、Ｎチャ
ンネルエンハンスメントトランジスタを使用し、そのゲ
ートを最高電位ＶＤＤに接続している。パルス印加に対
する効果は第１実施例と同様であるが、薄膜抵抗が切断
された場合の実使用時を考えると、第１実施例ではＶＤ
Ｄ電位がそのまま切断された薄膜抵抗に印加されるが、
第２実施例ではＶＤＤ−（ｎチャンネルエンハンスメン
トトランジスタのＶＴ）の電圧しか印加されない。例え
ば、ＶＤＤ＝５Ｖとすると、第１実施例では、切断後の
薄膜抵抗に５■が印加されるが、第２実施例では、 （
ＶＴ＝２Ｖとすると）５Ｖ−２Ｖ＝３Ｖしか印加されず
、切断後の薄膜抵抗の経時的なリーク電流の増加を抑制
できる利点がある。
実施例では、第１実施例で使用したＮチャンネルデイプ
リージョントラン９７９Ｍ７〜Ｍ９のかわりに、Ｎチャ
ンネルエンハンスメントトランジスタを使用し、そのゲ
ートを最高電位ＶＤＤに接続している。パルス印加に対
する効果は第１実施例と同様であるが、薄膜抵抗が切断
された場合の実使用時を考えると、第１実施例ではＶＤ
Ｄ電位がそのまま切断された薄膜抵抗に印加されるが、
第２実施例ではＶＤＤ−（ｎチャンネルエンハンスメン
トトランジスタのＶＴ）の電圧しか印加されない。例え
ば、ＶＤＤ＝５Ｖとすると、第１実施例では、切断後の
薄膜抵抗に５■が印加されるが、第２実施例では、 （
ＶＴ＝２Ｖとすると）５Ｖ−２Ｖ＝３Ｖしか印加されず
、切断後の薄膜抵抗の経時的なリーク電流の増加を抑制
できる利点がある。
［発明の効果〕
本発明のコード設定回路によれは、パッドに印加されろ
パルスの立ち上がりスピードを向上できるので薄膜抵抗
の切断状態を改善できるとともに、リーク電流の経時的
な増加も抑えることができ、コード設定回路の信頼性を
著しく改善できるという効果を得られる。
パルスの立ち上がりスピードを向上できるので薄膜抵抗
の切断状態を改善できるとともに、リーク電流の経時的
な増加も抑えることができ、コード設定回路の信頼性を
著しく改善できるという効果を得られる。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図及び第４図は２
つの従来例をそれぞれ示す回路図である。 Ｍ１〜Ｍ６．Ｍ１０〜Ｍ１５゜ Ｍ１９〜Ｍ２８・・・・Ｐチャンネルエンハンスメント
トランジスタ、 Ｍ７〜Ｍ９・・・・・・Ｎチャンネルデイプリージョン
トランジスタ、 ％ｉ１６〜Ｍ１８ ・Ｎチャンネルエンハンス メントトランジスタ、 ■１〜Ｔ１８・・・・・・・インバータ、Ｒ１−Ｒ１２
・・・・・・・薄膜抵抗、１０１・・・・・・・・・デ
コーダ、 １１０〜１１２・・・・・パッド。 特許出願人 日本電気株式会社
発明の第２実施例を示す回路図、第３図及び第４図は２
つの従来例をそれぞれ示す回路図である。 Ｍ１〜Ｍ６．Ｍ１０〜Ｍ１５゜ Ｍ１９〜Ｍ２８・・・・Ｐチャンネルエンハンスメント
トランジスタ、 Ｍ７〜Ｍ９・・・・・・Ｎチャンネルデイプリージョン
トランジスタ、 ％ｉ１６〜Ｍ１８ ・Ｎチャンネルエンハンス メントトランジスタ、 ■１〜Ｔ１８・・・・・・・インバータ、Ｒ１−Ｒ１２
・・・・・・・薄膜抵抗、１０１・・・・・・・・・デ
コーダ、 １１０〜１１２・・・・・パッド。 特許出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 コード発生回路の各入力ビットを設定するコード設定回
路にして、 電源に接続された第１導電型チャンネル発生領域と、共
通ゲート節点に接続されたゲートとを有する第１トラン
ジスタと、 該第１トランジスタの第１導電型チャンネル発生領域と
切断電圧印加パッドとの間に介在した第２導電型チャン
ネルを有する第２トランジスタと、上記第１トランジス
タと並列に配されインバータを介してゲートとドレイン
の接続された第３トランジスタと、 上記切断電圧印加パッドと固定電圧源との間に接続され
選択的に切断可能な薄膜抵抗体と、第２トランジスタと
並列に配され入力ビットを出力するインバータとを有す
ることを特徴とするコード設定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274790A JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
| EP91117462A EP0480475B1 (en) | 1990-10-12 | 1991-10-14 | Code setting circuit |
| DE69121661T DE69121661T2 (de) | 1990-10-12 | 1991-10-14 | Kodeeinstellungsschaltung |
| US07/775,462 US5173616A (en) | 1990-10-12 | 1991-10-15 | Code setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274790A JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150050A true JPH04150050A (ja) | 1992-05-22 |
| JP2679390B2 JP2679390B2 (ja) | 1997-11-19 |
Family
ID=17546600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274790A Expired - Fee Related JP2679390B2 (ja) | 1990-10-12 | 1990-10-12 | コード設定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5173616A (ja) |
| EP (1) | EP0480475B1 (ja) |
| JP (1) | JP2679390B2 (ja) |
| DE (1) | DE69121661T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774008A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | コード設定回路 |
| JPH0846002A (ja) * | 1994-07-26 | 1996-02-16 | Nec Corp | コード設定回路 |
| JP2006059969A (ja) * | 2004-08-19 | 2006-03-02 | Sony Corp | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418487A (en) * | 1992-09-04 | 1995-05-23 | Benchmarg Microelectronics, Inc. | Fuse state sense circuit |
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