JPS58164097A

JPS58164097A - 半導体メモリ−

Info

Publication number: JPS58164097A
Application number: JP57047721A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-03-25
Filing date: 1982-03-25
Publication date: 1983-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は正規のメモリーセルが不具合な場合に、予備の
メモリーセルに切り換えることができる半導体メモリー
に関する。

〔発明の技術的背景〕

最近、半導体メモリーにおいては、正規のメモリーセル
回路と予備のメモリーセル回路を形成しておき、製造時
に正規のメモリーセル回路内に不良ビットがあった場合
には、この不良ビット部分を予備のメモリーセル回路に
置き換えて使用するような冗長性機能をもったものが増
加している。これは、正規のメモリーセル回路に−ｂ−
ｅか１ビツトの不良セルがあってもメモリー全体として
は不具合なため、このようなメモリーは不良品として捨
てられるからである。即ちメモリー容量が増大するのに
伴ない、不良メモリーセルが発生する確率が高くなって
きており、不良が発生しているメモリーを捨てていたの
では、製品のコストが極めて毘価なものとなってしまう
。従って全体の歩留り向上のために予備のメモリーセル
回路を形成し、正規のメモリーセル回路の一一が不良の
場合に、これを切り換えて使う方法が採用されてきたの
である。

′第１図は、上記予備のメモリーセル回路が形成されて
いる半導体メモリーのブロック構成図である。図中１は
アドレス信号が与えられるアドレスバッフアであり、こ
のアドレスバッフ７１からの出力は正規のアドレスデコ
ーダ２および予備のアドレスデコーダ３に並列的に与え
られる。正規のアドレスデコーダ３のデコード出゛力は
正規のメモリーセル回路４に与えられ、このデコード出
力によって正規のメモリーセル回路４内の１つ行線が選
択され、その後この選択された行線に接続されたメモリ
ーセルにデータが記憶されたり、データが読み出された
りする。

また正規のアドレスデコーダ２は予備のアドレスデコー
ダ３からの出力によって、そのデコード動作が制御され
る。予備のアドレスデコーダ３のデコード出力は予備の
メモリーセル回路５に与えられ、このデコード出力によ
って予備のメモリーセル回路５内のメモリーセルが選択
され、その後この選択されたメモリーセルにデータが記
憶されたり、データが読み出されたりする。

一方、を記予備のアドレスデコーダ３は、その構成によ
っては、正規のメモリーセル回路４内に不良ビットがあ
り、この不良部分を予備のメモリーセル回路５内のメモ
リーセルと交換する際に、メモリーセル交換のための情
報が予め一不揮発性記憶素子Ｃ″−書き込まれている交
換制御信号発生部６から出力される交換料（財）信号に
よってｍｌＪ　７１１することもできる。即ちこのよう
な構成の半導体メモリーにおいては、正規のメモリーセ
ル回路４に不良ビットがなければ交換制御信号は出力さ
れず、正規のアドレスデコーダ２のみが動作して正規の
メモリーセル回路４内のメモリーセルがアクセスされる
。一方、正規のメモリーセル回路４内に不良ビットがあ
れば、この不良ビットを含む行あるいは列アドレスに相
当するデコード出力が得られるように予め予備の７Ｐレ
スデコーダ３をプログラムしておくとともに、交換制御
信号発生部６から１１ルベルマタは９０ｇレベルの交換
制御信号が得られるように、前ｄＣ不揮発性記憶素子を
プログラムしておく。従っていまアドレスバッファ１で
正規のメモリーセル回路４の不良ビットを含む行または
列アドレスに対応する出力が得られると、予備のアドレ
スデコーダ３によって予備のメモリーセル回路５内のメ
モリーセルが選択される。

更にこの時の予備のアドレスデコーダ３のデコード出力
によって正規のアドレスデコーダ２のデコード動作が停
止され、正規のメモリーセル回路４はアクセスされない
。このような操作によって、正規のメモリーセル回路４
内の不良部分が予備のメモリーセル回路５と交換される
ものである。

第２図（ａ）　、　（ｂ）は１記交換制御信号発生部６
の従来の構成を示す回路図である。、第２図（１１に示
す回路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間に不
揮発性記憶素子の一つであるポリシリコン等によってＩ
！成されたフユーズ素子Ｆを挿入し、出力端子０　、Ｑ
、　ｔとアース点との間にプログラム用のエンハンスメ
ントモードのＭＯＳ）ランジスタＱＢを挿入し、かつ出
力端子Ｏｕｔとアース点との間にｒプレッションモード
のＭＯ８トランジスタＱＤを挿入し、Ｍ０８トランジス
タＱＥのｆ−トにはプログラム信号Ｐを与えるとともに
、Ｍ０８トランジスタＱＤのｒ−１ア一ス点に接続した
ものである。また第２図（ｂ）に示す回路は、電源ＶＤ
印加点と出力端子Ｏｕｔとの間にプログラム用のエンハ
ンスメントモードのＭＯＳ）ランゾスタＱＦＩを挿入し
、同様にｔｍｖＤ印加点と出力端子Ｏｕｔとの間に７″
グレツシヨンモードのＭＯＳ）ランゾスタＱＤを挿入し
、かつ出力端子とアース点との間にフユーズ素子Ｆを挿
入し、ＭＯ８トランジスタＱＦＩのダートにはプログラ
ム信号Ｐを与えるとともにＭＯＳ）ランジスタＱＤのｆ
　＋、　）は出力端子Ｏｕｔに接輔スるようにしたもの
である。

第２図（ａｌの回路において、フユーズ素子Ｆが溶断さ
れていないとき、出力端子ＯｕｔのレベルはＭＯＳ）ラ
ンジスタＱＤとフユーズ素子Ｆ゛との抵抗比によって１
１ルベルに保たれている。

一方、ＭＯＳ）ランジスタＱＢのダートに１１ルベルの
プログラム信号Ｐを与えると、このトランジスタＱＥが
オンしてフユーズ素子Ｆに大きな電流が流れ、このとき
発生するジュール熱によってフユーズ素子Ｆが溶断され
る。フユーズ素子Ｆが溶断されると、信号Ｐは再びＩＱ
ルベルとなってトランジスタＱＢはカットオフし、今度
はトランジスタＱＤを介して出力端Ｏｕｔが１０ルベル
暑二枚電される。そして１記出力端子Ｏｕｔの信号、即
ち前記交換割線信号のレベルが例エバ’ｌ”レベルのと
者には、予備のアドレスデコーダ３のデコード動作は停
止され、例えば１０ルベルのときにデコード動作が行な
われる。

第２図ｆｂｌの回路では、第２図（ａ）の回路とは反対
にフユーズ素子Ｆが溶断されていないとき、出力端子Ｏ
ｕｔのレベルはＭＯＢ）ランジスタＱＤとフユーズ素子
Ｆとの抵抗比によってＩＯルベルに保たれている。そし
てトランジスタＱＢのｙ−トに１１ルベルのプログラム
信号Ｐを与えると、を記と同様にフユーズ素子Ｆが溶断
され、その後出力端子ＯｕｔはトランジスタＱＤを介し
て１１ルベルに充電される。この場合には出力端子Ｏｕ
ｔの信号、即ち交換側副信号のレベルが例りば１０ルベ
ルのときには、予備のアドレスデコーダ３のデコード動
作は停止され、例えば１１ルベルのときにデコード動作
が行なわれる。

第３図はｔ記交換制御信号発生部６を用いない場合にお
ける予備のアドレスデコーダ３の一つのデコード回路の
構成例を示す。この回路は、負荷用のデプレツンヨンモ
ードのトランジスタＱＬＤと、前記アドレスバッファ１
から出力される各アドレス信号Ａ。９人。１人８．Ａ、
・・・Ａｎをｒ−）入力とする駆動用の複数のエンハン
スメントモードのトランジスタＱＤＲとトランジスタＱ
ＬＤとの間に挿入される複数のフユーズ素子ＦＢとから
構成される。

このようなデコード回路では、前記正規のメモリーセル
回路４のメモリーセルのうち、例えばアドレスＡ。＝＝
Ａ、＝・・・Ａ　ｎ　＝　Ｑに対応するものが不良の場
合には、このアドレスに相当するデコード出力が得られ
るように各フユーズ素子ＦＢがプログラム、即ちＡ。、
ＡＩ　、・・・Ａｎをｆ−）入力とするトランジスタＱ
ＤＲに接続されているフユーズ素子ＦＢが溶断される。

このためＡ０＝Ａ、＝−・−＝Ａｎ＝０（Ｄ場合、その
アドレスの予備メモリーセルがアクセスされるものであ
る。

〔背景技術の問題点〕

ところで、第３図に示される予備のアドレスデコーダに
あっては、不良アドレスの時、予備のメモリーセルを選
択するために入力されるアドレスの数だけプログラム、
即ちフユーズ素子ＦＢを溶断する必要があった。これら
フユーズ素子は、レーデ或いは前述のような電流による
ジュール熱で溶断するが、しかしこのような溶断方法に
よれば、周辺回路に溶断物が付着することによる信頼性
の低下、或いは溶断自体の失敗、また溶断個所における
信頼性の問題等があり、フユーズ素子の溶断個所は少な
いほど良いことは云うまでもない。しかるに、最近の集
積回路の微細加工技術の進歩によりメモリー容量は増大
し、これに伴ないアドレス入力数も増加してきた。この
ため、予備メモリーセルを使用する時に切断する配線数
（フユーズ素子数）も、メモリー容量の増大と共に増え
てきた。

〔発明の目的〕

本発明は上記実情に鑑みてなされたもので、正規のメモ
リーセルに不良があった場合、簡単な処置で正規のメモ
リーセルを予備メモリーセルに切り換えることができる
半溝体メモリーを提供しようとするものである。

〔発明の概要〕

上記目的を達成するために、メモリーセルの良否に応じ
て決められたインピーダンス状態を記憶する不揮発性メ
モリー素子を設けるが、このメモリー素子のインピーダ
ンス状態を決めるデアニールで低抵抗化するか、フユー
ズ素子を切断するかでよく、この状態の記憶に応じてト
ランジスタ等のスイッチ素子を制約することにより、予
備メモリーセルに切り換えるものである。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明する。第４
図中１１はアドレス入力直。、□。

ａｌｓ”ｌ＊・・・をもとに出力線Ｒ１＋Ｒ１＊・・・
の一つを選択するデコーダであり、出力線Ｒ１゜Ｒ２ｅ
・・・はバッファ回路人１　　ｍ　Ａ！　　＠・・・の
入力端に接続される。バッファ回路Ａ１９人！　、・・
・の出力端は駆動線Ｗ、、Ｗ、、・・・を介してメモリ
ーセルに接続される。出力線Ｒ１ｅＲｆｆｉ＋・・・は
エンハンスメントモードＭＯＳトランジスタ１２１．１
２．、・・・のｆｆ−）に接続される。このトラ７ノス
タ１２１．１２．、・・・の一端はエンハンスメントモ
ードＭＯ８）ランジスタ１３．。

１３６．・・・を介してＶＳ電位端（接地）に接続され
、他端はデプレッションモードＭＯＳトランジスタ１４
の一端Ｂ１点に接続される。上記トランジスタ１３１の
ｆ−トは、茜抵抗Ｉリシ１リコン１５１の一端とデプレッションモードＭＯ８）ラ
ンジスタ１６．の一端に接続され、高抵抗ポリシリコン
１５□の他端は′を源ｖＣに、トランジスタ１６、の他
端とダートはＶＳ′ｆｔ位端に接続される。トランジス
タ１２．・・・波び１３１．・・・の回路についても同
様である。トランジスタ１４の他端は電？１Ｊ３ｔＶＣ
に接続され、ｒ−トはＢ１点に接続され、このＢ１点は
インバータ１７を介して予備メモリーセルに接続される
。またＢ１点はインバータ１８を介してエンハンスメン
トモードＭＯＳトランジスタ１９１゜１９１．・・・の
ｆ−）に共通接続され、該トランジスタ１９□　ｍ’９
１＊・・・の一端は駆動線Ｗ、。

Ｗ７．・・・に接続され、他端はＶ８電位端に接続され
る。

第４図１＝おいて正規のメモリーセルに不良がない時は
、高抵抗ポリシリコン１５１．１５．。

・・・は高抵抗のまま装置されるので、トランジス　　
　　　１り１３．．１３．、・・・のｙ−トはトランジ
スタ１６、．１６．、・・・によりｖｓ’醒位となり、
従２つてトランジスタｉｓ１　、ｉｓ！・・・はカットオフ
のま＼である。そのためＢ１点はトランジスタ１４によ
り、電源ＶＣレベルに充電され、インバータ１７により
予備メモリーセルへは１０ルベルのデータが供給される
ため、予備メモリーセルは選択されない。

一方、例えば駆動線Ｗ１に接続されるメモリーセルに不
良がある場合は、高抵抗ポリシリコン１５ｍがレーザア
ニールで低抵抗化される。

このためトランジスタ１３．のｒ−トは１１ルベルトナ
リ、トランジスタ１３．はオンする。

ここでもしデコーダ１１に駆動線Ｗ、が選択されるアド
レスが入力されるならば、デコーダ出力Ｒ１は１１”と
なってトランジスタ１２．はオンし、Ｂ１点はトランジ
スタ１２１．１３１を介して′０１に教室される。その
ためインバータ１７．１８の出力はともに１１−となり
、予備メモリーが選択されると共にトランジスタ１９．
。

１９８．・・・がオンし、正規メモリーセルは非選択と
なる。

第４図では不揮発性メモリー素子として高抵抗−リシリ
コン１５□　ｅ１５ｔｏ・・・を用い、これをレーザア
ニールで低抵抗化して、正規のメモリーセルの良否に応
じたインピーダンス状態を記憶したが、第５図ではポリ
シリコンフユーズ素子Ｐ、を用いた例を示している。即
ちメモリーセルの良否に応じたインピーダンス状態のデ
ータ督き込みは、フユーズ素子Ｐ１をレーザで切断する
ことによりなされる。即ち・通常は、出力０．はフユー
ズ素子Ｐ、により１０１となるが、フユーズ素子Ｐ、が
切断されれば、デプレッションモードＭＯ８）ランジス
タ２１（二より出力０．は１１１となり、第４図で画抵
抗ポリシリコンを低抵抗化したのと同じ結果になる。

第６図はインバータ１７の一具体例で、これはデプレッ
ションモードＭＯ８）ランジスタ３１とエンハンスメン
トモーｐＭＯ８）ランジスタ３２〜３４よりなっていて
、インバータと同時にバッファ回路としての機能も兼備
している６第７図は＠４図のバッファ回路Ａ１の−具体
例で、ここではメモリーセル非選択用トランジスタ１９
１８１９！＊・・・は用いていない。その代りにトラン
ジスタ４１．４２を用い、バッファ回路の低消費電流化
をはかると共にトランジスタ４３〜４６で回路機能を行
なわせている。

即ちＢ１点が１ｏｆのとき、つまり予備メモリーセルが
選択される時はトランジスタ４１　、４２はオフし、出
力がＩｏｌとなってメモリーセルはデコーダ出力に関係
なく”ｏｗとなる。−万、ＢＩ点力ｔ”ｌ”レベルなら
ばトランジスタ４１．４２はオンし、出力はデコーダ出
力の＊Ｑｔ、Ｊ＠レベルに応じて変化するものである。

＠８図は高抵抗ポリシリコン１５＠　　１１５ｔ。

・・・支びトランジスタ１６．　．１６．、・・・ノ接
続点ｃ１＊ｃｌ・・・により、バッファ回路Ａ１１　＊
　’１２−・・・を制薊した例である。他のＩｌｌ成は
第４図の場合と同様であるがら、対応個所には同一符号
を付して説明を省略する。ただし第４図のインバータ１
８の代りにバッファ回路人！１を、インバータ１７の代
りにバッファ回路人□を用いている。

上記第８図のバッファ回路Ａ１１　＊　Ａｉｔ　ｍ・°
・のうちの一つの具体例は、第９図に示す。これはトラ
ンジスタ５１〜５６よりなり、レーザアニールで高抵抗
ポリシリコン１５、が低抵抗化されれば、信号Ｃ，は１
１１となり、トランジスタ５３．５５はオンしてデコー
ダ出力に応じＢ１点の電位は変化する。一方、高抵抗ポ
リシリコン１５、が高抵抗のま＼ならば、トランジスタ
５３．５５はオフのま＼で、Ｂ１点に何らの影響を与え
ない。

第８図において例えば駆動線Ｗ、の個所に不良メモリー
セルがあるときには、高抵抗ポリシリコン１５．が低抵
抗化され、信号Ｃ１は１１１となり、バッファ回路Ａ□
を介して接続される予備メモリーセルへも１１ルベルの
信号が供給され、該予備メモリーセルが選択される。一
方、トランジスタ１９．．１９．、・・・もそのｅ−）
　　　　　　与には、バッファ回路Ａｆｆｉ１を介して
”１″が与えられるためトランジスタ１９１　　＋１９
１　　、・・・がオンすることになり、従って正規のメ
モリーセルは非選択となるものである。正規メモリーセ
ルに、不良メモリーセルが存在しない時は、８１点は、
高抵抗状態すなわち、電気的に浮遊状態になるので、バ
ッファ１可路Ａ１．、’人１．・・・の出力力、１１°
レベルになる時に、影響を及ぼさないような抵抗値を持
つトランジスタを介して、Ｖｓに接＠するのが望ましい
。

第１０図はトランジスタ”　、＊　Ｊ　９ｔ・・・を使
用しない場合のノ々ソファ回路人、の他の具体例である
。この回路はトランジスタ６１〜６８よりなり、ここで
はトランジスタ６５．６６がトランジスタ１９１，１９
．　　、・・・の代わりに用いられ、そのデートに８８
点の反転信号層が入力され、Ｂ１点が卿１１となれば酊
が”０”となり、トランジスタ６５．６６はオフし、正
規メモリーセルは非選択となる。

第１１図、第１２図は第４図の例えばトラン・　　ノス
タ１２１，１３．回路の別の具体例である。

第１１図はトランジスタ７１〜ｙ　７．１％　抵抗ポ７リシリコン７８よりなり、例えば高抵抗ポリシリコン７
８が高抵抗のま＼の時は、トランジスタ７３のダートは
１１１となってトランジスタ７３はオン、トランジスタ
７７はオフとなり１、Ｂ１点に何う影響しない。一方、
レーザアニールで低抵抗化された時は、トランジスタ７
３のｙ　−トはｗＯｍとなってトランジスタ２３はオフ
となる。またデコーダ出力が”１１ならばトランジスタ
７５はオン、トランジスタ７６はオフし、トランジスタ
７７のダートはＩｌｌとなってトランジスタ１７はオン
し、Ｂ１点はＩｏｌとなって予備メモリーセルが選ばれ
る。

８１２図はトランジスタ８１〜８３、高抵抗ポリシリコ
ン８４よりなり、このポリシリコン８４が高抵抗のまま
ならば、トランジスタ８２によりトランジスタ８３のｆ
ｆ−）はｖ８と同１１位になりオフする。一方、高抵抗
ポリシリコンが低抵抗化されれば、トランジスタ８１の
オン。

オフによりトランジスタ８３もオン、オフする。

つまりデコーダ出力がＩＩｍならば、トランジスタ８３
のダート力１１″となってトランジスタ８３がオンし、
８８点は放電されて予備メモリーセルが選ばれる。

〔発明の効果〕

以Ｊ：説明したμ口く本発明によれば、正規のメモリー
セルに不良があった場合、単に１個所のポリシリコンフ
ユーズ素子の切断、萬抵抗化ポリシリコンの低抵抗等の
簡単な処置で、予備メモリーセルに切り換えられる利点
を有した半導体メモリーが提供できるものである。

【図面の簡単な説明】

＠１図は予備メモリーセルを有した半導体メモリーのブ
ロック構成図、第２図、＠３図は同構成の一部詳細回路
図、第４図は本発明の一実施例の回路構成図、第５図な
いし第７図は同回路の一部具体的回路図、第８図は本発
明の他の実施例の回路構成図、第９図ないし第１２図は
冥施例回路の一部具体的回路図である。１１・・・デコーダ、１２１　．１２Ｒ，１３，。１３、・・・スイッチ用トランジスタ、１５ｍ　。１５、・・・高抵抗ポリシリコン、Ｐｌ・・・フユーズ
素子、１９．．１９．・・・セル非選択用トランジスタ
。

Claims

【特許請求の範囲】

メモリーセルと、このメモリーセルを選択するためのデ
コーダと、前記メモリーセルの予備となる予備メモリー
セルと、前記メモリーセルの良否に応じて決められたイ
ンピーダンス状態を記憶する不揮発性メモリー素子と、
このメモリー素子の記憶するインピーダンス状態に応じ
てスイッチング制御される第１のスイッチ素子とく前ｄ
ピデコーダの出力によりスイッチング制御される第２の
スイッチ素子と、前記第１．第２のスイッチ素子の側副
状態により前記予備メモリーセルを選択する手段とを具
備したことを特徴とする半導体メモリー。