JPH11213688A

JPH11213688A - 半導体記憶装置

Info

Publication number: JPH11213688A
Application number: JP10009750A
Authority: JP
Inventors: Hidekazu Noguchi; 英和野口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-01-21
Filing date: 1998-01-21
Publication date: 1999-08-06
Anticipated expiration: 2018-01-21
Also published as: JP3868091B2

Abstract

(57)【要約】【課題】複数のデコーダＤＥＣ１１〜１８と、これら
デコーダをメモリセルアレイに接続する複数のデコード
線ＹＤ１１〜ＹＤ１８及び１本の冗長デコード線ＹＤＲ
１からなるデコード線群ＹＤと、直列に接続された複数
のヒューズ列Ｆと、ヒューズ列Ｆに信号を与えるドライ
バＤＲＶと、ヒューズ列Ｆの電位をラッチする終端回路
ＴＥＲＭとを含む冗長回路を具える。ヒューズ列Ｆの任
意の１つのヒューズを切断することでデコード線群と複
数のデコーダとの接続関係を変更する。ヒューズ列Ｆに
起因する信号遅延を低減する。【解決手段】ヒューズ列Ｆを２以上に分割してある。
分割されたヒューズ列部分Ｆａ、Ｆｂ等それぞれに、ド
ライバＤＲＶおよび終端回路ＴＥＲＭを設けてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、冗長回路に特徴
を有した半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置内の欠陥メモリセルを救
済する技術として、半導体記憶装置に予備のメモリセル
を予め設けておいて、欠陥メモリセルをこの予備のメモ
リセルに置き換える技術がある。そのための回路は冗長
回路と称されている。

【０００３】冗長回路を具えた半導体記憶装置の従来例
として、例えば、国際公開公報ＷＯ９３／０５５１２に
開示された装置があった。

【０００４】

【発明が解決しようとする課題】図３は、該国際公開公
報の特にＦｉｇ．１０に開示されている半導体記憶装置
の、特に冗長回路の部分に着目したブロック図である。

【０００５】この半導体記憶装置は、第１の冗長回路１
１ａと第２の冗長回路１１ｂとを含む。もちろん、３以
上の場合があっても良い。各冗長回路１１ａおよび１１
ｂは、同様の構成となっている。冗長回路１１ａを例に
とり、この冗長回路の構成を説明する。

【０００６】この冗長回路１１ａは、複数のデコーダＤ
ＥＣ１１〜ＤＥＣ１８と、デコード線群ＹＤと、ヒュー
ズ列Ｆと、ドライバＤＲＶと、終端回路ＴＥＲＭとを具
える。

【０００７】デコード線群ＹＤは、複数のデコード線Ｙ
Ｄ１１〜ＹＤ１８と、冗長デコード線ＹＤＲ１とで構成
されている。このデコード線群ＹＤは、デコーダＤＥＣ
１１〜ＤＥＣ１８と、図示しないメモリセルアレイとの
間を接続している。特に、冗長デコード線ＹＤＲ１は、
メモリセルアレイ内の予備メモリセル（図示せず）に接
続されている。

【０００８】ヒューズ列Ｆは、直列に接続された複数の
ヒューズＦ１１〜Ｆ１８で構成されている。ヒューズ列
Ｆの多数のヒューズうちの任意の１つのヒューズを切断
すると、デコード線群ＹＤの各デコード線ＹＤ１１〜Ｙ
ＤＲ１８と、複数のデコーダＤＥＣ１１〜ＤＥＣ１８と
の接続関係を、変更できる（詳細は後述する。）。

【０００９】また、ドライバＤＲＶは、ヒューズ列Ｆの
一端と、信号線ＹＦとの間に接続されている。外部から
この信号線ＹＦを介して供給される信号に応じて、この
ドライバＤＲＶは、ヒューズ列に信号（詳細は後述す
る）を与える。

【００１０】また、終端回路ＴＥＲＭは、ヒューズ列Ｆ
の他端（ドライバＤＲＶ側とは反対端）に接続されてい
る。この終端回路ＴＥＲＭは、ヒューズ列Ｆの電位をラ
ッチする（詳細は後述する）。

【００１１】次に、冗長回路１１ａの具体的な回路構成
を説明する。図４は、図３中の、ドライバＤＲＶと、ヒ
ューズ列Ｆと、終端回路ＴＥＲＭと、１つのデコーダＤ
ＥＣ１１とからなる部分の具体的な回路例を示した図で
ある。

【００１２】ドライバＤＲＶは例えばインバータ回路で
構成されている。このドライバＤＲＶには、信号線ＹＦ
から後に説明するように信号が供給される。

【００１３】ヒューズ列Ｆの各ヒューズＦ１１〜Ｆ１８
それぞれは、例えば、シリコンで構成されている。

【００１４】終端回路ＴＥＲＭは、例えばインバータ回
路ＩＮＶ１と、スイッチ回路ＳＷ１とで構成されてい
る。

【００１５】スイッチ回路ＳＷ１は、この場合、並列に
接続された２個のＰＭＯＳトランジスタＴｒ１、Ｔｒ２
で構成されている。

【００１６】インバータ回路ＩＮＶ１の入力端子は、ヒ
ューズ列Ｆの末端に接続され、出力端子はトランジスタ
Ｔｒ１のゲート電極に接続されている。

【００１７】スイッチ回路ＳＷ１の一端はヒューズ列Ｆ
の末端に接続され、多端は電源Ｖｃｃに接続されてい
る。

【００１８】トランジスタＴｒ２のゲート電極は信号線
ＹＦに接続されている。

【００１９】また、デコーダＤＥＣ１１は、例えば、２
入力のナンド回路ＮＡＮＤと、インバータ回路ＩＮＶ２
およびＩＮＶ３と、スイッチ回路ＳＷ２およびＳＷ３と
で構成されている。

【００２０】ナンド回路ＮＡＮＤの一方の入力端子は、
プリデコーダ（図示せず）に接続されている第１のアド
レス線群ＰＡ０１の、１つのアドレス線に、接続されて
いる。また、このナンド回路ＮＡＮＤの他方の入力端子
は、プリデコーダ（図示せず）に接続されている第２の
アドレス線群ＰＡ２３の、１つのアドレス線に、接続さ
れている。

【００２１】インバータ回路ＩＮＶ２の入力端子は、冗
長ヒューズＦ中の、隣接するヒューズとヒューズとの間
に当たる部分に、接続されている。

【００２２】インバータ回路ＩＮＶ３の入力端子は、イ
ンバータ回路ＩＮＶ２の出力端子に接続されている。

【００２３】スイッチ回路ＳＷ２は、この場合、並列に
接続されたＮＭＯＳトランジスタＴｒ３とＰＭＯＳトラ
ンジスタＴｒ４とで構成されている。

【００２４】スイッチ回路ＳＷ３は、この場合、並列に
接続されたＰＭＯＳトランジスタＴｒ５とＮＭＯＳトラ
ンジスタＴｒ６とで構成されている。

【００２５】スイッチ回路ＳＷ２およびＳＷ３は、直列
に接続されている。そして、両スイッチの接続点に、ナ
ンド回路ＮＡＮＤの出力端子が接続されている。

【００２６】インバータ回路ＩＮＶ２の出力端子は、ス
イッチ回路ＳＷ２のＴｒ３およびスイッチ回路ＳＷ３の
Ｔｒ５のゲート電極にそれぞれ接続されている。

【００２７】インバータ回路ＩＮＶ３の出力端子は、ス
イッチ回路ＳＷ２のＴｒ４およびスイッチ回路ＳＷ３の
Ｔｒ６のゲート電極にそれぞれ接続されている。

【００２８】次に、この冗長回路１１ａの動作について
説明する。

【００２９】デコーダが活性になる前は、信号線ＹＦの
電圧レベルはＬとなっている。そのため、ドライバＤＲ
Ｖの出力端子の電圧レベルはＨとなるので、ヒューズ列
Ｆの電圧レベルはＨである。デコーダを活性にする時
に、信号線ＹＦの電圧レベルをＨに変化させる。する
と、ヒューズ列Ｆを切断していなければ、ヒューズ列の
電圧レベルはＬとなる。すると、デコーダＤＥＣ１１の
インバータ回路ＩＮＶ２の出力端子の電圧レベルはＨに
なるので、スイッチ回路ＳＷ２のＴｒ３，４はオン状態
になり、スイッチ回路ＳＷ３のＴｒ５，６はオフ状態に
なる。そのため、ＤＥＣ１１では、デコード線ＹＤｉ
と、ナンド回路ＮＡＮＤの出力端子とが接続状態にな
る。すなわち、デコード線ＹＤｉが選択される。

【００３０】一方、ヒューズ列Ｆ内のいずれかのヒュー
ズが切断されている場合は、信号線ＹＦの電圧レベルが
ＬからＨに変化しても、ヒューズの切断個所より終端回
路ＴＲＥＭ側では電圧レベルはＨにラッチされたままと
なる。なぜなら、信号線ＹＦの電圧レベルがＬからＨに
変化すると、スイッチ回路ＳＷ１のＴｒ２はオフするが
Ｔｒ１はオフしないからである。すなわち、ヒューズが
切られた状態では、信号線ＹＦの電圧レベルをＨにして
も、ヒューズの切断箇所より終端回路ＴＥＲＭ側のヒュ
ーズ列の電圧レベルはＨのままである。そのため、イン
バータ回路ＩＮＶ１の出力端子の電圧レベルはＬのまま
であるので、スイッチ回路ＳＷ１のＴｒ１はオン状態の
ままとなる。

【００３１】そのため、ヒューズの切断箇所より終端回
路側のヒューズ列に接続されているデコーダの、インバ
ータ回路ＩＮＶ２の出力端子の電圧レベルは、Ｌにな
る。すると、スイッチ回路ＳＷ２のＴｒ３，４はオフ状
態になり、スイッチ回路ＳＷ３のＴｒ５，６はオン状態
になる。そのため、デコーダではデコード線ＹＤｊと、
ナンド回路ＮＡＮＤの出力端子とが接続状態になる。す
なわち、ヒューズが切断された箇所より終端回路ＴＥＲ
Ｍ側でヒューズ列に接続されているデコーダでは、デコ
ード線ＹＤｉではなく、デコード線ＹＤｊが選択される
ことになる。従って、ヒューズが切断された箇所以降の
デコーダには、ヒューズを切断しなかった場合に比べて
１つずつずれたデコード線が接続される。

【００３２】例えば、図３の例で冗長回路１１ａのヒュ
ーズ列のどの部分も切断されていない場合は、デコード
線としてＹＤ１１〜ＹＤ１８が選択される。もし、デコ
ード線ＹＤ１１に接続されているメモリセルに欠陥があ
った場合、ヒューズＦ１１を切断する。すると、デコー
ド線ＹＤ１２〜ＹＤＲ１が選択されるようになる。その
ため、デコード線ＹＤ１１に接続されているメモリセル
を使用せずに済むようになる。

【００３３】しかしながら、上述した半導体装置では、
１つの冗長回路のヒューズ列Ｆは複数のヒューズが単に
直列に接続された構造である。また、各ヒューズは典型
的にはシリコンで構成されている。これらのことから、
ヒューズ列Ｆの電気抵抗が無視できなくなる場合があ
り、その結果、信号遅延が生じて、メモリＬＳＩの高速
動作の妨げとなる。

【００３４】冗長回路のヒューズ列に起因する信号遅延
を従来より低減できる半導体記憶装置の実現が望まれ
る。

【００３５】

【課題を解決するための手段】そこで、この発明によれ
ば、複数のデコーダと、これらデコーダをメモリセルア
レイに接続する複数のデコード線及び１本の冗長デコー
ド線からなるデコード線群と、直列に接続された複数の
ヒューズからなり任意の１つのヒューズを切断すること
で前記デコード線群と前記複数のデコーダとの接続関係
を変更するヒューズ列と、該ヒューズ列に信号を与える
ドライバと、該ヒューズ列の電位をラッチする終端回路
とを含む冗長回路を具えた半導体記憶装置において、ヒ
ューズ列を２以上に分割してあり、分割されたヒューズ
列部分それぞれに、ドライバおよび終端回路を設けてあ
ることを特徴とする。

【００３６】この発明の半導体記憶装置によれば、ヒュ
ーズ列を分割したので、分割された部分は元の長さより
短くなる。また、分割された各部分それぞれにドライバ
及び終端回路を設けてあるので、冗長動作は行える。従
って、ヒューズ列に起因する信号遅延が従来に比べて少
ない半導体記憶装置が実現される。

【００３７】

【発明の実施の形態】以下、図面を参照してこの発明の
半導体記憶装置の実施の形態について説明する。なお、
説明に用いる各図はこの発明を理解することが出来る程
度に各構成成分を概略的に示してあるにすぎない。ま
た、各図において同様な構成成分については同一の番号
を付して示し、その重複する説明を省略することもあ
る。

【００３８】１．第１の実施の形態先ず、本発明を、図
３および図４を参照して説明した従来の半導体記憶装置
に適用する例を説明する。

【００３９】図１は、その説明図であり、第１の実施の
形態の半導体記憶装置の主に冗長回路の部分に着目した
ブロック図である。

【００４０】この第１の実施の形態の半導体記憶装置で
は、各冗長回路１１ａ，１１ｂそれぞれの、ヒューズ列
Ｆを２分割してある。そして、ヒューズ列Ｆの、第１の
部分Ｆａおよび第２の部分Ｆｂそれぞれには、ドライバ
ＤＲＶと終端回路ＴＥＲＭとを設けてある。

【００４１】すなわち、ヒューズ列Ｆの、第１の部分Ｆ
ａの一端に、ドライバＤＲＶを接続してあり、他端に、
終端回路ＴＥＲＭを接続してある。ヒューズ列Ｆの、第
２の部分Ｆｂの一端に、ドライバＤＲＶを接続してあ
り、他端に、終端回路ＴＥＲＭを接続してある。

【００４２】各ドライバＤＲＶ、各終端回路ＴＥＲＭそ
れぞれは、図４を用いて説明した回路で構成することが
できる。これについては既に詳細に説明したので、その
説明を省略する。

【００４３】また、これら具体的な回路と、ヒューズ列
Ｆの第１の部分Ｆａまたは第２の部分Ｆｂとの接続は、
図４を用いて説明したように行う。これについても、既
に詳細に説明したので、その説明を省略する。

【００４４】この半導体記憶装置での、ヒューズを切断
しない場合、及びヒューズを切断した場合の冗長回路の
動作は、図３および図４を参照して既に説明した通りで
ある。ただし、ヒューズを切断する場合の切断方法が、
従来とは異なる。その点について以下に説明する。

【００４５】デコード線ＹＤ１５〜ＹＤ１８のいずれか
のデコード線に接続されているメモリセルに欠陥があっ
た場合は、従来と同様な原理でヒューズＦ１５〜ヒュー
ズＦ１８の中の適正なヒューズを切断して、デコード線
を置き換える。

【００４６】しかし、デコード線ＹＤ１１〜ＹＤ１４、
すなわち、ヒューズ列Ｆの、第１の部分Ｆａに関連する
デコード線ＹＤ１１〜ＹＤ１４のいずれかのデコード線
に接続されているメモリセルに欠陥があった場合は、従
来と同様な原理でヒューズＦ１１〜ヒューズＦ１４の中
の適正なヒューズを切断すると共に、さらに、ヒューズ
Ｆ１５も切断する。

【００４７】なぜなら、ヒューズＦ１１〜ヒューズＦ１
４の中の適正なヒューズを切断すると、デコード線が１
つづつずれる。従って、ヒューズＦ１５を切断しない
と、デコード線ＹＤ１５は重複して使用されることにな
る。ところが、ヒューズＦ１５も切断しておけば、デコ
ード線ＹＤ１５〜ＹＤ１８が使用されていたのが、ＹＤ
１６〜ＹＤＲ１に置き換えられるので、上記重複使用が
回避できる。

【００４８】この第１の実施の形態によれば、ヒューズ
列Ｆを分割した分、各ヒューズ列Ｆａ、Ｆｂが短くな
る。そのため、ヒューズ中を伝わる信号の遅延時間が軽
減される。従って信号線ＹＦの電圧レベルをＬからＨに
変化させた後から、アドレスプリデコード信号（図１で
はＰＡ０１やＰＡ２３）を活性化させてデコード信号を
出力するまでの時間を、高速化できる。

【００４９】２．第２の実施の形態図１を用いて説明し
た半導体記憶装置では、冗長回路を２つ含むので、冗長
の自由度は２である。従って、２個所のデコード線を置
換することができる。しかし、プロセスの改良などで欠
陥の発生が低減されると、デコード線を冗長デコード線
に置き換える頻度は少なくなる。そのような場合は、冗
長の自由度を減らすことが可能である。例えば、図１で
は２つに分けていた冗長回路１１ａ，１１ｂを統合する
ことができる。換言すれば、冗長デコード線は１本であ
って、本来のデコード線数を増やした冗長回路、すなわ
ち規模の大きな冗長回路を構成することができる。

【００５０】図２は、その一例を示した図である。すな
わち、図１に示した回路に、この第２の実施の形態の思
想を適用した例を示した図である。こうすると、図１に
示していた冗長デコード線ＹＤＲ１およびこれに接続さ
れている予備メモリセル（冗長メモリセル）を削除する
ことが出来るため、チップ面積を小さくでき、また、ウ
エハ１枚から取れるチップの数を増やすことができる。
ただし、このような場合は、従来構造のままだと、ヒュ
ーズ列は図１の例の２倍になり、ヒューズ列に起因する
信号遅延は一層問題になる。

【００５１】このようなとき、ヒューズ列Ｆを２以上に
分割しておき、これら分割した部分それぞれにドライバ
ＤＲＶおよび終端回路ＴＥＲＭを設けるという本願の思
想は有効である。

【００５２】この発明は上述の各実施の形態に何ら限定
されるものではなく、多くの変形又は変更を行うことが
できる。

【００５３】例えば、上述においては、ヒューズ列Ｆを
２分割する例を説明したが、ヒューズ列を３以上に分割
し、各分割部分それぞれの一端にドライバを、また、他
端に終端回路を設けるようにしても勿論良い。

【００５４】また、上述においては、ドライバＤＲＶ、
デコーダＤＥＣ１１〜２８、終端回路ＴＥＲＭそれぞれ
の具体的な回路を、図４を参照して説明したものとし
た。しかし、ドライバＤＲＶ、デコーダＤＥＣ１１〜２
８、終端回路ＴＥＲＭそれぞれは、図４の例に限られ
ず、任意好適なものに変更することができる。例えば、
図４を用いて説明した回路中のＤＥＣ１１において、ナ
ンド回路ＮＡＮＤの代わりにＮＯＲ回路を用いても良
い。ただし、そうする場合は、プリデコーダＰＡ０１、
ＰＡ２３の論理を逆にする。

【００５５】また、この発明は、行デコーダ、列デコー
ダいずれにも適用することができる。

【００５６】

【発明の効果】上述した説明から明らかなように、この
発明の半導体記憶装置によれば、複数のデコーダと、こ
れらデコーダをメモリセルアレイに接続する複数のデコ
ード線及び１本の冗長デコード線からなるデコード線群
と、直列に接続された複数のヒューズからなり任意の１
つのヒューズを切断することで前記デコード線群と前記
複数のデコーダとの接続関係を変更するヒューズ列と、
該ヒューズ列に信号を与えるドライバと、該ヒューズ列
の電位をラッチする終端回路とを含む冗長回路を具え
る。そして、前記ヒューズ列を２以上に分割してあり、
分割されたヒューズ列部分それぞれに、ドライバおよび
終端回路を設けてある。

【００５７】そのため、ヒューズ列の、分割してある各
部分の電気抵抗は、分割前のヒューズ列より低くなる。
また、分割された各部分それぞれにドライバ及び終端回
路を設けてあるので、冗長動作は行える。従って、ヒュ
ーズ列に起因する信号遅延が従来に比べて少ない半導体
記憶装置が実現される。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体記憶装置を説明する
ため、該装置の要部をブロック図により示した図であ
る。

【図２】第２の実施の形態の半導体記憶装置を説明する
ため、該装置の要部をブロック図により示した図であ
る。

【図３】従来技術、課題および本発明を説明する図であ
り、従来の半導体記憶装置の要部をブロック図により示
した図である。

【図４】ドライバ、終端回路、デコーダそれぞれの具体
的な回路構成を説明するための図である。

【符号の説明】

１１ａ、１１ｂ：冗長回路ＤＥＣ１１〜ＤＥＣ２８：デコーダＹＤ：デコード線群ＹＤ１１〜ＹＤ１８、ＹＤ２１〜ＹＤ２８：デコード線ＹＤＲ１、ＹＤＲ２：冗長デコード線Ｆ：ヒューズ列Ｆａ：ヒューズ列の第１の部分Ｆｂ：ヒューズ列の第２の部分Ｆ１１〜Ｆ２８：ヒューズＤＲＶ：ドライバＴＥＲＭ：終端回路

Claims

【特許請求の範囲】

【請求項１】複数のデコーダと、これらデコーダをメ
モリセルアレイに接続する複数のデコード線及び１本の
冗長デコード線からなるデコード線群と、直列に接続さ
れた複数のヒューズからなり任意の１つのヒューズを切
断することで前記デコード線群と前記複数のデコーダと
の接続関係を変更するヒューズ列と、該ヒューズ列に信
号を与えるドライバと、該ヒューズ列の電位をラッチす
る終端回路とを含む冗長回路を具えた半導体記憶装置に
おいて、前記ヒューズ列を２以上に分割してあり、分割されたヒ
ューズ列部分それぞれに、ドライバおよび終端回路を設
けてあることを特徴とする半導体記憶装置。