JPS58108099A - ヒユ−ズ切断回路 - Google Patents
ヒユ−ズ切断回路Info
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- JPS58108099A JPS58108099A JP56195560A JP19556081A JPS58108099A JP S58108099 A JPS58108099 A JP S58108099A JP 56195560 A JP56195560 A JP 56195560A JP 19556081 A JP19556081 A JP 19556081A JP S58108099 A JPS58108099 A JP S58108099A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、０ＭＯ８（相補型金属酸化膜半導体）インバ
ータを用いたヒユーズ切断回路（以下、単にヒユーズ切
断回路と称する）に関する。例えば半導体メモリ装置内
で通常使用されるメモリセルが不良の場合、ヒ為−ズを
切断し、冗長回路を動作させることにより通常使用され
るメモリセルから冗長用メモリセルに切替えて使用する
場合に使用されるヒユーズ切断回路において、ヒユーズ
の切断を確実化したヒユーズ切断回路に関する。
ータを用いたヒユーズ切断回路（以下、単にヒユーズ切
断回路と称する）に関する。例えば半導体メモリ装置内
で通常使用されるメモリセルが不良の場合、ヒ為−ズを
切断し、冗長回路を動作させることにより通常使用され
るメモリセルから冗長用メモリセルに切替えて使用する
場合に使用されるヒユーズ切断回路において、ヒユーズ
の切断を確実化したヒユーズ切断回路に関する。
（２）技術の背景
半導体メモリ装置の微細加工化の進展に伴ない、メモリ
セルを誤って加工する可能性があるため冗長用メモリセ
ル列が設けられてお９、通常使用されるメモリセルに不
良が生じた場合、例えば、そのメモリセルの属する列の
メモリセル全体を冗長用メモリセル列に切換えて使用す
ることが行われている。この切換えにＣＭＯＳインバー
タを用いたヒユーズ切断回路を利用する方式があるが、
この場合、ヒユーズはメモリセルアレイの列アドレスに
対応する各アドレスパ、７アに対応して設けられており
、あるメモリセルが不良になったとき、そのメモリセル
が輌する列アドレスに対応するアドレスパ、ファのヒユ
ーズをヒユーズ切断回路によって切断することにより、
冗長用デコーダを動作させ、冗長用メモリセルの１列を
当該列アドレスのメモリセルとして用いるようにしてい
る。ヒユーズ切断回路によるヒユーズの切断は、後に評
述するように、所定の高電圧をヒユーズ切断回路に印加
してヒユーズに大電流を流すことによシ行なっているが
、ヒユーズ切断回路を構成するＭＯＳ）ランソスタや他
のメモリ回路のＭＯＳトランゾスタを破壊することなく
確笑にヒユーズを切断可能にすることが望まれている。
セルを誤って加工する可能性があるため冗長用メモリセ
ル列が設けられてお９、通常使用されるメモリセルに不
良が生じた場合、例えば、そのメモリセルの属する列の
メモリセル全体を冗長用メモリセル列に切換えて使用す
ることが行われている。この切換えにＣＭＯＳインバー
タを用いたヒユーズ切断回路を利用する方式があるが、
この場合、ヒユーズはメモリセルアレイの列アドレスに
対応する各アドレスパ、７アに対応して設けられており
、あるメモリセルが不良になったとき、そのメモリセル
が輌する列アドレスに対応するアドレスパ、ファのヒユ
ーズをヒユーズ切断回路によって切断することにより、
冗長用デコーダを動作させ、冗長用メモリセルの１列を
当該列アドレスのメモリセルとして用いるようにしてい
る。ヒユーズ切断回路によるヒユーズの切断は、後に評
述するように、所定の高電圧をヒユーズ切断回路に印加
してヒユーズに大電流を流すことによシ行なっているが
、ヒユーズ切断回路を構成するＭＯＳ）ランソスタや他
のメモリ回路のＭＯＳトランゾスタを破壊することなく
確笑にヒユーズを切断可能にすることが望まれている。
（３） 従来技術と問題点
第１図は従来のヒユーズ切断回路の１例を示す回路図で
ある。第１図において、ＰチャネルＭＯＳトランジスタ
ＱＩ とＮチャネルＭＯＳ ）ランジスタＱ！は直列
接続されてＣ＋ｖｆＯＳインバータを構成している。ト
ランジスタＱ！のドレインは外部端子Ｐ墓に接続されて
おシ、そのソースはトランジスタＱ！のドレインに接続
されてお９、ＱＩ 、Ｑｌのｒ−）は外部端子Ｐ、に共
通接続されており、ソースは接地電源Ｖ１Ｍに接続され
ている。ＱｌのソースとＱｚのドレインとの接続点はヒ
為−ズ切断用トランノスタＱｓのｒ−）にｉ＃続されて
いる。
ある。第１図において、ＰチャネルＭＯＳトランジスタ
ＱＩ とＮチャネルＭＯＳ ）ランジスタＱ！は直列
接続されてＣ＋ｖｆＯＳインバータを構成している。ト
ランジスタＱ！のドレインは外部端子Ｐ墓に接続されて
おシ、そのソースはトランジスタＱ！のドレインに接続
されてお９、ＱＩ 、Ｑｌのｒ−）は外部端子Ｐ、に共
通接続されており、ソースは接地電源Ｖ１Ｍに接続され
ている。ＱｌのソースとＱｚのドレインとの接続点はヒ
為−ズ切断用トランノスタＱｓのｒ−）にｉ＃続されて
いる。
トランジスタＱｓのドレインはヒユーズＦの端子Ｔ皇に
接続されており、と−−ズＦの他方の端子ＴＩは電＃ｖ
ｃｃ１Ｃ接続されている。トランジスタＱ３のソースは
接地電源ｖ、１に接続されている。
接続されており、と−−ズＦの他方の端子ＴＩは電＃ｖ
ｃｃ１Ｃ接続されている。トランジスタＱ３のソースは
接地電源ｖ、１に接続されている。
第２図は第１図に示したヒユーズ切断回路の、トランジ
スタＱｓ’ｋＰ型ウェル構造で＊現した場合の装置の断
面図である。第２図において、Ｎ型半導体基板ｌ上にト
ランジスタＱｓ、Ｑｓが形成されている。トランジスタ
Ｑｍは紙面後方にあるため図示されていない。トランジ
スタＱ１はＰ型ドレイン拡散憤域２、Ｐ型ソース拡散領
域３およびｆ−計電極４を備えている。Ｐ型ドレイン拡
散領域２は外部端子Ｐ１に接続されている。ｆ−）を極
４＃ｉ外部接続端子Ｐ、に接続されている。ヒユーズ切
断時には外部端子Ｐｌに電源電圧ｖｃｃ１外部端子Ｐｌ
には接地電圧ｖａｍが印加される。トランジスタＱｓは
、基板Ｉｏ衣表面形成されたＰ型ウェル５内に設けられ
たＮ型ドレイン拡散領域６およびＮ型ソース拡散領域７
と、Ｃ−計電極８を備えておシ、Ｎ型ドレイン拡散領域
６はヒユーズ端子Ｔ１に接続されてお９、ｆｆ−）１１
４！８はトランジスタＱ１のソース領域３に接続されて
おり、Ｎ型ソース拡散領域７およびＰ型ウェル５は接地
されている。このＰ型ウェル構造においては、Ｐ型ドレ
イン領域２とＮ型ソース領域ｌとの間のＰＮ接合によシ
生じるダイオードＤｔ−電流が尻・れることかないよう
に、Ｎ型半導体基板に電源電圧ＶｅＣが印加されている
。
スタＱｓ’ｋＰ型ウェル構造で＊現した場合の装置の断
面図である。第２図において、Ｎ型半導体基板ｌ上にト
ランジスタＱｓ、Ｑｓが形成されている。トランジスタ
Ｑｍは紙面後方にあるため図示されていない。トランジ
スタＱ１はＰ型ドレイン拡散憤域２、Ｐ型ソース拡散領
域３およびｆ−計電極４を備えている。Ｐ型ドレイン拡
散領域２は外部端子Ｐ１に接続されている。ｆ−）を極
４＃ｉ外部接続端子Ｐ、に接続されている。ヒユーズ切
断時には外部端子Ｐｌに電源電圧ｖｃｃ１外部端子Ｐｌ
には接地電圧ｖａｍが印加される。トランジスタＱｓは
、基板Ｉｏ衣表面形成されたＰ型ウェル５内に設けられ
たＮ型ドレイン拡散領域６およびＮ型ソース拡散領域７
と、Ｃ−計電極８を備えておシ、Ｎ型ドレイン拡散領域
６はヒユーズ端子Ｔ１に接続されてお９、ｆｆ−）１１
４！８はトランジスタＱ１のソース領域３に接続されて
おり、Ｎ型ソース拡散領域７およびＰ型ウェル５は接地
されている。このＰ型ウェル構造においては、Ｐ型ドレ
イン領域２とＮ型ソース領域ｌとの間のＰＮ接合によシ
生じるダイオードＤｔ−電流が尻・れることかないよう
に、Ｎ型半導体基板に電源電圧ＶｅＣが印加されている
。
第１図および！２図において、とニーズＦを切断しよう
とする時は、トランジスタＱ１のドレインに基板電圧゛
と同電圧の電源電圧ｖｃｃ（例えば５Ｖ）を印加り、”
トランジスタＱｌおよびＱｍのダートに接地電圧ｖ０を
印加することにより、トランゾスタＱ１ｇ：オンに、ト
ランジスタＱｍをオフにして、トランジスタＱｓのｆ−
トに高電圧が印加されるようにすればよい。トランジス
タＱｓがそのｆ−）に印加された高電圧に、よりオンに
なると、ヒ凰−ズＦに大電流が流れ、それによりヒユー
ズＦは切断される。ヒ鳳−ズＦ導通時はヒエーズ端子Ｔ
ｓＫｆｉｋ続された出力端子ＯＵＴはｖ８゜レベルにあ
るが、ヒ凰−ズＦが切断すると出力端子０［ＪＴはロー
レベルになシ、この出力端子のレベルを利用しアドレス
データをデコードすることにより、メモリセルの１列が
冗長用メモリセル列と切替え使用される。
とする時は、トランジスタＱ１のドレインに基板電圧゛
と同電圧の電源電圧ｖｃｃ（例えば５Ｖ）を印加り、”
トランジスタＱｌおよびＱｍのダートに接地電圧ｖ０を
印加することにより、トランゾスタＱ１ｇ：オンに、ト
ランジスタＱｍをオフにして、トランジスタＱｓのｆ−
トに高電圧が印加されるようにすればよい。トランジス
タＱｓがそのｆ−）に印加された高電圧に、よりオンに
なると、ヒ凰−ズＦに大電流が流れ、それによりヒユー
ズＦは切断される。ヒ鳳−ズＦ導通時はヒエーズ端子Ｔ
ｓＫｆｉｋ続された出力端子ＯＵＴはｖ８゜レベルにあ
るが、ヒ凰−ズＦが切断すると出力端子０［ＪＴはロー
レベルになシ、この出力端子のレベルを利用しアドレス
データをデコードすることにより、メモリセルの１列が
冗長用メモリセル列と切替え使用される。
しかしながら、第２図に示したＰ型ウェルの０ＭＯ８構
造においては、以下に述べる理由により、外部端子Ｐ！
に印加する電圧をｖｃｃより高くすることが出来ない。
造においては、以下に述べる理由により、外部端子Ｐ！
に印加する電圧をｖｃｃより高くすることが出来ない。
今、トランジ、スタＱ！に大電流１１）１
を流すため外部端子ＰＩＶｃｖｃｃよシ高い電圧を印加
すると、トランジスタＱ１のＰ型ドレイン拡散領域２と
Ｎｆｉ半導体基板ｌとの間にダイオードＤが形成され、
ＰｆＪドレイン拡散懺域２に外部端子Ｐ１から注入され
た電流は、このダイオードＤを通って大部分が基板ｌに
流れてしまい、トランジスタＱｓ ｔ”オンさせること
が出来なくなる。また、外部端子Ｐ、を他のメモリ回路
と同等のｖｃｃＫ接続しそのＶ（１（＋に高電圧を印加
してヒユーズを切ろうとすると、他のメモリ回路のＭＯ
Ｓトランノスタを破壊する危険性もある。以上のような
理由からヒユーズ切断用トランジスタＱｓのｒ−）電圧
はＶＣＣまでしか上げられず、従って、と−一ズを切断
するのに充分な大電流をヒーーズＦに流すことが出来な
いという問題がある。
すると、トランジスタＱ１のＰ型ドレイン拡散領域２と
Ｎｆｉ半導体基板ｌとの間にダイオードＤが形成され、
ＰｆＪドレイン拡散懺域２に外部端子Ｐ１から注入され
た電流は、このダイオードＤを通って大部分が基板ｌに
流れてしまい、トランジスタＱｓ ｔ”オンさせること
が出来なくなる。また、外部端子Ｐ、を他のメモリ回路
と同等のｖｃｃＫ接続しそのＶ（１（＋に高電圧を印加
してヒユーズを切ろうとすると、他のメモリ回路のＭＯ
Ｓトランノスタを破壊する危険性もある。以上のような
理由からヒユーズ切断用トランジスタＱｓのｒ−）電圧
はＶＣＣまでしか上げられず、従って、と−一ズを切断
するのに充分な大電流をヒーーズＦに流すことが出来な
いという問題がある。
（４） 発明の目的
本発明の目的は、上述の従来技術における問題にかんが
み、ヒユーズ切断用トランジスタのソース電位を負電源
に接続するという構想に基づき、Ｐ型ウェル構造のＣＭ
ＯＳインバータを用いたヒユーズ切断回路において、該
ＣＭＯＳインバータの負荷トランジスタのドレインに基
板電圧と同一レベルの電圧を印加してしかもヒ鳳−ズの
切断を確実化することにある。
み、ヒユーズ切断用トランジスタのソース電位を負電源
に接続するという構想に基づき、Ｐ型ウェル構造のＣＭ
ＯＳインバータを用いたヒユーズ切断回路において、該
ＣＭＯＳインバータの負荷トランジスタのドレインに基
板電圧と同一レベルの電圧を印加してしかもヒ鳳−ズの
切断を確実化することにある。
本発明の他の目的は、Ｎ型ウェル構造のＣＭＯＳインバ
ータを用いたヒユーズ切断回路において、ｗＩｃＭＯＳ
インバータのドレインにＮ型半導体基板電圧ＶＣＯより
高電圧を印加するようにし、それによりヒユーズの切断
全確実化することにある。
ータを用いたヒユーズ切断回路において、ｗＩｃＭＯＳ
インバータのドレインにＮ型半導体基板電圧ＶＣＯより
高電圧を印加するようにし、それによりヒユーズの切断
全確実化することにある。
（５） 発明の′１ＩＩ６成
上記目的を達成するために、本発明によって、Ｎ型半導
体基板上に形成され九負荷用Ｐチャネル練祁トランジス
タと皺Ｎ型半導体基板内のＰ型つェル内に形成された駆
動用ＮチャネルＭＯ８）ランゾスタからなるＣＭＯＳイ
ンノ々−夕と、該Ｐ型つェル内に形成され、該ＣＭＯＳ
インｚインタの出力Ｋｒ−）が接続されたヒエーズ切断
用ＮチャネルＭＯＳトランノスタと、該ヒユーズ切断用
ＮチャネルＭＯ８）ランジスタのドレインと電源の間に
接続されたヒユーズとを具備するヒユーズ切断回路にお
いて、該ＰチャネルＭＯＳトランジスタのドレインは該
電源に接続されておシ、該ＣＭＯＳインノ量−夕を構成
する該負荷用ＰチャネルＭＯＳトランジスタとｖＩ躯動
用ＮｆＪＰネルＭＯ８）ランノスタの？−トは接地電源
電圧が印加される第１の外部端子に接続されており、該
ヒユーズ切断用ＮチャネルＭＯ８）ランジスタのソース
は負電圧が印加される第２の外部端子に接続されている
ことを％像とするヒユーズ切断回路が提供される。
体基板上に形成され九負荷用Ｐチャネル練祁トランジス
タと皺Ｎ型半導体基板内のＰ型つェル内に形成された駆
動用ＮチャネルＭＯ８）ランゾスタからなるＣＭＯＳイ
ンノ々−夕と、該Ｐ型つェル内に形成され、該ＣＭＯＳ
インｚインタの出力Ｋｒ−）が接続されたヒエーズ切断
用ＮチャネルＭＯＳトランノスタと、該ヒユーズ切断用
ＮチャネルＭＯ８）ランジスタのドレインと電源の間に
接続されたヒユーズとを具備するヒユーズ切断回路にお
いて、該ＰチャネルＭＯＳトランジスタのドレインは該
電源に接続されておシ、該ＣＭＯＳインノ量−夕を構成
する該負荷用ＰチャネルＭＯＳトランジスタとｖＩ躯動
用ＮｆＪＰネルＭＯ８）ランノスタの？−トは接地電源
電圧が印加される第１の外部端子に接続されており、該
ヒユーズ切断用ＮチャネルＭＯ８）ランジスタのソース
は負電圧が印加される第２の外部端子に接続されている
ことを％像とするヒユーズ切断回路が提供される。
本発明の他の形態としてＰ型半導体基板内のＮ型ウェル
内に形成された負荷用ＰチャネルＭＯ８）ランジスタと
該Ｐ型半導体基板上に形成された駆動用ＮチャネルＭＯ
８）ランゾスタからなるＣＭＯＳイン・々−夕と、該Ｐ
型半導体基板上に形成され該ＣＭＯＳインバータの出力
に？−）が接続されたヒユーズ切断用ＮチャネルＭＯ８
）ランゾスタと、該ヒユーズ切断用ＮチャネルＭＯ８）
ランノスタのドレインと電源の間に接続されたヒユーズ
とを具備するヒユーズ切断回路において、該Ｐチャネル
ＭＯＳトランジスタのドレインは該電源の電圧より高い
電圧が印加される第１の外部端子に接続されておシ、該
ＣＭＯＳインノＺ−夕を構成する該負荷用ＰチャネルＭ
Ｏ８）ランジスタと該駆動用Ｎチャ４ルＭＯＳトランジ
スタのｆ−）は接地電源電圧が印加される第２の外部端
子に接続されており、該ヒユーズ切１８Ｆｒ＠路のソー
スＦｉ＃接地電源に接続されていることを特徴とするヒ
ユーズ切断回路が提供される。
内に形成された負荷用ＰチャネルＭＯ８）ランジスタと
該Ｐ型半導体基板上に形成された駆動用ＮチャネルＭＯ
８）ランゾスタからなるＣＭＯＳイン・々−夕と、該Ｐ
型半導体基板上に形成され該ＣＭＯＳインバータの出力
に？−）が接続されたヒユーズ切断用ＮチャネルＭＯ８
）ランゾスタと、該ヒユーズ切断用ＮチャネルＭＯ８）
ランノスタのドレインと電源の間に接続されたヒユーズ
とを具備するヒユーズ切断回路において、該Ｐチャネル
ＭＯＳトランジスタのドレインは該電源の電圧より高い
電圧が印加される第１の外部端子に接続されておシ、該
ＣＭＯＳインノＺ−夕を構成する該負荷用ＰチャネルＭ
Ｏ８）ランジスタと該駆動用Ｎチャ４ルＭＯＳトランジ
スタのｆ−）は接地電源電圧が印加される第２の外部端
子に接続されており、該ヒユーズ切１８Ｆｒ＠路のソー
スＦｉ＃接地電源に接続されていることを特徴とするヒ
ユーズ切断回路が提供される。
（６） 発明の実施例
以下、本発明の実施例を第３図ないし第６図について説
明する。
明する。
＠３図は本発明の一実施例によるＣＭＯＳインバータを
用いたヒユーズ切断回路を示す回路図、第４図は１１３
図の回路の構造を示す断面図である。第３図および第４
図において、第１図および第２図と異る点は、Ｐチャネ
ルＭＯ８）ランソスタＱ！のドレインが、外部端子ＰＫ
に替えて、電源ＶＣＣに接続されていること、および、
ヒ瓢−ズ切断用ＮチャネルＭＯ８）ランジスタＱ３のソ
ースが、接地電源ｖｓｓに替えて、負電圧（例えば−５
ｖ）が印加される外部端子Ｐ１′に接続されていること
である。他の構成は第１図と同様であり、同一参照符□ 号を付して説明は省略する。
用いたヒユーズ切断回路を示す回路図、第４図は１１３
図の回路の構造を示す断面図である。第３図および第４
図において、第１図および第２図と異る点は、Ｐチャネ
ルＭＯ８）ランソスタＱ！のドレインが、外部端子ＰＫ
に替えて、電源ＶＣＣに接続されていること、および、
ヒ瓢−ズ切断用ＮチャネルＭＯ８）ランジスタＱ３のソ
ースが、接地電源ｖｓｓに替えて、負電圧（例えば−５
ｖ）が印加される外部端子Ｐ１′に接続されていること
である。他の構成は第１図と同様であり、同一参照符□ 号を付して説明は省略する。
本実施例においては、トランジスタＱｌのドレインに印
加する電圧が基板電圧と同一レベルのｖｅｃであっても
、ヒユーズ切断時にトランジスタＱ１のソースに外部端
子Ｐ１′から負電圧を印加することＫよシ、トランジス
タＱｓ のｆ−）・ソース間電圧をトランジスタＱａの
しきいイー電圧より充分に高くすることが出来るので、
トランジスタＱｓはａ実にオンになシ、従ってヒユーズ
Ｆは確実に切断される。また、トランジスタＱ１のドレ
インと基板間には電位差がないので、トランジスタＱｔ
のドレインから基板に電流は流れない。
加する電圧が基板電圧と同一レベルのｖｅｃであっても
、ヒユーズ切断時にトランジスタＱ１のソースに外部端
子Ｐ１′から負電圧を印加することＫよシ、トランジス
タＱｓ のｆ−）・ソース間電圧をトランジスタＱａの
しきいイー電圧より充分に高くすることが出来るので、
トランジスタＱｓはａ実にオンになシ、従ってヒユーズ
Ｆは確実に切断される。また、トランジスタＱ１のドレ
インと基板間には電位差がないので、トランジスタＱｔ
のドレインから基板に電流は流れない。
第５図は本発明の他の実施例によるＣＭＯＳインバータ
を用いたヒユーズ切断回路を示す回路図、第６図は第５
図の回路の構造を示す断面図である。
を用いたヒユーズ切断回路を示す回路図、第６図は第５
図の回路の構造を示す断面図である。
第５図において、第１図と異なる点は、ＰチャネルＭＯ
８）ランノスタＱ里のドレインに接続されている外部端
子ｐ、Ｉは、電源電圧ｖｃｃよシ高い電圧ｖＰが印加さ
れるようになっていることである。第５図の回路は第６
図に示す如き、Ｎウェル構造のＣＭＯＳインバータを用
いて実状される。すなわち、第６図において、Ｐ型半導
体基板１１内のＮ型ウェル１５内にＰ型ドレイン領域１
２、Ｐ１ｊＪ！ソース領域１３およびｆ−）電極１４を
備えたＰチャネルＫ）Ｂ ）ランジスタＱｌ が形成さ
れている。Ｐ型ドレイン領域１２は外Ｓ端子Ｐ１１ｔｌ
Ｃ接続されている。Ｐ型ドレイン領域１２からＮ型ウェ
ル１５に電流が流れ込まないように、Ｐ型ドレイン領域
１２とＮ型ウェル１５はＷ！続されて同一電位になって
いる。Ｐ型半導体基板１１上に形成されたＮ型ソース領
域１６、Ｎ型ドレイン領域１７およびｆ−）電極１８で
ＮチャネルＭＯ８）ランゾスタＱｍが形成されている。
８）ランノスタＱ里のドレインに接続されている外部端
子ｐ、Ｉは、電源電圧ｖｃｃよシ高い電圧ｖＰが印加さ
れるようになっていることである。第５図の回路は第６
図に示す如き、Ｎウェル構造のＣＭＯＳインバータを用
いて実状される。すなわち、第６図において、Ｐ型半導
体基板１１内のＮ型ウェル１５内にＰ型ドレイン領域１
２、Ｐ１ｊＪ！ソース領域１３およびｆ−）電極１４を
備えたＰチャネルＫ）Ｂ ）ランジスタＱｌ が形成さ
れている。Ｐ型ドレイン領域１２は外Ｓ端子Ｐ１１ｔｌ
Ｃ接続されている。Ｐ型ドレイン領域１２からＮ型ウェ
ル１５に電流が流れ込まないように、Ｐ型ドレイン領域
１２とＮ型ウェル１５はＷ！続されて同一電位になって
いる。Ｐ型半導体基板１１上に形成されたＮ型ソース領
域１６、Ｎ型ドレイン領域１７およびｆ−）電極１８で
ＮチャネルＭＯ８）ランゾスタＱｍが形成されている。
ヒ為−ズ切断用ＮチャネルＭＯＳトランジスタＱｓは紙
面後方にあるため図示されていない、トランジスタＱ１
のソース１６は接地電源ｖ、、に接続されている。トラ
ンジスタＱ１とＱｍのｒ−）１４．１８は共通接続され
ている。トランジスタＱ１のソース１３はトランジスタ
Ｑｍのドレイン１７に接続されている。
面後方にあるため図示されていない、トランジスタＱ１
のソース１６は接地電源ｖ、、に接続されている。トラ
ンジスタＱ１とＱｍのｒ−）１４．１８は共通接続され
ている。トランジスタＱ１のソース１３はトランジスタ
Ｑｍのドレイン１７に接続されている。
第６図に示したＮ型ウェル構造によれば、トランジスタ
Ｑ１のドレイン領域１２とＮＩＳ！ウェル１５は同−電
位罠なっているので、該ドレイン領域ｘ２ＶＣｖ、、よ
り高い電圧を印加してもドレイン領域１２からＮ型ウェ
ルに電流が流れることはない、トランジスタＱ１のドレ
インに高電圧を印加すれば、トランジスタＱｓを確実に
オンすることが出来、従ってヒユーズＦは確実に切断さ
れる。
Ｑ１のドレイン領域１２とＮＩＳ！ウェル１５は同−電
位罠なっているので、該ドレイン領域ｘ２ＶＣｖ、、よ
り高い電圧を印加してもドレイン領域１２からＮ型ウェ
ルに電流が流れることはない、トランジスタＱ１のドレ
インに高電圧を印加すれば、トランジスタＱｓを確実に
オンすることが出来、従ってヒユーズＦは確実に切断さ
れる。
（７） 発明の効果
以上、説明したように、本発明によるｃｈ／ｊｏＳイン
バータを用いたヒユーズ切断回路によれば、とニーズ切
断用トランジスタを確実に導通させることができるので
確実にヒユーズを切断することが可能になる。
バータを用いたヒユーズ切断回路によれば、とニーズ切
断用トランジスタを確実に導通させることができるので
確実にヒユーズを切断することが可能になる。
第１図は従来のＣＭＯＳインバータを用いたヒユーズ切
断回路の１例を示す回路図、第２図は１！ＩＪ１図の回
路１ｋＰ型ウエル構造で実埃した場合の装置の断面図、
第３図は本発明の一実施例によるＣＭＯＳインバータを
用いたヒユーズ切断回路を示す回路図、第４図は第３図
の回路の構造を示す断ｌＴｏ囚、第５図は本発明の他の
実施例によるＣＭＯＳインバータを用いたヒユーズ切断
回路を示す回路図、そして第６図は第５図の回路の構造
を示す断面図である。 図において、Ｑｌは負荷用Ｐｆ＋ネルＭＯ８）ランジス
タ、Ｑ！は駆動用ＮチャネルＭＯ８）ランゾスタ、Ｑｓ
はヒエーズ切断用ＮチャネルＭＯ８）ランゾスタ、ＰＬ
ＩＰＩ ＩＰｌ’ｌＰＬ’は外部端子をそれぞれ
示している。 特許出願人 富士通株式会社 ４！軒出願代理人 弁理士 青水 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山口昭之 第１図 第２図 第３図 第４図
断回路の１例を示す回路図、第２図は１！ＩＪ１図の回
路１ｋＰ型ウエル構造で実埃した場合の装置の断面図、
第３図は本発明の一実施例によるＣＭＯＳインバータを
用いたヒユーズ切断回路を示す回路図、第４図は第３図
の回路の構造を示す断ｌＴｏ囚、第５図は本発明の他の
実施例によるＣＭＯＳインバータを用いたヒユーズ切断
回路を示す回路図、そして第６図は第５図の回路の構造
を示す断面図である。 図において、Ｑｌは負荷用Ｐｆ＋ネルＭＯ８）ランジス
タ、Ｑ！は駆動用ＮチャネルＭＯ８）ランゾスタ、Ｑｓ
はヒエーズ切断用ＮチャネルＭＯ８）ランゾスタ、ＰＬ
ＩＰＩ ＩＰｌ’ｌＰＬ’は外部端子をそれぞれ
示している。 特許出願人 富士通株式会社 ４！軒出願代理人 弁理士 青水 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山口昭之 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、 Ｎｆｆ１半導体基板上に形成された負荷用Ｐチ
ャネルＭ０８トランジスタと該Ｎ型半導体基板内のＰ＃
１ウェル内に形成された駆動用ＮチャネルＭＯＳトラン
ジスタからなるＣＭＯ８インノ苛−夕と、該Ｐ型つェル
内に形成され、皺ＣＭＯＢインバータの出力にｒ−）が
接続されたヒユーズ切断用ＮチャネルＭＯ８）ランズス
タと、皺ヒ為−ズ切断用ＮチャネルＭＯ８）ランジスタ
のドレインと電源の間に接続され九ヒ＾−ズとを具備す
るヒユーズ切断回路において、皺ＰチャネルＭＯ８）ラ
ンジスタのドレインは該電源ＫＷ＋続されており、該Ｃ
ＭＯＳインバータを構成する威負荷用Ｐ？ヤネルＭＯ８
）ランジスタと該躯＃ｍＮチャネルＭＯ８）ランジスタ
のｒ−）は接地電源電圧が印加される第１の外部端子に
接続されておシ、鋏ヒ＾−ズ切断用ＮチャネルＭＯＳト
ランゾスタのソースは負電圧が印加される＃！２の外部
端子ＫＭ続されていることを％像とすると具−ズ切断回
路。 ２、 Ｐ型半導体基板内のＮ型ウェル内に形成された
負荷用ＰチャネルＭＯ５）ランジスタとｕＩＰ型半導体
基板上に形成され丸部動用ＮチャネルＭＯＳトランジス
タからなるＣＭＯＳインバータと、ｕＩＰ型半導体基板
上に形成され該ＣＭＯＳインバータの出力に？−）が接
続されたヒユーズ切断用ＮチャネルＭＯ８）ランジスタ
と、該ヒユーズ切断用ＮチャネルＭＯ８）ランノスタの
ドレインと電源の関に接続されたとニーズとを具備する
ヒユーズ切断回路において、該ＰチャネルＭＯ８）ラン
ジスタのドレインは該電源の電圧よシ高い電圧が印加さ
れる第１の外部端子に接続されており、該ＣＭＯＳイン
バータを構成する該負荷用ＰチャネルＭＯ８）ランジス
タと＃ＪＩ駆動用Ｎチャネル１４０８）ランジスタのｒ
−）は接地電源電圧が印加される第２の外部端子に接続
ｉれており、該と−−ズ切断回路のソースは該接地電源
に接続されていることを特徴とすると＾−ズ切断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195560A JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195560A JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108099A true JPS58108099A (ja) | 1983-06-28 |
| JPH0421960B2 JPH0421960B2 (ja) | 1992-04-14 |
Family
ID=16343140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195560A Granted JPS58108099A (ja) | 1981-12-07 | 1981-12-07 | ヒユ−ズ切断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108099A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117794A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミック型ｒａｍ |
| JPH01160033A (ja) * | 1987-12-17 | 1989-06-22 | Toshiba Corp | 半導体メモリー装置 |
| US6449206B2 (en) * | 2000-05-26 | 2002-09-10 | Infineon Technologies Ag | Semiconductor circuit configuration |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336453A (en) * | 1976-09-16 | 1978-04-04 | Ibm | Igfet inverting circuit |
| JPS53132252A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Power supply switch circuit |
| JPS544527A (en) * | 1977-06-13 | 1979-01-13 | Toshiba Corp | Voltage divider circuit |
| JPS5487430A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Driver circuit |
-
1981
- 1981-12-07 JP JP56195560A patent/JPS58108099A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336453A (en) * | 1976-09-16 | 1978-04-04 | Ibm | Igfet inverting circuit |
| JPS53132252A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Power supply switch circuit |
| JPS544527A (en) * | 1977-06-13 | 1979-01-13 | Toshiba Corp | Voltage divider circuit |
| JPS5487430A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Driver circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117794A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミック型ｒａｍ |
| JPH0373959B2 (ja) * | 1982-12-24 | 1991-11-25 | ||
| JPH01160033A (ja) * | 1987-12-17 | 1989-06-22 | Toshiba Corp | 半導体メモリー装置 |
| US6449206B2 (en) * | 2000-05-26 | 2002-09-10 | Infineon Technologies Ag | Semiconductor circuit configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421960B2 (ja) | 1992-04-14 |
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