JP2745921B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体記憶装置の冗長素子関連回路部分におけるヒュ
ーズ素子の状態を判定する回路を含む半導体装置に関す
る。
に半導体記憶装置の冗長素子関連回路部分におけるヒュ
ーズ素子の状態を判定する回路を含む半導体装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置においては、メモリセル
の不具合に備え、不良メモリセルと置換して使用する冗
長メモリセルを備えたものがある。不良メモリセルが存
在しない初期状態においては、冗長メモリセルに付随し
て設けられたヒューズ素子は接続状態となっており、冗
長メモリセルは非選択状態となっている。不良メモリセ
ルが生じた場合は、このヒューズ素子を非接続状態とす
ることにより、不良メモリセルの代替セルとして冗長メ
モリセルが選択されて使用される。これらの冗長メモリ
セルの使用の有無は、ヒューズ素子が切断状態又は非切
断状態のいずれかであるかを判定することにより判断す
る。
の不具合に備え、不良メモリセルと置換して使用する冗
長メモリセルを備えたものがある。不良メモリセルが存
在しない初期状態においては、冗長メモリセルに付随し
て設けられたヒューズ素子は接続状態となっており、冗
長メモリセルは非選択状態となっている。不良メモリセ
ルが生じた場合は、このヒューズ素子を非接続状態とす
ることにより、不良メモリセルの代替セルとして冗長メ
モリセルが選択されて使用される。これらの冗長メモリ
セルの使用の有無は、ヒューズ素子が切断状態又は非切
断状態のいずれかであるかを判定することにより判断す
る。
【０００３】図５は、従来のヒューズ素子の状態を判定
する回路を示す。この回路は、否定回路（以下「インバ
ータ」と言う。）１１、１２及び１６と、Ｐ型ＭＯＳト
ランジスタ１３及び１５と、ヒューズ素子１４とから構
成されている。インバータ１１と１２は直列に接続さ
れ、インバータ１１は制御信号ＣＥ（バー）を入力し、
インバータ１２の出力はＰ型ＭＯＳトランジスタ１３の
ゲートに接続されている。Ｐ型ＭＯＳトランジスタ１３
のソースは電源電位に固定され、ドレインは接点Ｅ及び
ヒューズ素子１４の一端子に接続されている。ヒューズ
素子１４の他端は接地されている。Ｐ型ＭＯＳトランジ
スタ１５のゲート及びドレインはそれぞれ接点Ｆ及びＥ
に、ソースは電源電位に固定されている。インバータ１
６の入力及び出力はそれぞれ接点Ｅ及びＦに接続されて
いる。なお、Ｐ型ＭＯＳトランジスタ１５とインバータ
１６はラッチ回路１７を構成し、接点Ｅ及びＦの電位を
ラッチする。
する回路を示す。この回路は、否定回路（以下「インバ
ータ」と言う。）１１、１２及び１６と、Ｐ型ＭＯＳト
ランジスタ１３及び１５と、ヒューズ素子１４とから構
成されている。インバータ１１と１２は直列に接続さ
れ、インバータ１１は制御信号ＣＥ（バー）を入力し、
インバータ１２の出力はＰ型ＭＯＳトランジスタ１３の
ゲートに接続されている。Ｐ型ＭＯＳトランジスタ１３
のソースは電源電位に固定され、ドレインは接点Ｅ及び
ヒューズ素子１４の一端子に接続されている。ヒューズ
素子１４の他端は接地されている。Ｐ型ＭＯＳトランジ
スタ１５のゲート及びドレインはそれぞれ接点Ｆ及びＥ
に、ソースは電源電位に固定されている。インバータ１
６の入力及び出力はそれぞれ接点Ｅ及びＦに接続されて
いる。なお、Ｐ型ＭＯＳトランジスタ１５とインバータ
１６はラッチ回路１７を構成し、接点Ｅ及びＦの電位を
ラッチする。
【０００４】Ｐ型ＭＯＳトランジスタ１３は、電流供給
能力が低いものが採用される。また、Ｐ型ＭＯＳトラン
ジスタ１３を制御信号ＣＥ（バー）によって制御するこ
とにより、回路動作の待機時にＰ型ＭＯＳトランジスタ
１３からヒューズ素子１４への漏洩電流経路が形成され
ることを防いでいる。
能力が低いものが採用される。また、Ｐ型ＭＯＳトラン
ジスタ１３を制御信号ＣＥ（バー）によって制御するこ
とにより、回路動作の待機時にＰ型ＭＯＳトランジスタ
１３からヒューズ素子１４への漏洩電流経路が形成され
ることを防いでいる。
【０００５】次に、回路動作について図６を参照しなが
ら説明する。まず、回路を一旦動作待機状態とした後に
動作状態とする。ここで、電源投入前には回路の全ての
接点の電位がローレベルとなっている。まず、ｔ3 のタ
イミングで電源を投入すると同時に制御信号ＣＥ（バ
ー）の電位をハイレベルとすることにより、回路は動作
待機状態となる。このとき、Ｐ型ＭＯＳトランジスタ１
３のゲートにはハイレベルの電位が加わり、Ｐ型ＭＯＳ
トランジスタ１３はオフ状態となる。
ら説明する。まず、回路を一旦動作待機状態とした後に
動作状態とする。ここで、電源投入前には回路の全ての
接点の電位がローレベルとなっている。まず、ｔ3 のタ
イミングで電源を投入すると同時に制御信号ＣＥ（バ
ー）の電位をハイレベルとすることにより、回路は動作
待機状態となる。このとき、Ｐ型ＭＯＳトランジスタ１
３のゲートにはハイレベルの電位が加わり、Ｐ型ＭＯＳ
トランジスタ１３はオフ状態となる。
【０００６】また、電源投入時には接点Ｆの電位がロー
レベルであることから、Ｐ型ＭＯＳトランジスタ１５は
一旦オン状態となるが、電源投入と同時にインバータ１
６が起動し、その出力点である接点Ｆの電位がハイレベ
ルとなるので、Ｐ型ＭＯＳトランジスタ１５はすぐにオ
フ状態に戻る。従って、接点Ｅの電位はローレベルのま
まとなる。以後はラッチ回路１７により、ヒューズ素子
１４が接続状態又は非接続状態のいずれの状態であって
も、接点Ｅの電位はロウレベルに、接点Ｆの電位はハイ
レベルにそれぞれ保持される。
レベルであることから、Ｐ型ＭＯＳトランジスタ１５は
一旦オン状態となるが、電源投入と同時にインバータ１
６が起動し、その出力点である接点Ｆの電位がハイレベ
ルとなるので、Ｐ型ＭＯＳトランジスタ１５はすぐにオ
フ状態に戻る。従って、接点Ｅの電位はローレベルのま
まとなる。以後はラッチ回路１７により、ヒューズ素子
１４が接続状態又は非接続状態のいずれの状態であって
も、接点Ｅの電位はロウレベルに、接点Ｆの電位はハイ
レベルにそれぞれ保持される。
【０００７】その後、ｔ4 のタイミングで制御信号ＣＥ
（バー）をローレベルとすることにより、回路は動作状
態となる。このとき、Ｐ型ＭＯＳトランジスタ１３のゲ
ートにはローレベルの電位が加わり、Ｐ型ＭＯＳトラン
ジスタ１３はオン状態となる。ここで、ヒューズ素子１
４が切断状態であるときと非切断状態であるときとでは
各接点の電位の変化は異なる。
（バー）をローレベルとすることにより、回路は動作状
態となる。このとき、Ｐ型ＭＯＳトランジスタ１３のゲ
ートにはローレベルの電位が加わり、Ｐ型ＭＯＳトラン
ジスタ１３はオン状態となる。ここで、ヒューズ素子１
４が切断状態であるときと非切断状態であるときとでは
各接点の電位の変化は異なる。
【０００８】ヒューズ素子１４が切断状態であるとき、
オン状態のＰ型ＭＯＳトランジスタ１３を介して電荷が
接点Ｅに供給されてその電位が上昇するが、前述のよう
にＰ型ＭＯＳトランジスタ１３は電流供給能力の低いも
のが採用されているので、接点Ｅには徐々に電荷が供給
され、接点Ｅの電位は比較的ゆっくりと上昇する。そし
て、接点Ｅの電位がｔ5 のタイミングでハイレベルにな
ると、インバータ１６の出力点である接点Ｆの電位はロ
ーレベルとなり、Ｐ型ＭＯＳトランジスタ１５はゲート
にローレベルの電位が加わることによりオン状態とな
る。従って、Ｐ型ＭＯＳトランジスタ１５を介して電荷
が接点Ｅに供給され、接点Ｅはハイレベルのままとな
る。以後はラッチ回路１７により、接点Ｅの電位はハイ
レベルに、接点Ｆの電位はローレベルにそれぞれ保持さ
れる。
オン状態のＰ型ＭＯＳトランジスタ１３を介して電荷が
接点Ｅに供給されてその電位が上昇するが、前述のよう
にＰ型ＭＯＳトランジスタ１３は電流供給能力の低いも
のが採用されているので、接点Ｅには徐々に電荷が供給
され、接点Ｅの電位は比較的ゆっくりと上昇する。そし
て、接点Ｅの電位がｔ5 のタイミングでハイレベルにな
ると、インバータ１６の出力点である接点Ｆの電位はロ
ーレベルとなり、Ｐ型ＭＯＳトランジスタ１５はゲート
にローレベルの電位が加わることによりオン状態とな
る。従って、Ｐ型ＭＯＳトランジスタ１５を介して電荷
が接点Ｅに供給され、接点Ｅはハイレベルのままとな
る。以後はラッチ回路１７により、接点Ｅの電位はハイ
レベルに、接点Ｆの電位はローレベルにそれぞれ保持さ
れる。
【０００９】一方、ヒューズ素子１４が非切断状態であ
るとき、オン状態のＰ型ＭＯＳトランジスタ１３を介し
て電荷が接点Ｅに供給されるが、前述のようにＰ型ＭＯ
Ｓトランジスタ１３は電流供給能力の低いものが採用さ
れているので、供給された電荷は非切断状態のヒューズ
素子１４を介して接地電位に引かれ、接点Ｅの電位はロ
ーレベルのままとなる。従って、以後はラッチ回路１７
により、接点Ｅの電位はローレベルに、接点Ｆの電位は
ハイレベルに保持される。
るとき、オン状態のＰ型ＭＯＳトランジスタ１３を介し
て電荷が接点Ｅに供給されるが、前述のようにＰ型ＭＯ
Ｓトランジスタ１３は電流供給能力の低いものが採用さ
れているので、供給された電荷は非切断状態のヒューズ
素子１４を介して接地電位に引かれ、接点Ｅの電位はロ
ーレベルのままとなる。従って、以後はラッチ回路１７
により、接点Ｅの電位はローレベルに、接点Ｆの電位は
ハイレベルに保持される。
【００１０】このように、ヒューズ素子１４が接続状態
又は非接続状態のいずれかであるかは、本回路の出力点
である接点Ｆの電位を検出することにより判断できる。
すなわち、接点Ｆの電位がローレベルであるときは非接
続状態と、ハイレベルであるときは接続状態と判断でき
る。
又は非接続状態のいずれかであるかは、本回路の出力点
である接点Ｆの電位を検出することにより判断できる。
すなわち、接点Ｆの電位がローレベルであるときは非接
続状態と、ハイレベルであるときは接続状態と判断でき
る。
【００１１】
【発明が解決しようとする課題】従来の回路では、電源
投入後に一旦回路動作待機状態とし、さらに制御信号Ｃ
Ｅ（バー）をハイレベルからローレベルにすることによ
って回路を動作状態としてヒューズ素子の接続状態の判
定を行って出力するため、制御信号ＣＥ（バー）がロー
レベルになってからさらに出力信号が決定されるまでの
間の遅延時間が生じるという問題があった。また、回路
動作待機時に回路に流れる電流を防ぐために制御信号Ｃ
Ｅ（バー）により制御する必要があった。
投入後に一旦回路動作待機状態とし、さらに制御信号Ｃ
Ｅ（バー）をハイレベルからローレベルにすることによ
って回路を動作状態としてヒューズ素子の接続状態の判
定を行って出力するため、制御信号ＣＥ（バー）がロー
レベルになってからさらに出力信号が決定されるまでの
間の遅延時間が生じるという問題があった。また、回路
動作待機時に回路に流れる電流を防ぐために制御信号Ｃ
Ｅ（バー）により制御する必要があった。
【００１２】
【発明の目的】そこで本発明は、外部からの制御信号に
よる制御が不要であり、ヒューズ素子の状態判定に要す
る時間が他の回路の影響を受けることがなく、極めて短
時間でヒューズ素子の状態を判定することができるヒュ
ーズ素子状態判定回路を含む半導体装置を提供すること
を目的とする。
よる制御が不要であり、ヒューズ素子の状態判定に要す
る時間が他の回路の影響を受けることがなく、極めて短
時間でヒューズ素子の状態を判定することができるヒュ
ーズ素子状態判定回路を含む半導体装置を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】本発明は、冗長メモリセ
ルの選択・非選択状態を決定するヒューズ素子の接続状
態を判定する回路を、接地電位と第一の接点との間に接
続され、かつそのゲートが第二の接点に接続された不揮
発性半導体記憶素子からなるヒューズ素子と、ソース・
ドレイン間が電源電位と前記第一の接点との間に接続さ
れ、かつそのゲートが前記第二の接点に接続された第一
のＰ型ＭＯＳトランジスタと、前記第一の接点を入力と
し、第三の接点を出力とする第一のラッチ回路と、前記
第三の接点を入力とし、前記第二の接点を出力とする第
二のラッチ回路とから構成するようにしたことにより、
上記問題点を解決した。
ルの選択・非選択状態を決定するヒューズ素子の接続状
態を判定する回路を、接地電位と第一の接点との間に接
続され、かつそのゲートが第二の接点に接続された不揮
発性半導体記憶素子からなるヒューズ素子と、ソース・
ドレイン間が電源電位と前記第一の接点との間に接続さ
れ、かつそのゲートが前記第二の接点に接続された第一
のＰ型ＭＯＳトランジスタと、前記第一の接点を入力と
し、第三の接点を出力とする第一のラッチ回路と、前記
第三の接点を入力とし、前記第二の接点を出力とする第
二のラッチ回路とから構成するようにしたことにより、
上記問題点を解決した。
【００１４】ここで、前記第一のＰ型ＭＯＳトランジス
タは、電流供給能力の大きいものであるのが好ましい。
また、前記第一のラッチ回路の一例としては、電源電位
と前記第一の接点との間に接続され、かつそのゲートが
前記第三の接点に接続された第二のＰ型ＭＯＳトランジ
スタと、前記第一の接点を入力とし、前記第三の接点を
出力とする第一の否定回路とを備えたものが挙げられ
る。一方、前記第二のラッチ回路の一例としては、前記
第三の接点を第一の入力とするとともに第四の接点を第
二の入力とし、かつ前記第二の接点を出力とする否定論
理積回路と、前記第二の接点を入力とし、前記第四の接
点を出力とする第二の否定回路とを備えたものが挙げら
れる。
タは、電流供給能力の大きいものであるのが好ましい。
また、前記第一のラッチ回路の一例としては、電源電位
と前記第一の接点との間に接続され、かつそのゲートが
前記第三の接点に接続された第二のＰ型ＭＯＳトランジ
スタと、前記第一の接点を入力とし、前記第三の接点を
出力とする第一の否定回路とを備えたものが挙げられ
る。一方、前記第二のラッチ回路の一例としては、前記
第三の接点を第一の入力とするとともに第四の接点を第
二の入力とし、かつ前記第二の接点を出力とする否定論
理積回路と、前記第二の接点を入力とし、前記第四の接
点を出力とする第二の否定回路とを備えたものが挙げら
れる。
【００１５】さらに、前記否定論理積回路の一例として
は、電源電位と第五の接点との間に並列に接続され、か
つ各ゲートが二入力端子の各々に接続された第三及び第
四のＰ型ＭＯＳトランジスタと、接地電位と出力端子と
の間に直列に接続され、かつ各ゲートが前記二入力端子
の各々に接続された第一及び第二のＮ型ＭＯＳトランジ
スタと、前記第五の接点と前記出力端子との間に接続さ
れた抵抗とを備えたものがあえられる。なお、前記第三
及び第四のＰ型ＭＯＳトランジスタは、例えばチャネル
長を大きくするか又はチャネル幅を小さくすることによ
り、電流供給能力を小さくしたものが好ましい。
は、電源電位と第五の接点との間に並列に接続され、か
つ各ゲートが二入力端子の各々に接続された第三及び第
四のＰ型ＭＯＳトランジスタと、接地電位と出力端子と
の間に直列に接続され、かつ各ゲートが前記二入力端子
の各々に接続された第一及び第二のＮ型ＭＯＳトランジ
スタと、前記第五の接点と前記出力端子との間に接続さ
れた抵抗とを備えたものがあえられる。なお、前記第三
及び第四のＰ型ＭＯＳトランジスタは、例えばチャネル
長を大きくするか又はチャネル幅を小さくすることによ
り、電流供給能力を小さくしたものが好ましい。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の回路構成を示
す。本実施例の回路は、Ｐ型ＭＯＳトランジスタ１及び
３と、ＰＲＯＭセル２と、インバータ４及び６と、否定
論理積回路（以下「ＮＡＮＤ回路」と言う。）５とから
なる。
て説明する。図１は、本発明の一実施例の回路構成を示
す。本実施例の回路は、Ｐ型ＭＯＳトランジスタ１及び
３と、ＰＲＯＭセル２と、インバータ４及び６と、否定
論理積回路（以下「ＮＡＮＤ回路」と言う。）５とから
なる。
【００１７】Ｐ型ＭＯＳトランジスタ１は、ゲート及び
ドレインがそれぞれ接点Ｃ及びＡに接続され、ソースが
電源電位に固定されている。ＰＲＯＭセル２は、制御端
子及び出力端子がそれぞれ接点Ｃ及びＡに接続され、他
端は接地されている。Ｐ型ＭＯＳトランジスタ３は、ゲ
ート及びドレインがそれぞれ接点Ｂ及びＡに接続され、
ソースは電源電位に固定されている。インバータ４は入
力及び出力がそれぞれ接点Ａ及びＢに接続されている。
なお、Ｐ型ＭＯＳトランジスタ３とインバータ４とは第
一のラッチ回路７を構成し、接点Ａ及びＢの電位をラッ
チする。
ドレインがそれぞれ接点Ｃ及びＡに接続され、ソースが
電源電位に固定されている。ＰＲＯＭセル２は、制御端
子及び出力端子がそれぞれ接点Ｃ及びＡに接続され、他
端は接地されている。Ｐ型ＭＯＳトランジスタ３は、ゲ
ート及びドレインがそれぞれ接点Ｂ及びＡに接続され、
ソースは電源電位に固定されている。インバータ４は入
力及び出力がそれぞれ接点Ａ及びＢに接続されている。
なお、Ｐ型ＭＯＳトランジスタ３とインバータ４とは第
一のラッチ回路７を構成し、接点Ａ及びＢの電位をラッ
チする。
【００１８】ＮＡＮＤ回路５の二入力はそれぞれ接点Ｂ
及びＤに接続され、出力は接点Ｃに接続されている。イ
ンバータ６の入力及び出力はそれぞれ接点Ｃ及びＤに接
続されている。なお、ＮＡＮＤ回路５とインバータ６と
は第二のラッチ回路８を構成し、接点Ｃ及びＤの電位を
ラッチする。
及びＤに接続され、出力は接点Ｃに接続されている。イ
ンバータ６の入力及び出力はそれぞれ接点Ｃ及びＤに接
続されている。なお、ＮＡＮＤ回路５とインバータ６と
は第二のラッチ回路８を構成し、接点Ｃ及びＤの電位を
ラッチする。
【００１９】図２は、ＮＡＮＤ回路５の回路構成の一例
を示す。このＮＡＮＤ回路５は、Ｐ型ＭＯＳトランジス
タ５１及び５２と、Ｎ型ＭＯＳトランジスタ５３及び５
４と、抵抗５５とから構成されている。Ｐ型ＭＯＳトラ
ンジスタ５１及び５２の各ゲートは入力端子を介してそ
れぞれ接点Ｄ及びＢに接続され、ドレインは共通に抵抗
５５の一端子に接続されている。また、各ソースは電源
電位に固定されている。Ｎ型ＭＯＳトランジスタ５３及
び５４の各ゲートは入力端子を介してそれぞれ接点Ｂ及
びＤに接続されている。Ｎ型ＭＯＳトランジスタ５４の
ソースは接地され、ドレインはＮ型ＭＯＳトランジスタ
５３のソースに接続されている。また、Ｎ型ＭＯＳトラ
ンジスタ５３のドレインは出力端子を介して接点Ｃに接
続されている。抵抗５５の一端子は前述のようにＰ型Ｍ
ＯＳトランジスタ５１及び５２のドレインに、他端子は
出力端子を介して接点Ｃに接続されている。
を示す。このＮＡＮＤ回路５は、Ｐ型ＭＯＳトランジス
タ５１及び５２と、Ｎ型ＭＯＳトランジスタ５３及び５
４と、抵抗５５とから構成されている。Ｐ型ＭＯＳトラ
ンジスタ５１及び５２の各ゲートは入力端子を介してそ
れぞれ接点Ｄ及びＢに接続され、ドレインは共通に抵抗
５５の一端子に接続されている。また、各ソースは電源
電位に固定されている。Ｎ型ＭＯＳトランジスタ５３及
び５４の各ゲートは入力端子を介してそれぞれ接点Ｂ及
びＤに接続されている。Ｎ型ＭＯＳトランジスタ５４の
ソースは接地され、ドレインはＮ型ＭＯＳトランジスタ
５３のソースに接続されている。また、Ｎ型ＭＯＳトラ
ンジスタ５３のドレインは出力端子を介して接点Ｃに接
続されている。抵抗５５の一端子は前述のようにＰ型Ｍ
ＯＳトランジスタ５１及び５２のドレインに、他端子は
出力端子を介して接点Ｃに接続されている。
【００２０】ここで、Ｐ型ＭＯＳトランジスタ５１及び
５２と出力端子との間に抵抗５５を設けることにより、
ＮＡＮＤ回路５の電流供給能力は低くなっている。ま
た、Ｐ型ＭＯＳトランジスタ１は、Ｐ型ＭＯＳトランジ
スタ３に比べて電流供給能力が高いものが採用される。
５２と出力端子との間に抵抗５５を設けることにより、
ＮＡＮＤ回路５の電流供給能力は低くなっている。ま
た、Ｐ型ＭＯＳトランジスタ１は、Ｐ型ＭＯＳトランジ
スタ３に比べて電流供給能力が高いものが採用される。
【００２１】次に、回路動作について図３に示す動作波
形図を参照して説明する。ここで、電源投入前は回路の
各接点の電位はローレベルとなっている。この状態でｔ
1 のタイミングで電源を投入すると、インバータ４及び
６が起動し、これらの出力点である接点Ｂ及びＤの電位
はハイレベルになる。従って、接点Ｃの電位はローレベ
ルのままとなり、これらの電位は第二のラッチ回路８に
よって一定期間保持される。
形図を参照して説明する。ここで、電源投入前は回路の
各接点の電位はローレベルとなっている。この状態でｔ
1 のタイミングで電源を投入すると、インバータ４及び
６が起動し、これらの出力点である接点Ｂ及びＤの電位
はハイレベルになる。従って、接点Ｃの電位はローレベ
ルのままとなり、これらの電位は第二のラッチ回路８に
よって一定期間保持される。
【００２２】一方、Ｐ型ＭＯＳトランジスタ１は接点Ｃ
の電位がローレベルのままであることからオン状態とな
り、ＰＲＯＭセル２はオフ状態となる。この結果、オン
状態のＰ型ＭＯＳトランジスタを介して電荷が接点Ａに
供給され、接点Ａの電位が上昇する。接点Ａの電位がハ
イレベルになると、インバータ４の出力点である接点Ｂ
の電位はローレベルとなり、Ｐ型ＭＯＳトランジスタ３
のゲートにローレベルの電位が加わってオン状態とな
る。この結果、Ｐ型ＭＯＳトランジスタ３を介して電荷
が接点Ａに供給され、接点Ａの電位はハイレベルに保持
される。
の電位がローレベルのままであることからオン状態とな
り、ＰＲＯＭセル２はオフ状態となる。この結果、オン
状態のＰ型ＭＯＳトランジスタを介して電荷が接点Ａに
供給され、接点Ａの電位が上昇する。接点Ａの電位がハ
イレベルになると、インバータ４の出力点である接点Ｂ
の電位はローレベルとなり、Ｐ型ＭＯＳトランジスタ３
のゲートにローレベルの電位が加わってオン状態とな
る。この結果、Ｐ型ＭＯＳトランジスタ３を介して電荷
が接点Ａに供給され、接点Ａの電位はハイレベルに保持
される。
【００２３】一方、接点Ｂの電位がローレベルとなった
ことにより、ＮＡＮＤ回路５の一入力がローレベルにな
るが、ＮＡＮＤ回路５の電流供給能力は小さいので、Ｎ
ＡＮＤ回路５の出力点である接点Ｃの電位は、図３に示
すように徐々に上昇し、ｔ2 の時点でハイレベルに達す
る。このとき、インバータ６の出力点である接点Ｄの電
位はローレベルとなる。また、Ｐ型ＭＯＳトランジスタ
１はオフ状態となって接点Ａへの電荷の供給が止まり、
ＰＲＯＭセル２の状態の判定が開始される。
ことにより、ＮＡＮＤ回路５の一入力がローレベルにな
るが、ＮＡＮＤ回路５の電流供給能力は小さいので、Ｎ
ＡＮＤ回路５の出力点である接点Ｃの電位は、図３に示
すように徐々に上昇し、ｔ2 の時点でハイレベルに達す
る。このとき、インバータ６の出力点である接点Ｄの電
位はローレベルとなる。また、Ｐ型ＭＯＳトランジスタ
１はオフ状態となって接点Ａへの電荷の供給が止まり、
ＰＲＯＭセル２の状態の判定が開始される。
【００２４】ＰＲＯＭセル２がオフ状態（ＰＲＯＭセル
の閾値電圧が高い状態）であるとき、接点Ａの電位はハ
イレベルのまま維持されるので、接点Ｂの電位もローレ
ベルのままとなる。以後ラッチ回路７及び８により、接
点Ａ及びＣの電位はハイレベルに、接点Ｂ及びＤの電位
はローレベルに保持され、回路動作は安定する。
の閾値電圧が高い状態）であるとき、接点Ａの電位はハ
イレベルのまま維持されるので、接点Ｂの電位もローレ
ベルのままとなる。以後ラッチ回路７及び８により、接
点Ａ及びＣの電位はハイレベルに、接点Ｂ及びＤの電位
はローレベルに保持され、回路動作は安定する。
【００２５】ＰＲＯＭセル２がオン状態（ＰＲＯＭセル
の閾値電圧が低い状態）であるとき、ＰＲＯＭセル２は
Ｐ型ＭＯＳトランジスタ３に比べ駆動能力が高いので、
接点Ａの電位は急激に下がってローレベルになる。従っ
て、接点Ｂの電位はハイレベルとなる。また、ＰＲＯＭ
セル２の状態判定開始時には接点Ｃの電位はハイレベ
ル、接点Ｄの電位はローレベルであるから、ＮＡＮＤ回
路５の出力に変化はなく、以後第二のラッチ回路８によ
り、接点Ｃ及びＤの電位はそれぞれハイレベル及びロー
レベルに保持され、回路動作は安定する。
の閾値電圧が低い状態）であるとき、ＰＲＯＭセル２は
Ｐ型ＭＯＳトランジスタ３に比べ駆動能力が高いので、
接点Ａの電位は急激に下がってローレベルになる。従っ
て、接点Ｂの電位はハイレベルとなる。また、ＰＲＯＭ
セル２の状態判定開始時には接点Ｃの電位はハイレベ
ル、接点Ｄの電位はローレベルであるから、ＮＡＮＤ回
路５の出力に変化はなく、以後第二のラッチ回路８によ
り、接点Ｃ及びＤの電位はそれぞれハイレベル及びロー
レベルに保持され、回路動作は安定する。
【００２６】このように、接点Ｂの電位がローレベルの
ときＰＲＯＭセル２がオフ状態と、接点Ｂの電位がハイ
レベルのときＰＲＯＭセル２がオン状態とそれぞれ判断
することができる。なお、本回路では制御信号ＣＥ（バ
ー）による制御が不要なので、ヒューズ素子の状態判定
に要する時間が他の回路の影響を受けることがなく、回
路動作状態となると同時にヒューズ素子判定信号を出力
することができる。
ときＰＲＯＭセル２がオフ状態と、接点Ｂの電位がハイ
レベルのときＰＲＯＭセル２がオン状態とそれぞれ判断
することができる。なお、本回路では制御信号ＣＥ（バ
ー）による制御が不要なので、ヒューズ素子の状態判定
に要する時間が他の回路の影響を受けることがなく、回
路動作状態となると同時にヒューズ素子判定信号を出力
することができる。
【００２７】次に、本発明の第二の実施例について説明
する。本実施例の基本回路構成は図１に示した第一の実
施例と全く同じであるが、本実施例のＮＡＮＤ回路５は
図４に示す回路構成となっている。このＮＡＮＤ回路５
は、Ｐ型ＭＯＳトランジスタ５６及び５７とＮ型ＭＯＳ
トランジスタ５８及び５９とから構成されている。Ｐ型
ＭＯＳトランジスタ５６及び５７の各ゲートは入力端子
を介してそれぞれ接点Ｄ及びＢに接続され、ドレインは
共通に出力端子を介して接点Ｃに接続されている。ま
た、各ソースは電源電位に固定されている。Ｎ型ＭＯＳ
トランジスタ５８及び５９の各ゲートは入力端子を介し
てそれぞれ接点Ｂ及びＤに接続されている。Ｎ型ＭＯＳ
トランジスタ５９のソースは接地され、ドレインはＮ型
ＭＯＳトランジスタ５３のソースに接続されている。ま
た、Ｎ型ＭＯＳトランジスタ５９のドレインは出力端子
を介して接点Ｃに接続されている。
する。本実施例の基本回路構成は図１に示した第一の実
施例と全く同じであるが、本実施例のＮＡＮＤ回路５は
図４に示す回路構成となっている。このＮＡＮＤ回路５
は、Ｐ型ＭＯＳトランジスタ５６及び５７とＮ型ＭＯＳ
トランジスタ５８及び５９とから構成されている。Ｐ型
ＭＯＳトランジスタ５６及び５７の各ゲートは入力端子
を介してそれぞれ接点Ｄ及びＢに接続され、ドレインは
共通に出力端子を介して接点Ｃに接続されている。ま
た、各ソースは電源電位に固定されている。Ｎ型ＭＯＳ
トランジスタ５８及び５９の各ゲートは入力端子を介し
てそれぞれ接点Ｂ及びＤに接続されている。Ｎ型ＭＯＳ
トランジスタ５９のソースは接地され、ドレインはＮ型
ＭＯＳトランジスタ５３のソースに接続されている。ま
た、Ｎ型ＭＯＳトランジスタ５９のドレインは出力端子
を介して接点Ｃに接続されている。
【００２８】ここで、Ｐ型ＭＯＳトランジスタ５６及び
５７は、例えばチャネル長を大きくするか、あるいはチ
ャネル幅を小さして電流供給能力を小さくしたものが採
用される。これにより、第一の実施例のＮＡＮＤ回路５
と全く同様の効果を有することになり、回路全体の動作
は第一の実施例と全く同様となる。
５７は、例えばチャネル長を大きくするか、あるいはチ
ャネル幅を小さして電流供給能力を小さくしたものが採
用される。これにより、第一の実施例のＮＡＮＤ回路５
と全く同様の効果を有することになり、回路全体の動作
は第一の実施例と全く同様となる。
【００２９】
【発明の効果】以上説明したように本発明によれば、外
部からの制御信号による制御が不要であり、ヒューズ素
子の状態判定に要する時間が他の回路の影響を受けるこ
とがなく、極めて短時間でヒューズ素子の状態を判定す
ることができるという効果がある。
部からの制御信号による制御が不要であり、ヒューズ素
子の状態判定に要する時間が他の回路の影響を受けるこ
とがなく、極めて短時間でヒューズ素子の状態を判定す
ることができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路中のＮＡＮＤ回路５の回路構成を示
す回路図である。
す回路図である。
【図３】図１の回路の動作波形図である。
【図４】本発明の他の実施例におけるＮＡＮＤ回路５の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図５】従来のヒューズ素子状態判定回路を示す回路図
である。
である。
【図６】図５の回路の動作波形図である。
１，３，５１，５２，５６，５７ Ｐ型ＭＯＳトランジ
スタ ２ ＰＲＯＭセル ４，６ インバータ ５ ＮＡＮＤ回路 ７ 第一のラッチ回路 ８ 第二のラッチ回路 ５３，５４ Ｎ型ＭＯＳトランジスタ ５５ 抵抗
スタ ２ ＰＲＯＭセル ４，６ インバータ ５ ＮＡＮＤ回路 ７ 第一のラッチ回路 ８ 第二のラッチ回路 ５３，５４ Ｎ型ＭＯＳトランジスタ ５５ 抵抗
Claims (6)
- 【請求項１】冗長メモリセルの選択・非選択状態を決定
するヒューズ素子の接続状態を判定する回路を含む半導
体装置において、接地電位と第一の接点との間に接続さ
れ、かつそのゲートが第二の接点に接続された不揮発性
半導体記憶素子からなるヒューズ素子と、ソース・ドレ
イン間が電源電位と前記第一の接点との間に接続され、
かつそのゲートが前記第二の接点に接続された第一のＰ
型ＭＯＳトランジスタと、前記第一の接点を入力とし、
第三の接点を出力とする第一のラッチ回路と、前記第三
の接点を第一の入力とするとともに第四の接点を第二の
入力とし、かつ前記第二の接点を出力とする否定論理積
回路、および前記第二の接点を入力とし、前記第四の接
点を出力とする否定回路を備えた第二のラッチ回路とを
備えたヒューズ素子状態判定回路を含むことを特徴とす
る半導体装置。 - 【請求項２】前記第一のＰ型ＭＯＳトランジスタは、そ
の電流供給能力が大きいものである、請求項１に記載の
半導体装置。 - 【請求項３】前記第一のラッチ回路は、電源電位と前記
第一の接点との間に接続され、かつそのゲートが前記第
三の接点に接続された第二のＰ型ＭＯＳトランジスタ
と、前記第一の接点を入力とし、前記第三の接点を出力
とする否定回路とを備えたものである、請求項１又は請
求項２に記載の半導体装置。 - 【請求項４】前記否定論理積回路は、電源電位と第五の
接点との間に並列に接続され、かつ各ゲートが二入力端
子の各々に接続された第三及び第四のＰ型ＭＯＳトラン
ジスタと、接地電位と出力端子との間に直列に接続さ
れ、かつ各ゲートが前記二入力端子の各々に接続された
第一及び第二のＮ型ＭＯＳトランジスタと、前記第五の
接点と前記出力端子との間に接続された抵抗とを備えた
ものである、請求項１に記載の半導体装置。 - 【請求項５】 前記第三及び第四のＰ型ＭＯＳトランジ
スタはそのチャネル長が大きいものである、請求項４に
記載の半導体装置。 - 【請求項６】 前記第三及び第四のＰ型ＭＯＳトランジ
スタはそのチャネル幅が小さいものである、請求項４に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354698A JP2745921B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354698A JP2745921B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174598A JPH05174598A (ja) | 1993-07-13 |
| JP2745921B2 true JP2745921B2 (ja) | 1998-04-28 |
Family
ID=18439305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354698A Expired - Lifetime JP2745921B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745921B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110492870A (zh) * | 2019-09-24 | 2019-11-22 | 成都矽能科技有限公司 | 一种紧凑的带锁存功能的反相器 |
-
1991
- 1991-12-19 JP JP3354698A patent/JP2745921B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174598A (ja) | 1993-07-13 |
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