DE68915136T2

DE68915136T2 - Integrierte Halbleiterspeicherschaltung.

Info

Publication number: DE68915136T2
Application number: DE68915136T
Authority: DE
Inventors: Tadashi C O Intellect Maruyama; Makoto C O Intellect Yoshizawa
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-12-24
Filing date: 1989-12-13
Publication date: 1994-09-15
Anticipated expiration: 2009-12-14
Also published as: JPH0793022B2; KR930001654B1; EP0376065A3; KR900011012A; JPH02172099A; EP0376065B1; US5065361A; DE68915136D1; EP0376065A2

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die selektiv von verschiedenen Stromquellenspannungen beliefert wird.
Wie bekannt, wird bei einer nichtflüchtigen Speichervorrichtung beim Schreibmodus von Daten in Speicherzellen eine hohe Spannung an eine Dekoderleitung angelegt, die mit dem Gate oder Drain derjenigen Speicherzelle verbunden ist, in die die Daten einzugeben sind.
Fig. 1 zeigt eine Schaltung des Hauptteils eines EEPROM (elektrisch löschbarer und programmierbarer ROM), wie er als nichtflüchtiger Speicher bekannt ist. Die Arbeitsweise des EEPROM im Ruhezustand, wenn die Hochspannung an die Dekoderleitung angelegt wird, soll nun beschrieben werden. Infolge eines Chip-Bereitschaftssignals CE, das an eine Steuerschaltung bzw. eine Steuerung 51 gegeben wird, wird das Speichersystem in einen Arbeitszustand versetzt. Während des Arbeitszustandes werden die Daten durch ein Schreibsignal WR, das an die Steuerung 51 gegeben wird, in die Speicherzelle eingeschrieben. Speziell wird ein Adressensignal AD durch einen Dekoder 42 dekodiert, so daß eine der Dekodierungsleitungen 53 ausgewählt und mit Strom versorgt wird, um sie in den Zustand logisch "1" zu versetzen. Das Potential der logischen "1" wird über eine ausgewählte Zellenzeile 55 (ausgewählte Zellenzeile) über die ausgewählte Dekodierungsleitung 53 in einer Speichermatrix 54 an eine Ladungspumpschaltung 56 geschaltet, die an die ausgewählte Zellenzeile angeschlossen ist. Im Ergebnis dessen wird durch einen Hochspannungsgenerator 57 eine Hochspannung erzeugt und durch die Ladungspumpschaltung 56 an die Dekodierungsleitung 53 geliefert.
Die Ladungspumpschaltung 56 und der Hochspannungsgenerator 57 werden jeweils durch Taktsignale CK1 und CK2 ausgelöst.
Die Fig. 2 teigt eine detaillierte Schaltung einer Ladungspumpschaltung 56 im Speichersystem nach Fig. 1. In der Ladungspumpschaltung 56 ist das Gate eines n-Kanal-MOS-Transistors 61 an die Dekodierungsleitung 53 angeschlossen. Eine vom Hochspannungsgenerator 57 erzeugte Hochspannung Vpp wird an den Drain des Transistors 61 angelegt. Der Source-Drain-Pfad des n-Kanal-MOS-Transistors 62 ist zwischen Gate und Source des Transistors 61 eingefügt. Das Gate des Transistors 62 ist mit dessen Drain verbunden. Entsprechend wird das Taktsignal CK1 über einen Kondensator 63 an die Ladungspumpschaltung geliefert. Während des Arbeitsmodus wird so das Chip-Bereitschaftssignal CE erzeugt; das Taktsignal CK1 wird dauernd in vorbestimmten Abständen geliefert.
In der Ladungspumpschaltung 56 ist die Anordnung eine solche, daß der Dekoder 52 eine Spannung von beispielsweise 5 V an die ausgewählte Dekodierleitung 53 anlegt. Die Spannung wird über die ausgewählte Zellenzeile 55 an das Gate des Transistors 61 der an die Zellenzeile angeschlossenen Ladungspumpschaltung 56 geliefert. Infolge der Spannung wird der Transistor 61 eingeschaltet, so daß die Hochspannung Vpp an seinem Drain anliegt; eine Spannung (5 V) annähernd gleich der Gate-Spannung des Transistors 61 wird an Gate und Drain von Transistor 62 sowie an ein erstes Ende des Kondensators 63 angelegt. Die Spannung wird über den Pumpvorgang durch das Taktsignal CK1, das am zweiten Ende des Kondensators 63 anliegt und zwischen 0 und 5 V schwingt angehoben. Die angehobene Spannung wird an Gate und Drain des Transistors 62 und an das erste Ende des Kondensators 63 angelegt. Die angehobene Spannung wird über den Transistor 62 auch an das Gate von Transistor 61 geliefert. Die oben genannte Folge von Arbeitsgängen wird wiederholt und schließlich wird eine Spannung, die die Summe der Ausgangsspannung Vpp des Hochspannungsgenerators 57 und der durch Pumpen des Taktsignals CK1 angehobenen Spannung "a" ist, an das Gate von Transistor 61, d.h. an die ausgewählte Dekodierungsleitung 53 angelegt. Auf diese Weise wird eine Spannung ausreichend hoher Amplitude an die Zellenzeile 54, die mit der ausgewählten Dekodierungsleitung 53 gekoppelt ist, angelegt.
Die nicht ausgewählte Dekodierungsleitung 53 erhält vom Dekoder 52 0 V, so daß der Transistor 61 der Ladungspumpschaltung 56, die mit nicht ausgewählten Dekodierungsleitung 53 gekoppelt ist, ausgeschaltet ist.
Das Taktsignal CK1 wird an alle Ladungspumpschaltungen 56 angelegt ungeachtet ihrer Verbindungen zur ausgewählten oder nicht ausgewählten Dekodierungsleitung. Demzufolge wird in den Ladungspumpschaltungen, die mit nicht ausgewählten Dekodierungsleitungen gekoppelt sind, der Pumpvorgang über den Kondensator 63 durchgeführt, wenn sich der Pegel des Taktsignals ändert, so daß an Gate und Drain des Transistors 62 eine winzige Spannung angelegt wird. Weiterhin wird die winzige Spannung über den Transistor 62 an das Gate des Transistors 62 angelegt. Schließlich wird der Transistor 61 eingeschaltet und die vom Hochspannungsgenerator 57 erzeugte Hochspannung Vcc wird an den Drain und den Kondensator 63 von Transistor 62 angelegt. Daher wird sogar für die nicht ausgewählte Dekodierungsleitung unweigerlich ein Strompfad ausgebildet, der durch den Hochspannungsgenerator 57, die Transistoren 61 und 62 der Ladungspumpschaltung 56 und die nicht ausgewählte Dekodierungsleitung 53 verläuft. Im Ergebnis dessen fällt die Vom Hochspannungsgenerator 57 erzeugte Hochspannung ab und es besteht die Möglichkeit, daß die Hochspannung Vpp, die an die ausgewählte Dekodierungsleitung geliefert wird, unzulässig hoch ist. Der Hochspannungsgenerator 57 ist in der integrierten Schaltung ausgebildet und sein Stromaufnahmevermögen ist klein. Er kann daher, wenn der Strompfad einmal ausgebildet ist, keine Hochspannung erzeugen.
Die in Fig. 2 dargestellte Ladungspumschaltung 56 ist mit n-Kanal-MOS-Transistoren konstruiert. Im allgemeinen schaltet der n-Kanal-MOS-Transistor ein, wenn die Spannung Vgs zwischen Gate und Source eine Schwellspannung Vth überschreitet. Bei der Ladungspumpschaltung 56 ist die Drain-Spannung des Transistors 61 Vpp und damit hoch. Die effektive Schwellspannung V des Transistors 61 ist (Vth + β), was infolge des Back-Gate-Effekts höher ist als der theoretische Wert. Daher wird die Spannung zum Einschalten des n-Kanal-MOS-Transistors um die Back- Gate-Spannung β erhöht und wird durch die folgende Beziehung angegeben
Vgs > Vth + β
wobei Vth die Schwellspannung des Transistors 61 und β die Back-Gate-Spannung infolge des Back-Gate- Effekts ist.
Daher ist es umso schwieriger den Transistor 61 einzuschalten, je höher die Spannung Vpp ist. Um dies zu verhindern, sollte die Ladungspumschaltung mit einer niedrigen Spannung betrieben werden. In diesem Falle verläuft der Pumpvorgang zwangsläufig bei einer niedrigen Spannung. Dementsprechend ist erforderliche Spannung, wenn das Taktsignal CK1 den Kondensator 63 lädt, niedrig, was zu einer kleineren Erhöhung der Gate-Source-Spannung Vgs des Transistors 62 führt. Das Ergebnis ist, daß der Transistor des Einschalten versäumt und die ausgewählte Dekodierungsleitung 53 wird bei einer bestimmten Spannung gesättigt und es kann keine ausreichend hohe Spannung an die ausgewählte Dekodierungsleitung 53 angelegt werden.
Wie oben beschrieben wurde, unterliegen herkömmliche Halbleiterspeichervorrichtungen, die die Ladungspumpschaltung nutzen, großen Stromverlusten, weil der Pumpvorgang den Hochspannungsgenerator veranlaßt, eine nicht ausgewählte Dekodierungsleitung zu speisen. Wenn weiterhin das Speichersystem mit einer niedrigen Spannung betrieben wird, dann ist der Pumpvorgang der Ladungspumpschaltung nicht vollkommen. Folglich ist die vom Hochspannungsgenerator erzeugte und an die ausgewählte Dekodierungleitung gelieferte Hochspannung nicht ausreichend hoch. Als Folge wird das dynamische Verhalten des Speichersystems verschlechtert.
Demzufolge ist es Gegenstand der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die keinen schädlichen Stromfluß vom Hochspannungsgenerator zu einer nicht ausgewählten Dekodierungsleitung aufweist und bei einer niedrigen Spannung betrieben werden kann.
Nach der vorliegenden Erfindung ist eine integrierte Halbleiterspeicherschaltung vorgesehen, wie in Anspruch 1 oder 3 angegeben.
Die so angeordnete integrierte Halbleiterspeicherschaltung nutzt anstelle der Ladungspumpschaltung den Dekodierungsausgangspuffer. Der Dekodierungsausgangspuffer besteht aus einer Inverterschaltungsanordnung und ist zwischen dem Dekoder und der Speichermatrix angeordnet. Die normale Lesespannung oder die normale Schreibhochspannung werden selektiv als Stromquelle an den Dekodierungsausgangspuffer angelegt. Die Stromquellenspannung wird an die nicht ausgewählte Dekodierungsleitung angelegt und durch eine im Dekodierungsausgangspuffer enthaltene Inverterschaltung invertiert. Das invertierte Signal wird in das Gate des MOS-Transistors vom Verarmungstyp eingegeben, um dadurch den Stromquellenspannungsversorgungsknoten mit der Schwellspannung dieses MOS-Transistors zu beliefern. An die ausgewählte Dekodierungsleitung wird eine Referenzspannung angelegt. Die Inverterschaltung im Dekodierungsausgangspuffer wird durch die Ladespannung am Stromversorgungsknoten über den MOS- Transistor vom Verarmungstyp invertiert. Das Ausgangssignal der Inverterschaltung wird zum Gate des MOS-Transistors zurückgeführt und bis zur gewünschten Spannung angehoben. Dadurch fließt keinerlei stationärer Strom durch die nicht ausgewählte Dekodierungsleitung.
Diese Erfindung wird aus der folgenden detaillierten Beschriebung vollständig verständlich, wenn sie zusammen mit den beigefügten Zeichnungen betrachtet wird, welche darstellen:
Fig. 1 zeigt ein Blockschaltbild einer herkömmlichen integrierten Halbleiterspeicherschaltung.
Fig. 2 ist eine Schaltung einer im Halbleiterspeicher nach Fig. 1 benutzten Ladungspumpschaltung.
Fig. 3 ist eine Schaltung eines Dekodierungsausgangspuffers in einer integrierten Halbleiterspeicherschaltung nach einer Ausführungsform der vorliegenden Erfindung.
Fig. 4 ist eine Schaltung eines Dekodierungsausgangspuffers in einer integrierten Halbleiterspeicherschaltung nach einer anderen Ausführungsform der vorliegenden Erfindung.
Fig. 5 ist eine Schaltung eines Dekodierungsausgangspuffers in einer integrierten Halbleiterspeicherschaltung nach einer weiteren Ausführungsform der vorliegenden Erfindung.
Fig. 6 ist eine Schaltung eines Dekodierungsausgangspuffers nach noch einer weiteren Ausführungsform der vorliegenden Erfindung.
Fig. 7 stellt ein Blockschaltbild einer integrierten Halbleiterspeicherschaltung dar, die einen der Dekodierungsausgangspuffer nach Fig. 3 bis 6 enthält.
Fig. 8 ist eine Schaltung eines Hochspannungsgenerators, wie er in einem Halbleiterspeicher nach Fig. 7 benutzt wird.
Die Fig. 3 bis 6 zeigen jeweils die erste bis vierte Ausführungsform integrierter Halbleiterspeicherschaltungen nach der vorliegenden Erfindung. Die sind spezielle Schaltungen von Dekodierungsausgangspuffern, die für einen EEPROM (elektrisch löschbarer und programmierbarer ROM), dessen Aufbau in Fig. dargestellt ist, verfügbar sind. Der EEPROM wir in einem Arbeitsmodus durch ein Chip-Bereitschaftssignal CE, das an eine Steuerschaltung 35 angelegt wird, gesetzt. Während dieses Arbeitsmodus werden die Daten durch ein Schriebsignal WR, das an die Steuerschaltung 35 geliefert wir, in die Speicherzelle eingeschrieben. Zum Schreiben der Daten wird ein Eingangsadressensignal AD durch den Dekoder 31 dekodiert und an einen Dekodierungsausgangspuffer oder Pufferspeicher 32 angelegt. Der Dekodierungsausgangspuffer 32 ist mit einem Stromquellenschalter oder Wähler 33 gekoppelt, der seinerseits mit einem Hochspannungsgenerator 34 gekoppelt ist, der eine Hochspannung Vcc und eine normale Stromquellenspannung Vcc erzeugt. Schließlich ist er mit einer Steuerschaltung oder Steuerung 35 gekoppelt. Gesteuert durch die Steuerschaltung 35 wählt der Wähler 33 eine der Spannungen Vpp und Vcc und liefert sie als eine Stromquellenspannung an den oder die Ausgangsspeicher 32. Die Ausgangsspannung des Ausgangspuffers 32 wird an die entsprechende Zellenzeile 38 in der Speicherzellenmatrix 37 über die von dieser Zellenzeile ausgehende Dekodierungsleitung 36 angelegt.
Der Hochspannungsgenerator 34 ist, wie in Fig. 8 dargestellt, aus einer Anzahl von n-Kanal-MOS- Transistoren 41 aufgebaut, deren Gates und Drains in Reihe geschaltet sind. Der Drain des MOS-Transistors der ersten Stufe der Transistorreihe dient als Spannungsquellenanschluß, der die Stromquellenspannung Vcc empfängt. Die Gates der gleich numerierten Stufen der Transistorreihe sind zum Empfang eines Taktsignals CK mit demselben über Kondensatoren 45 gekoppelt. Die Gates der Transistoren der ungeradzahligen Stufen der Transistorreihe beginnend mit der dritten Stufe der Transistorreihe sind zum Empfang eines komplementären Taktsignals über einen Inverter und Kondensatoren 45 angeschlossen. Durch die Taktsignale CK und werden die Kondensatoren 45 wiederholt geladen und entladen. Mit anderen Worten: Synchron mit den Taktsignalen CK und CK werden die Ladungen im Kondensator 45 in einer dieser Transistorstufen additiv und progressiv durch die eigene Transistorstufe 45 zur nächsten Transistorstufe 45 übertragen. Schließlich werden die so vergrößerten Ladungen von der Source der Transistorendstufe 41, nämlich dem Ausgangsanschluß in Form der Hochspannung Vpp abgegeben. Das Taktsignal CK wird ständig in festen Abständen von einem Taktimpulsgenerator (nicht dargestellt) während des Arbeitsmodus, in dem das Bereitschaftssignal CE des EEPROM anliegt, erzeugt.
Fig. 3 zeigt eine Schaltungsanordnung eines Dekoderungsausgangspuffers, der für den Halbleiterspeicher von Fig. 7 verfügbar ist. Wie dargestellt, ist der Ausgangspuffer aus einem Inverter 13 und einem n-Kanal-MOS-Transistor 14 vom Verarmungstyp aufgebaut. Der Inverter 13 umfaßt p- und n-Kanal MOS-Transistoren 11 und 12. Diese Transistoren sind mit den Gates zusammengeschaltet. Ein Eingangsanschluß IN ist mit den verbundenen Gates der Transistoren verbunden. Die Transistoren 11 und 12 sind auch an den Drains verbunden. Der Ausgangsanschluß OUT ist mit den verbundenden Drains der Transistoren gekoppelt. Der Transistor 14 ist am Gate mit dem Ausgangsanschluß OUT, an der Source mit der Source des Transistors 11 des Inverters 13 und am Drain mit dem Stromquellenanschluß 15 verbunden. Der Anschluß 15 empfängt über den Stromquellenwähler 33 (siehe Fig. 7) wahlweise die Spannung Vcc oder Vpp. Die Source des Transistors 12 ist an eine Referenzspannung Vss angeschlossen.
Die Arbeitsweise des auf diese Weise angeordneten Dekodierungsausgangspuffers wird nun unter Bezugnahme auf die Fig. 3 und 7 beschrieben. Es wird angenommen, daß der Wähler 33 die Stromquellenspannung Vcc von beispielsweise 5 V auswählt und sie mit dem Stromquellenanschluß 15 des Dekodierungsausgangspuffers koppelt.
Wenn das Ausgangssignal des Dekoders 31 auf einem Nichtauswahl-Pegel liegt, ist die Spannung des Ausgangssignals die Spannung Vcc, d.h. 5 V. In diesem Fall erscheinen die 5 V am Eingangsanschluß IN und schalten den Transistor 12 ein und der Ausgangspuffer erzeugt ein Ausgangssignal von 0 V am Ausgangsanschluß OUT. Das 0 V-Signal wird an das Gate des Transistors 14 angelegt und vom Ausgangsanschluß OUT ausgegeben. Die Spannung wird über die nicht ausgewählte Dekodierungsleitung 36 vom Ausgangsanschluß OUT zu der mit der Dekodierungsleitung 36 gekoppelten Zellenzeile 38 geleitet. Da der Transistor 14 vom Verarmungstyp ist und am Drain über den Anschluß 15 die 5 V-Spannung erhält, fließt Strom vom Anschluß 15 in den Transistor 14 und lädt einen Knoten A über den Transistor 14 auf. Wenn die zum Knoten A geführte Ladung zunimmt und eine Spannung gleich dem Absolutwert der Schwellspannung des Transistors 14 erreicht, wird der Transistor 14 ausgeschaltet. Da der Knoten 14 auf dieser Spannung ist, befindet sich der mit dem Gate an die 5 V-Spannung gekoppelte Transistor 11 in einem Aus-Zustand. Somit wird, wenn sich das Ausgangssignal des Dekoders 31 auf einem Nichtauswahl-Pegel befindet, der Ausgangsanschluß OUT auf 0 V gehalten und damit wird auch die mit der nicht ausgewählten Dekodierungsleitung 36 gekoppelte Zellenzeile 38 auf 0 V gehalten.
Wenn sich das Ausgangssignal des Dekoders 31 auf einem Auswahl-Pegel befindet, ist das Potential des Ausgangssignals 0 V und somit werden 0 V an den Eingangsanschluß IN des Ausgangspuffers angelegt. Umgekehrt wird nun der Transistor 12 ausgeschaltet. Zu diesem Zeitpunkt ist der Knoten A auf eine Spannung gleich dem Absolutwert der Schwellspannung des Transistors 14 aufgeladen worden und damit wird der Transistor 11 eingeschaltet. Entsprechend erscheint diese Spannung über den Transistor 11 am Ausgangsanschluß OUT. Die Spannung wird zum Gate des Transistors 14 zurückgeführt, so daß die Spannung am Knoten A um die Gate-Spannung des Transistors 14 erhöht wird. Schließlich wird die am Stromquellenanschluß 15 anliegende Spannung von 5 V vom Ausgangsanschluß OUT abgegeben. Somit wird der Ausgangsanschluß OUT auf 5 V gehalten, wenn das Ausgangssignal des Dekoders 31 auf dem Auswahl-Pegel liegt und folglich wird das 5 V-Signal auch an die Zellenzeile angelegt, die mit der ausgewählten Dekodierungsleitung 36 verbunden ist (siehe Fig. 7).
Nun soll ein Fall betrachtet werden, bei dem die Hochspannung Vpp, beispielsweise 20 V, an den Stromquellenanschluß 15 angelegt wird. In diesem Fall wird der Transistor 12 eingeschaltet, wenn sich das Dekodierungsausgangssignal auf dem Nichtauswahl- Pegel von 5 V befindet, und am Ausgangsanschluß OUT erscheint eine Spannung von 0 V. Das 0 V- Ausgangssignal wird an das Gate des Transistors 14 angelegt. Dann wird der Transistor 14 eingeschaltet und erlaubt einen Stromfluß vom Anschluß 15 zum Knoten A. Dieser Knoten wird durch den Strom bis auf eine Spannung gleich dem Absolutwert der Schwellspannung des Transistors 14 aufgeladen. Dann wird der Transistor 14 ausgeschaltet. Zu diesem Zeitpunkt wird der Transistor 11, der 5 V am Gate hatte, ebenfalls ausgeschaltet, weil der Knoten A ebenfalls auf dieser Spannung ist. Entsprechend werden 0 V an die Zellenzeile 38 angelegt, die an die nicht ausgewählte Dekodierungsleitung 36 angeschlossen ist. Wenn das Dekodierungsausgangssignal auf 0 V ist, wird der Transistor 12 ausgeschaltet. Da der Knoten A auf eine Spannung gleich dem Absolutwert der Schwellspannung des Transistors 14 aufgeladen worden ist, wird der Transistor 11 eingeschaltet. Als Ergebnis erscheint das Signal mit dieser Spannung am Ausgangsanschluß OUT. Diese Spannung wird zum Gate des Transistors 14 zurückgeführt und die Spannung am Knoten A wird weiter um die Gate-Spannung des Transistors 14 erhöht. Schließlich wird die am Anschluß 15 anliegende Spannung von 20 V vom Ausgangsanschluß OUT ausgegeben. Entsprechend wird die 20 V-Spannung an die Zellenzeile 38 angelegt, die mit der ausgewählten Dekodierungsleitung 36 verbunden ist.
In der derart angeordneten integrierten Halbleiterspeicherschaltung (IC) wird die ausgewählte Dekodierungsleitung auf 0 V festgelegt und die nicht ausgewählte auf 5 V. Es tritt keine Erhöhung der Dekodierungsleitungsspannung in Erscheinung, während bei herkömmlichen Speicher-IC mit Pumpschaltungen die Dekodierungsleitungsspannung durch den Pumpvorgang erhöht wird. Entsprechend wird unabhängig von den an Stromquellenanschluß 15 anliegenden Stromquellenspannungen Vcc und Vpp der Stromfluß in der nicht ausgewählten Dekodierungsleitung ausschließlich durch den Strom zum Aufladen des Knotens A verursacht und dieser wiederum wird durch die an den Anschluß 15 angelegte Spannung und durch den Strom zum Entladen des Ausgangsanschlusses OUT über den Transistor 12 verursacht. Der Stromfluß in der ausgewählten Dekodierungsleitung wird allein durch den Strom zum Aufladen des Ausgangsanschlusses OUT über die Transistoren 14 und 11 verursacht. Daher fließt vom Anschluß 15 kein Strom zur nicht ausgewählten Dekodierungsleitung, was eine stabile Spannungsversorgung der gewünschten Zellenzeile sichert.
Fig. 4 zeigt andere Anordnung des erfindungsgemäßen Dekodierungsausgangspuffers. Wenn beim Ausgangspuffer nach Fig. 4 der Transistor 11, der am Gate vom Eingangsanschluß IN die Spannung von 0 V erhält, eingeschaltet wird, dann beginnt eine Spannung gleich der Schwellspannung des Transistors 14, die am Knoten A eingestellt worden ist, den Ausgangsanschluß OUT aufzuladen. Durch Rückführung dieser Spannung wird er auf die am Anschluß 15 anliegende Spannung aufgeladen. Dementsprechend wird relativ viel Zeit verbraucht, bis der Ausgangsanschluß OUT befriedigend aufgeladen ist. Dies führt zu einer Verzögerung bei der Funktion des Speicher-IC. Um die Funktionsverzögerung zu minimieren, ist ein n-Kanal-MOS-Transistor 16 vom Verarmungstyp zwischen der Stromquellenspannung Vcc von 5 V und dem Knoten A vorgesehen. Ein Steuersignal von der Steuerschaltung 35 wird an das Gate des Transistors 16 angelegt, so daß er eingeschaltet wird, wenn 5 V an den Eingangsanschluß IN angelegt werden. Mit dem Anlegen der 5 V-Spannung wird der Knoten A auf 5 V aufgeladen. Bei der Schaltungsanordnung des Ausgangspuffers von Fig. 4 ist die Anfangsspannung zu Beginn der Aufladung hoch, nämlich 5 V. Entsprechend kann der Ausgangspuffer den Ausgangsanschluß OUT schneller aufladen als der Ausgangspuffer von Fig. 3.
Die Fig. 5 zeigt noch eine andere Anordnung des Dekodierungsausgangspuffers nach der vorliegenden Erfindung. Wie dargestellt, ist der Eingangsanschluß IN mit den untereinander verbundenen Gates von p- und n-Kanal-MOS-Transistoren 21 und 22 verbunden, welche einen Inverter 23 bilden. Die Source des Transistors 21 im Inverter 23 ist mit der Stomquelle Vcc verbunden. Die Source des Transistors 22 ist mit der Referenzspannung Vss verbunden. Die verbundenen Drains der Transistoren 21 und 22 im Inverter 23 sind über den Source-Drain- Pfad eines n-Kanal-MOS-Transistors 24 vom Verarmungstyp, dessen Gate zum Empfang eines Steuersignals S, das von der Steuerschaltung 33 (Fig. 7) abgeleitet wird, geschaltet ist, mit dem Ausgangsanschluß OUT verbunden. Die untereinander verbundenen Gates des Inverters 23 sind mit dem Gate eines P-Kanal-MOS-Transistors 25 verbunden, dessen Drain mit dem Ausgangsanschluß OUT verbunden ist. Der Anschluß OUT ist auch mit dem Gate eines p- Kanal-MOS-Transistors 25 verbunden. Der Transistor 26 ist mit seiner Source mit der Source des Transistors 25 und mit seinem Drain mit dem Stromquellenanschluß 27 verbunden. Ein Stromquellenanschluß 27 wird über den Stromquellenwähler 33 (Fig. 7) wahlweise zur Stromaufnahme mit den Spannungen Vcc oder Vpp verbunden.
Beim Betrieb wird die Stromquellenspannung Vcc von beispielsweise 2 V als Stromquellenspannung Vcc an den Inverter 23 angelegt. Das Steuersignal S befindet sich auf dem Pegel logisch "1", wenn die normale Spannung Vcc von 2 V an den Anschluß 27 angelegt wird und es ist auf dem Pegel logisch "0", wenn die Schreibspannung Vpp (20 V) an den Anschluß angelegt wird.
Es wird nun angenommen, daß der Wähler 33 (Fig. 7) die Spannung Vcc von 2 V auswählt und sie an den Stromquellenanschluß 27 des Puffers 23 anlegt. Wenn sich das Ausgangssignal des Dekoders 31 auf dem Nichtauswahl-Pegel befindet, ist das Dekodierungsausgangssignal auf 2 V. Zu diesem Zeitpunkt wird der Transistor 21 ausgeschaltet, während der Transistor 22 eingeschaltet wird. Entsprechend ist das Ausgangssignal des Inverters 23 auf 0 V. Weil sich der Transistor 24 im Ein-Zustand befindet, ist der Ausgangsanschluß OUT ebenfalls auf 0 V. Im Ergebnis dessen wird der Transistor 26, dessen Gate auf 0 V ist, eingeschaltet. Wenn die Schwellspannung des Transistors 26 unter 2 V liegt, dann wird der Transistor 25 aufgetrennt, wenn der Knoten A zwischen den Transistoren 25 und 26 auf den Absolutwert der Schwellspannung des Transistors 26 aufgeladen ist. Im Ergebnis dessen fließt, wenn sich das Dekodierungsausgangssignal auf dem Nichtauswahl- Pegel befindet, die Ladung zum Entladen des Ausgangsanschlusses OUT auf 0 V durch die Transistoren 24 und 22 zur Stromquelle Vss. Daher fließt kein Strom vom Anschluß 27 durch die Transistoren 26 und 25 zur nicht ausgewählten Dekodierungsleitung. Wenn sich das Ausgangssignal des Dekoders 31 auf dem Auswahl-Pegel befindet, wird der Transistor 22 ausgeschaltet und der Transistor 21 eingeschaltet. Entsprechend ist das Ausgangssignal des Inverters 23 auf 2 V. Da der Transistor 24 auch in einem Ein-Zustand war, ist der Ausgangsanschluß OUT ebenfalls auf 2 V. Die 2 V werden an das Gate des Transistors 26 angelegt, um den Transistor einzuschalten. Mit der Anwesenheit von 0 V am Eingangsanschluß IN wird der Transistor 25 eingeschaltet, so daß die am Stromquellenanschluß 27 anliegenden 2 V am Ausgangsanschluß OUT erscheinen. Zu diesem Zeitpunkt ist der Transistor 22 in einem Aus-Zustand. es fließt kein Strom durch den Transistor 21 zur Stromquelle Vss. Nur der Strom zum Aufladen des Ausgangsanschlusses OUT fließt durch den Transistor 22.
Nun wird der Fall betrachtet, daß die Hochspannung Vpp, beispielsweise 20 V, an den Stromquellenanschluß 15 angelegt wird. Wenn sich das Ausgangssignal des Dekoders 31 auf dem Nichtauswahl- Pegel befindet, werden 2 V an den Eingangsanschluß IN angelegt. Im Ergebnis wird der Transistor 21 ausgeschaltet und der Transistor 22 eingeschaltet. Entsprechend ist das Ausgangssignal des Inverters auf 0 V. Zu diesem Zeitpunkt ist der Transistor 24, dessen Gate das Steuersignal auf einem Pegel von logisch "0" empfängt, in einem Ein-Zustand gewesen. Daher ist der Ausgangsanschluß OUT auch auf 0 V. Der Transistor 26, dessen Gate die 0 V empfängt, wird eingeschaltet. Zu diesem Zeitpunkt war der Transistor 26, der vom Eingangsanschluß IN 0 V empfangen hat, in einem Aus-Zustand gewesen. Nachdem der Knoten A auf den Betrag der Schwellspannung des Transistors 26 aufgeladen ist, wird der Transistor 26 ausgeschaltet. Das Ergebnis ist, wie beschrieben, daß bei Dekodierungsausgang auf dem Nichtauswahl- Pegel nur der Strom zum Entladen des Ausgangsanschlusses OUT auf 0 V durch die Transistoren 24 und 22 zur Referenzspannungsquelle Vss fließt. Es fließt kein Strom vom Stromquellenanschluß 27 durch die Transistoren 26 und 25 zu der nicht ausgewählten Dekodierungsleitung. Wenn sich das Dekodierungsausgangssignal auf dem Auswahl-Pegel befindet, dann liegen am Eingangsanschluß IN 0 V an. Entsprechend ist der Transistor 22 ausgeschaltet und der Transistor 21 eingeschaltet. Im Ergebnis ist der Ausgang des Inverters 23 auf 2 V. Der Transistor 24, der mit seinem Gate an das Steuersignal S mit dem Pegel logisch "0" (0 V) angeschlossen ist, wird ausgeschaltet, wenn der Ausgangsanschluß OUT bis auf den Absolutwert der Schwellspannung des Transistors 24 entladen ist. Der Transistor 26, dessen Gate mit der Spannung des Ausgangsanschlusses verbunden ist, wird eingeschaltet und die Summe seiner Gate- Spannung und jener Absolutwertspannung wird zum Knoten A ausgegeben. Zu diesem Zeitpunkt ist der Transistor 25, der zum Empfang mit den 2 V vom Eingangsanschluß IN geschaltet ist, in einem Ein- Zustand gewesen. Entsprechend wird die Spannung am Knoten A zum Ausgangsanschluß OUT ausgegeben sowie zum Gate des Transistors 25 zurückgeführt. Schließlich wird die Hochspannung Vpp am Stromquellenanschluß 27 ausgegeben. In diesem Fall sind die Transistoren in einem Aus-Zustand und daher verursacht die Hochspannung Vpp am Stromquellenanschluß 27 keinen Strom.
Fig. 6 zeigt noch eine weitere Anordnung eines Dekodierungsausgangspuffers. Im Ausgangspuffer werden 0 V an den Eingangsanschluß IN angelegt und der Transistor 25 wird eingeschaltet. Die Spannung gleich der Schwellspannung des Transistors 26, die am Knoten A vorlag, beginnt das Aufladen des Ausgangsanschlusses OUT. Mit der Rückführung der Ladungsspannung wird er mit der Spannung aufgeladen, die am Stromquellenanschluß 27 anliegt. Die Schwellspannung des Transistors 26 ist sehr niedrig. Aus diesem Grunde wird viel Zeit benötigt, um den Ausgangsanschluß OUT befriedigend aufzuladen. Dies führt zu einer Ausgangsverzögerung des Ausgangspuffers. Um diese zu minimieren, werden ein p-Kanal-MOS-Transistor und ein n-Kanal-Transistor 29 vom LE-(Niedrig-Emitter)Verarmungstyp in Reihe geschaltet zwischen Spannungsquelle Vcc und Knoten A eingesetzt. Das Ausgangssignal des Inverters 23 wird an das Gate des Transistors 28 angelegt und das Eingangssignal am Eingangsanschluß IN an das Gate des Transistors 29. Der Transistor 29 wird in der Nichtauswahl-Phase eingeschaltet, um den Knoten A auf 2 V aufzuladen. Damit ist die Anfangsspannung zu Beginn der Aufladung hoch, nämlich 5 V, und der Ausgangspuffer von Fig. 6 kann den Ausgangsanschluß OUT schneller auf eine befriedigend hohe Spannung aufladen als der Ausgangspuffer von Fig. 5.
Wie aus der vorangegangenen Beschreibung ersichtlich, wird es beim Einbau eines der Dekodierungsausgangspuffer der Fig. 3 bis 6 möglich, den Speicher IC beim Schreiben und Lesen von Daten mit extrem geringen Stromverlusten zu betreiben. Bei den oben erwähnten Ausgangspuffern werden CMOS- Inverter als Dekodierungsausgangspuffer 32 verwendet. Es ist offensichtlich, daß sie durch jeden anderen Schaltungstyp ersetzt werden können, der das Eingangssignal invertieren kann. Falls erforderlich, können in geeigneter Weise auch andere Spannungen als 5 und 2 V gewählt werden.
Wie oben beschrieben, wurde mit der vorliegenden Erfindung erfolgreich eine integrierte Halbleiterspeicherschaltung geschaffen, die keinen schädlichen Stromfluß durch nicht ausgewählte Dekodierungsleitungen aufweist und mit einer niedrigen Spannung dadurch mit geringer Leistungsabführung betrieben werden kann.
Die Bezugszeichen in den Ansprüchen sind zum besseren Verständnis gedacht und sollen den Schutzumfang nicht einschränken.

Claims

1. Integrierte Halbleiterspeicherschaltung mit:

einem Dekoder (31)

und

einer Speichermatrix (38)

gekennzeichnet durch einen zwischen dem Dekoder und der Speichermatrix angeordneten Dekodierungspuffer (32), der selektiv eine erste und eine zweite Stromquellenspannung empfängt und durch

eine Inverterschaltung (13) zur Invertierung des Ausgangssignals (IN) des Dekoders

sowie

einen MOS-Transistor (14) vom Verarmungstyp, dessen Gate mit dem Ausgangsanschluß (OUT) des Inverters, dessen erstes Ende mit einem Versorgungsknoten (15) der ersten oder der zweiten Stromquellenspannung und dessen zweites Ende mit einem Stromversorgungsknoten (A) der Inverterschaltung verbunden ist.

2. Integrierte Halbleiterspeicherschaltung nach Anspruch 1, die weiterhin einen zweiten MOS- Transistor (16) vom Verarmungstyp aufweist, dessen erstes Ende mit einem dritten Stromquellenspannungsknoten und dessen zweite Ende mit dem Stromversorgungsknoten der Inverterschaltung verbunden ist, wobei die Leitfähigkeit des zweiten MOS-Transistors übereinstimmend mit dem Ausgangssignal des Dekoders gesteuert wird.

3. Integrierte Halbleiterspeicherschaltung mit:

einem Dekoder (31)

und

einer Speichermatrix (38)

gekennzeichnet durch einen zwischen dem Dekoder und der Speichermatrix angeordneten Dekodierungspuffer (32), der selektiv eine erste und eine zweite Stromquellenspannung empfängt

und durch

eine Inverterschaltung (23) zur Invertierung des Ausgangssignals (IN) des Dekoders,

einen ersten MOS-Transistor (24) vom Verarmungstyp, dessen erstes Ende mit dem Ausgangsanschluß des Inverters verbunden ist und dessen Gate mit einem Steuersignal (S) beliefert wird,

einen zweiten MOS-Transistor (26) vom Verarmungstyp, dessen erstes Ende mit einem Knoten (27), der von der ersten oder zweiten Stromquellenspannung versorgt wird und dessen Gate mit dem zweiten Ende (OUT) des ersten Transistors verbunden ist

und

einen dritten MOS-Transistor (25), dessen erstes Ende (A) mit dem zweiten Ende des zweiten MOS- Transistors sowie dessen zweites Ende mit dem zweiten Ende (OUT) des ersten MOS-Transistors verbunden ist und dessen Gate mit dem Ausgangssignal (IN) des Dekoders beliefert wird.

4. Integrierte Halbleiterspeicherschaltung nach Anspruch 3 mit

einem vierten MOS-Transistor (28), dessen erstes Ende mit einem dritten Stromquellenspannungsversorgungsknoten verbunden ist und dessen Gate mit dem Ausgangssignal des Inverters (23) beliefert wird

und

einem fünften MOS-Transistor (29), dessen eines Ende mit dem zweiten Ende des vierten Transistors sowie dessen anderes Ende mit dem ersten Ende (A) des dritten MOS-Transistors (25) verbunden ist und dessen Gate mit dem Ausgangssignal (IN) des Dekoders beliefert wird.