KR900011012A - 반도체 메모리 집적회로 - Google Patents

반도체 메모리 집적회로 Download PDF

Info

Publication number
KR900011012A
KR900011012A KR1019890019413A KR890019413A KR900011012A KR 900011012 A KR900011012 A KR 900011012A KR 1019890019413 A KR1019890019413 A KR 1019890019413A KR 890019413 A KR890019413 A KR 890019413A KR 900011012 A KR900011012 A KR 900011012A
Authority
KR
South Korea
Prior art keywords
mos transistor
inverter circuit
output
decoder unit
gate
Prior art date
Application number
KR1019890019413A
Other languages
English (en)
Other versions
KR930001654B1 (ko
Inventor
마코토 요시자와
다다시 마루야마
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바, 다케다이 마사다카, 도시바 마이크로일렉트로닉스 가부시키가이샤 filed Critical 아오이 죠이치
Publication of KR900011012A publication Critical patent/KR900011012A/ko
Application granted granted Critical
Publication of KR930001654B1 publication Critical patent/KR930001654B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Abstract

내용 없음

Description

반도체 메모리 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 구성의 회로도, 제2도는 본 발명의 제2실시예에 따른 구성의 회로도, 제3도는 본 발명의 제3실시예에 따른 구성의 회로도.

Claims (4)

  1. 디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스(37) 간에 설치되어 제1, 제2전원전압을선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을 반전시키는 인버터회로(13)와, 이 인버터회로(13)의 출력단에 게이트가 접속되고일단이 상기 제1 혹은 제2전원전압의 공급노오드에 접속됨과 더불어 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 각각 접속된 디플리션형 MOS트랜지스터(14)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
  2. 디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스(37)간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을반전시키는 인버터회로(13)와, 이 인버터회로(13)의 출력단에 게이트가 접속되고 일단이 상기 제1 혹은 제2전원전압의 공급노오드에 접속됨과 더불어 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 각각 접속된 디플리션형 제1MOS트랜지스터(14) 및, 일단이 제3전원전압의 공급노오드에 접속되고 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 접속되어 상기 디코더부(31)의 출력에 따라 도통제어되는 디플리션형 제2MOS트랜지스터(16)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
  3. 디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트리스(37)간에 설치되어, 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을반전시키는 인버터회로(23)와, 이 인버터회로(23)의 출력단에 일단이 접속되고 게이트에 제어신호가 공급되는 디플리션형제1MOS트랜지스터(24), 일단이 상기 제1 혹은 제2전원전압이 공급되는 노오드에 접속되고 게이트가 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속된 디플리션형 제2MOS트랜지스터(26), 일단이 상기 디플리션형 제2MOS트랜지스터(26)의타단에 접속되고 타단이 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속되며 게이트에 상기 디코더부(31)의 출력이공급되는 제3MOS트랜지스터(25)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
  4. 디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스(37)간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을반전시키는 인버터회로(23)와, 이 인버터회로(23)의 출력단에 일단이 접속되고 게이트에 제어신호가 공급되는 디플리션형제1MOS트랜지스터(24), 일단이 상기 제1 혹은 제2전원 전압이 공급되는 노오드에 접속되고 게이트가 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속된 디플리션형 제2MOS트랜지스터(26), 일단이 상기 디플리션형 제2MOS트랜지스터(26)의타단에 접속되고 타단이 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속되며 게이트에 상기 디코더부(31)의 출력이공급되는 제3MOS트랜지스터(25), 일단이 제3전원전압의 공급노오드에 접속되고 게이트에 상기 인버터회로(23)의 출력이공급되는 제4MOS트랜지스터(28), 일단이 상기 제4MOS트랜지스터(28)의 타단에 접속되고 타단이 상기 제3MOS트랜지스터(25)의 일단에 접속되며 게이트에 상기 디코더부(31)의 출력이 공급되는 제5MOS트랜지스터(29)로 구성된 것을 특징으로하는 반도체메모리 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890019413A 1988-12-24 1989-12-23 반도체 메모리 집적회로 KR930001654B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP32645388A JPH0793022B2 (ja) 1988-12-24 1988-12-24 半導体メモリ集積回路
JP63-326453 1988-12-24
JP88-326453 1988-12-24

Publications (2)

Publication Number Publication Date
KR900011012A true KR900011012A (ko) 1990-07-11
KR930001654B1 KR930001654B1 (ko) 1993-03-08

Family

ID=18187981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890019413A KR930001654B1 (ko) 1988-12-24 1989-12-23 반도체 메모리 집적회로

Country Status (5)

Country Link
US (1) US5065361A (ko)
EP (1) EP0376065B1 (ko)
JP (1) JPH0793022B2 (ko)
KR (1) KR930001654B1 (ko)
DE (1) DE68915136T2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208488A (en) * 1989-03-03 1993-05-04 Kabushiki Kaisha Toshiba Potential detecting circuit
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
JPH04317219A (ja) * 1991-04-17 1992-11-09 Mitsubishi Electric Corp 出力回路
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
JP2708333B2 (ja) * 1992-09-02 1998-02-04 株式会社東芝 レベルシフタ回路
FR2698222B1 (fr) * 1992-11-18 1994-12-16 Gemplus Card Int Procédé et circuit de claquage de fusible dans un circuit intégré.
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
US5293342A (en) * 1992-12-17 1994-03-08 Casper Stephen L Wordline driver circuit having an automatic precharge circuit
US5311481A (en) * 1992-12-17 1994-05-10 Micron Technology, Inc. Wordline driver circuit having a directly gated pull-down device
US5444398A (en) * 1992-12-17 1995-08-22 Siemens Aktiengesellschaft Decoded-source sense amplifier with special column select driver voltage
US5359243A (en) * 1993-04-16 1994-10-25 Altera Corporation Fast TTL to CMOS level converting buffer with low standby power
JP3379601B2 (ja) * 1993-05-12 2003-02-24 セイコーインスツルメンツ株式会社 半導体集積回路装置
US5446367A (en) * 1993-05-25 1995-08-29 Micron Semiconductor, Inc. Reducing current supplied to an integrated circuit
US5910734A (en) * 1997-02-20 1999-06-08 Micron Technology, Inc. Voltage level translator
US5952587A (en) * 1998-08-06 1999-09-14 The Torrington Company Imbedded bearing life and load monitor
US6933769B2 (en) * 2003-08-26 2005-08-23 Micron Technology, Inc. Bandgap reference circuit
US11626864B1 (en) * 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636318B2 (ja) * 1982-12-21 1994-05-11 株式会社東芝 不揮発性半導体メモリ
US4697101A (en) * 1983-08-30 1987-09-29 Kabushiki Kaisha Toshiba Read/write control circuit
JPS6050697A (ja) * 1983-08-30 1985-03-20 Toshiba Corp 半導体集積回路
US4782247A (en) * 1984-08-08 1988-11-01 Fujitsu Limited Decoder circuit having a variable power supply
JPS6366789A (ja) * 1986-09-09 1988-03-25 Mitsubishi Electric Corp Ｃｍｏｓ行デコ−ダ回路
KR910007403B1 (ko) * 1987-07-29 1991-09-25 가부시키가이샤 도시바 반도체 집적회로

Also Published As

Publication number Publication date
DE68915136D1 (de) 1994-06-09
EP0376065A2 (en) 1990-07-04
EP0376065B1 (en) 1994-05-04
US5065361A (en) 1991-11-12
KR930001654B1 (ko) 1993-03-08
JPH0793022B2 (ja) 1995-10-09
DE68915136T2 (de) 1994-09-15
JPH02172099A (ja) 1990-07-03
EP0376065A3 (en) 1991-07-24

Similar Documents

Publication Publication Date Title
KR900011012A (ko) 반도체 메모리 집적회로
KR900013380A (ko) 전압 제어회로
KR880001111A (ko) 반도체 집적회로
KR900006979A (ko) 반도체 기억장치
KR860002150A (ko) Ic메모리칩내의 디코더 회로
KR900002558A (ko) 출력회로
KR860000719A (ko) 상보형(相補型)Bi-MIS 게이트회로
KR910008863A (ko) 반도체 집적회로
ATE97770T1 (de) Einschaltruecksetzschaltungsanordnungen.
KR900011152A (ko) 전원전압 강하검파 및 초기화회로 재설정 회로
KR900000915A (ko) 불휘발성 반도체 메모리
KR900008520A (ko) 불휘발성 메모리
KR910014942A (ko) 출력회로
KR870009398A (ko) 반도체 기억장치
KR970066578A (ko) 고전압 검출기 회로
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR910016005A (ko) 반도체 집적회로
KR870700181A (ko) 고 신뢰성 상보 논리회로
KR960043522A (ko) 전원변동에 안정된 반도체 메모리 장치
KR870007511A (ko) 데이타 판독회로
KR890004495A (ko) 리셋트신호 발생회로
KR930003161A (ko) 반도체 메모리의 리던던시 회로
KR910003815A (ko) 불휘발성 반도체 메모리장치
KR970008566A (ko) 반도체 집적회로
JPS6028074B2 (ja) スタテイツク型ｍｉｓメモリ

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080227

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee