JPS6366789A - Ｃｍｏｓ行デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はＣＭＯＳ構成の行デコーダ回路に関し、特に
ダイナミックメモリに用いられる行デコーダ回路に関す
る。

［従来の技術］ 第４図は従来の行デコーダ回路の構成の一例を示す図で
あり、たとえばＩＥＥＥ、ジャーナルオブ　ソリッドス
テート　サーキッツ（Ｊ　ｏｕｒｎａｌｏｒ　５ｏｌｉ
ｄ−Ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　）　、　　Ｓ　
Ｃ−２１巻、第３号、７月、１９８６年の第３８４頁に
開示されている。

第４図において、従来の行デコーダ回路は、与えられた
アドレス信号をデコードする初段と、初段出力を反転増
幅して伝達するインバータ段と、インバータ段出力に応
じてワード線駆動信号をワード線上に伝達するドライブ
段とから構成される。

初段は、行デコーダ回路のリセットタイミングを与える
リセット信号Φｐをそのゲートに受けるｎチャネルＭＯ
Ｓトランジスタ１と、外部アドレス信号から選択された
アドレス信号Ａｏ−Ａｎをそれぞれそのゲートに受け、
ｎチャネルＭＯＳトランジスタ１に直列に接続されると
ともに互いに直列に接続されるｎチャネルＭＯＳトラン
ジスタ３〜４とから構成される。ｎチャネルＭＯＳトラ
ンジスタ１の一方端子は電源電位ｖｃｃに接続され、ｎ
チャネルＭＯＳトランジスタ４の他方端子は接地電位に
接続される。

インバータ段は、ｐチャネルｒｖｉｏｓトランジスタ１
とｎチャネルＭＯＳトランジスタ３の接続点（以下、ノ
ードＮ１と称す）にそのゲート電極が接続される、相補
接続されたｎチャネルＭＯＳトランジスタ５とｎチャネ
ルＭＯＳトランジスタ６とから構成される。ｎチャネル
ＭＯＳトランジスタ５の一方端子は電源電位Ｖｃｃに接
続され、ｎチャネルＭＯＳトランジスタ６の他方端子は
接地電位に接続される。

ドライバ段は、電源電位Ｖｃｃをそのゲートに受け、イ
ンバータ段出力（ノードＮ２の電位）を伝達するｎチャ
ネルＭｏＳトランジスタ８〜９と、ｎチャネルＭＯＳト
ランジスタ８〜９により伝達される信号をそれぞれその
ゲートに受け、ワード線駆動信号ΦＸＯ〜Φｘｉをそれ
ぞれそこに接続されるワード線ＷＬＩ〜ＷＬ２へ伝達す
るｎチャネルＭＯＳトランジスタ１０〜１１とから構成
される。

ここでワード線駆動信号ΦＸＯ〜Φｘ１は外部アドレス
信号に基づいて形成され、アドレス信号Ａｏ〜Ａｎとワ
ード線駆動信号ΦＸＯ〜Φｘｌとの組合わせによりワー
ド線が選択される構成となっている。

ここで、行デコーダ回路出力にワード線が複数本接続さ
れているのは、ワード線ピッチ間隔が微細化されるにつ
れ１本のワード線に対して１個の行デコーダ回路を設け
る構成を実現することが困難となるため、段数水のワー
ド線を１個の単位行デコーダ回路で共用する構成とする
ことによりワード線ピッチ間隔の微細化に対応するため
である。

第５図は第４図に示される行デコーダ回路の動作を示す
タイミング波形図である。以下、第４図および第５図を
参照して従来の行デコーダ回路の動作について説明する
。

リセット信号Φｐが立ち上がり、ｎチャネルＭＯＳトラ
ンジスタ１がオフ状態となり、行デコーダ回路が活性状
態となる。続いて印加さるアドレス信号の組合わせに応
じて行デコーダ回路が選択される。すなわち、その行デ
コーダ回路に接続されているアドレス信号がすべて“１
１の場合、その行デコーダ回路に含まれるＭＯＳトラン
ジスタ３〜４がオン状態となり、ノードＮ１７８位が放
電され、これによりその行デコーダ回路が選択される。

一方、そこに与えられるアドレス信号Ａｏ〜Ａｎのうち
の少なくとも１個が“Ｏ”レベルであれば、ＭＯＳトラ
ンジスタ３〜４のうちの少なくとも１個がオフ状態とな
るため、ノードＮ１の電位は放電されずに高電位を保つ
。ノードＮ１に現われた電位は、トランジスタ５．　６
からなるインバータ段を介してノードＮ２に伝達される
。このノードＮ２上の電位はトランジスタ８〜９を介し
てそれぞれワード線駆動用のＭＯＳトランジスタ１０〜
１１のゲート電極へ伝達される。すなわち、行デコーダ
回路が選択された場合は高電位がＭＯＳトランジスタ１
０〜１１のゲート電極へ与えられ、この行デコーダ回路
が非選択の場合には、低電位がＭＯＳトランジスタ１０
〜１１のゲート電極へ与えられる。したがって、この行
デコーダ回路が選択された場合のみ、トランジスタ１０
〜１１はオン状態となり、外部アドレス信号に基づいて
形成されたワード線駆動信号ΦＸＯ〜Φｘｌがそれぞれ
ワード線ＷＬＩ〜ＷＬ２上へ伝達される。これにより“
Ｈ”のワード線駆動信号が与えられたワード線電位が立
上がりワード線が選択される。

ここで、トランジスタ８，９の役割は、選択状態におい
てワード線駆動信号ΦｘＯ〜Φｘｆが印加されたとき、
ノードＮ２とトランジスタ１０〜１１のゲート電極とを
非導通状態にすることにより各トランジスタのゲート電
極の浮遊容量を小さくし、各トランジスタ１０〜１１の
セルレフ舎ブートストラップ効果によりトランジスタ１
０〜１１の信号伝達特性を改善しようとするものである
。

［発明が解決しようとする問題点］ 従来の行デコーダ回路は上述のように構成されているた
め、リセット信号Φｐが高レベルの間（行デコーダ回路
が活性状態にある間）、アドレス信号の状態を保持しな
ければならず、ダイナミック・メモリのようにアドレス
信号を行と列とで時分割して取込む構成の場合、行アド
レス信号用と列アドレス信号用とにアドレスバッファが
２組必要となり、またメモリ内の行デコーダ回路と列デ
コーダ回路にそれぞれ行アドレス信号と列アドレス信号
を伝達するためのアドレス信号線を別々に設けて配線し
なければならず、その配線面積やバッファを構成するた
めの面積等により半導体記憶装置が形成される甲導体チ
ップの面ｆ４が大きくなるなどの問題点があった。

それゆえこの発明の目的は上述のような問題点を除去し
、同一のアドレス信号線を行アドレス信号と列アドレス
信号とで共用することができるとともに、そのアドレス
信号線上に行アドレス信号に続いて一連の列アドレス信
号が印加されても、初段の電位が放電されて次のリセッ
トサイクル時における充電電流が増加したりすることの
ないＣＭＯＳ構成の行デコーダ回路を提供することであ
る。

［問題点を解決するための手段］ この発明にかかるＣＭＯＳ行デコーダ回路は、初段の、
リセット信号をそのゲートに受ける第１導電型の充電用
ＭＯ３トランジスタとアドレス信号をそのゲートにそれ
ぞれ受ける直列接続されたデコード用のＭＯＳトランジ
スタとの間に、リセット信号をそのゲートに受ける第２
導電型のＭＯＳトランジスタを接続するととに、ワード
線駆動信号をワード線上へ伝達するワード線駆動用トラ
ンジスタのゲート電極へインバータ段出力を伝達するた
めの第１導電型のＭＯＳトランジスタのゲート電極へ第
２の動作タイミング信号を与えるようにしたものである
。

好ましくは、リセット信号は第２の動作タイミング信号
が伝達用トランジスタをオフ状態とした後に充電用トラ
ンジスタをオン状態とするタイミングで発生される。

［作用］ この発明におけるＣＭＯＳ構成の行デコーダ回路におい
ては、ワード線駆動用トランジスタのゲートへインバー
タ段出力を伝達するトランジスタがそのゲートに与えら
れるタイミング信号により行デコーダ回路の選択／非選
択状聾が確定後にオフ状態となって初段とワード線駆動
用トランジスタとを切離し、その後引続いて与えられる
列信号の状態にかかわらず行デコーダ回路出力の確定状
態を保持し、一方、新たに挿入されたトランジスタは行
デコーダ回路の状態確定後にリセット信号に応答してオ
フ状態となり、引続いて与えられる列アドレス信号かノ
ードＮ１の充電動作に及ぼす影響を排除する。

［発明の実施例］ 第１図はこの発明の一実施例であるＣＭＯ８行デコーダ
回路の構成の一例を示す図である。第１図において、第
４図に示される従来の行デコーダ回路の構成と同一また
は相当部分には同一の参照番号が付されている。

第１図に示されるこの発明の一実施例であるＣＭＯ３行
デコーダ回路においては、従来の行デコーダ回路の構成
と異なり、リセット信号Φｐをそのゲートに受ける充電
用のｐチャネルＭＯＳトランジスタ１とアドレス信号（
行アドレス信号および列アドレス信号）Ａ□−Ａｎをそ
れぞれそのゲートに受けるｎチャネルＭＯＳトランジス
タ３〜４との間に、リセット信号Φｐをそのゲートに受
けてオン・オフするｎチャネルＭ　ＯＳ　ｌ−ランジス
タ１２が設けられるとともに、インバータ段出力をワー
ド線駆動用トランジスタ１０〜１１のそれぞれのゲート
へ伝達する伝達用トランジスタ８〜９のゲートへ動作タ
イミング信号である転送信号ΦＴが与えられる。この行
デコーダ回路では、アドレス信号線が行アドレス信号と
列アドレス信号とで共用される構成となっているため、
アドレス信号Ａ　ｏ　−Ａ　ｎは行アドレスおよび列ア
ドレス信号のいずれかとなる。他の構成は第４図に示さ
れる従来の行デコーダ回路と同様である。転送信号ΦＴ
は行デコーダ回路の選択／非選択状態が確定した後に“
Ｌ”となって伝達用トランジスタ８〜９をオフ状態にす
る。また、リセット信号Φｐは転送信号ΦＴが立ち下が
った後に“Ｌ”に立ち下がるようにされている。

第２図は第１図に示されるＣＭＯ５行デコーダ回路の動
作を示すタイミング波形図である。以下、第１図および
第２図を参照してこの発明の一実施例であるＣＭＯ３行
デコーダ回路の動作について説明する。

リセット信号Φｐが“Ｈ″に立ち上がることにより行デ
コーダ回路が活性化され、ｐチャネルＭＯＳトランジス
タ１がオフ状態、ｎチャネルＭＯＳトランジスタ１２が
オン状態となる。次にｎチャネルＭＯＳトランジスタ３
〜４のそれぞれのゲートへ与えられるアドレス信号ＡＯ
〜Ａｎがすべて“１”場合にのみ、トランジスタ３〜４
がオン状態となってノードＮ１電位が放電され、ノード
Ｎルベルは“Ｌ”レベルとなり、行デコーダ回路が選択
される。このとき、ノードＮ２のレベルはトランジスタ
５．６からなるインバータ段を介してノードＮ１電位が
伝達されることにより“Ｈ”となる。このとき、まだ転
送信号Φ７は“Ｈ”レベルにあるため、伝達トランジス
タ８〜９はオン状態にあり、ノードＮ２の電位はワード
線駆動用トランジスタ１０〜１１のゲート電極へ伝達さ
れる。ワード線駆動用トランジスタ１０〜１１は行デコ
ーダ回路が選択されている場合にのみ、そのゲート電極
に“Ｈ“レベルの電位が与えられるためオン状態となり
、外部アドレス信号に基づいて作成されたワード線駆動
用信号ΦＸＯ〜Φｘ１をそれぞれそこに接続されるワー
ド線ＷＬＩ〜ＷＬ２上へ伝達し、アドレス信号Ａｏ−Ａ
ｎとワード線駆動用信号ΦＸＯ〜Φｘｉとにより選択さ
れた１本のワード線電位が立ち上がり、そのワード線が
選択される。次に転送信号０丁が“Ｌ”に立ち下がるこ
とにより伝達トランジスタ８〜９がオフ状態となり、ワ
ード線駆動用トランジスタ１０〜１１のゲート電位は閉
込められることとなる。これにより、ワード線駆動用ト
ランジスタのセルフ・ブートストラップ効果とも相俟っ
て各トランジスタ１０〜１１の状態は最初に確定した状
態が保持されることとなる。次にリセット信号Φｐが“
Ｈ“から“Ｌ”へ立ち下がり、ｐチャネルＭＯＳトラン
ジスタ１がオン状態、ｎチャネルＭＯＳトランジスタ１
２がオフ状態となり、選択された行デコーダ回路のノー
ドＮ１はｐチャネルＭＯＳトランジスタ１を介して“Ｌ
”から“Ｈ”に充電される。非選択行デコーダ回路のノ
ードＮ１？４位は“Ｈ“を保持している。この後、列ア
ドレス信号としてトランジスタ３〜４のゲートに種々の
電位が与えられてもｎチャネルＭＯＳトランジスタ１２
がオフ状態にあるため、行デコーダ回路の出力状態は全
く変化せず、選択されたワード線は高電位を保つ。

一方において、リセット信号Φｐが立ち下がることによ
りノードＮ１の充電が開始されるが、充電されるべき行
デコーダ回路は、常に選択された行デコーダ回路のみで
あり、行アドレス信号が一定のもとて列アドレス信号が
連続して印加されるような動作サイクルにおいてもノー
ドＮ１を充電するための充ｆｆｉ？Ｉｓ流は変化せず、
これにより動作サイクルに応じて消費電流が増大してダ
イナミック・メモリが形成されている半導体チップの温
度が上昇するようなこともなく、安定なデコード動作が
可能となる。

なお、上記実施例においては、インバータ段を構成する
ｐチャネルＭＯＳトランジスタ５の一方端子（ソース）
に電源電圧Ｖｃｃを印加する構成となっているが、これ
に代えてアドレス信号を印加する構、成にしてもよい。

第３図はこの発明の他の実施例であるＣＭＯＳ行デコー
ダ回路の構成を示す図である。第５図においては、それ
ぞれ複数個のワード線からなるグループに対して設けら
れる０ＭＯ３構成のインバータ回路が複数個並列に設け
られるとともに、各インバータ回路の電源端子には外部
アドレス信号から適当に選択されたアドレス信号Ａｍ＝
Ａ（ｊが与えられる。すなわち、ワード線ＷＬ１〜ＷＬ
２に対してはｐチャネルＭＯＳトランジスタ５とｎチャ
ネルＭＯＳトランジスタ６とからなるインバータ回路が
設けられ、他のワード線のグループに対してはｐチャネ
ルＭＯＳトランジスタ１３とｎチャネルＭＯＳトランジ
スタ１４とからなるインバータ回路が設けられる。トラ
ンジスタ５．６からなるインバータ回路の電源端子（ｐ
チャネルＭＯＳトランジスタ）には外部アドレス信号か
ら適当に選択されたアドレス信号Ａｉが与えられ、トラ
ンジスタ１３．１４からなるインバータ回路の電源端子
（ｐチャネルＭＯＳトランジスタ１３のソース）にはア
ドレス信号ＡＱ、が与えられる。このような構成を用い
れば、１個の行デコーダ回路でさらに多数のワード線を
共用することが可能となるため、パターンレイアウトに
おいて行デコーダに要する面積を低減することができ、
半導体メモリを高集積化する上でより効果的となる。

Ｃ発明の効果コ 以上のようにこの発明によれば、伝達トランジスタを動
作タイミング信号により制御し、行デコーダ回路の選択
／非選択状態が確定した後に伝達トランジスタをオフ状
態とするとともに、第１導電型の充電用トランジスタと
デコード用トランジスタとの間にリセット信号によりオ
ン・オフ動作制御される第２導電型のＭＯＳトランジス
タを新たに設け、伝達用トランジスタがオフ状態となっ
た後にこの新しく設けたトランジスタをオフ状態として
行デコーダ回路を充電するように構成したので、同一の
アドレス信号線およびアドレスバッファを行アドレス信
号と列アドレス信号とで共用しても誤動作することがな
くまた充７Ｔ、電流も増加せず消費電力も増加すること
のないＣ〜１０８行デコーダ回路を実現することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＣＭＯＳ回路の構成
の一例を示す図である。第２図はこの発明の一実施例で
あるＣＭＯＳ行デコーダ回路の動作タイミングを示す波
形図である。第３図はこの発明の他の実施例であるＣＭ
ＯＳ行デコーダ回路の構成を示す図である。第４図は従
来のＣＭＯＳデコーダ回路の構成を示す図である。第５
図は従来のＣＭＯＳデコーダ回路の動作タイミングを示
す波形図である。 図において、１は充電用のｐチャネルＭＯ１ランジスタ
、３，４はデコード用のｎチャネルＭＯＳトランジスタ
、８．９は伝達用のｎチャネルＭＯＳトランジスタ、１
０．１１はワード線駆動用のｎチャネルＭＯＳトランジ
スタ、１２はｎチャネルＭＯＳトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）外部アドレス信号に含まれる複数個のアドレス信
   号を受けてデコードし、そのデコード結果に基づいて、
   前記外部アドレス信号に基づいて作成されたワード線駆
   動信号をワード線上へ伝達してワード線を選択するＣＭ
   ＯＳ構成の行デコーダ回路であって、 互いに直列に接続され、前記複数個のアドレス信号の各
   々をそれぞれそのゲートに受ける複数個の第１導電型の
   第１のＭＯＳトランジスタと、前記直列接続された複数
   個の第１のＭＯＳトランジスタと電源電位との間に接続
   され、前記複数個のアドレス信号のデコードタイミング
   を与える第１の動作タイミング信号をそのゲートに受け
   る第２導電型の第２のＭＯＳトランジスタと、前記直列
   接続された複数個の第１のＭＯＳトランジスタと前記第
   ２のＭＯＳトランジスタとの間に接続され、前記第１の
   動作タイミング信号をそのゲートに受ける第１導電型の
   第３のＭＯＳトランジスタと、 第２の動作タイミング信号をそのゲートに受け、前記第
   ２のＭＯＳトランジスタと前記第３のＭＯＳトランジス
   タの接続点出力に応じた信号を伝達する第４のＭＯＳト
   ランジスタと、 前記第４のＭＯＳトランジスタを介して伝達される信号
   をそのゲートに受け、与えられたワード線駆動信号をそ
   れに接続されるワード線上へ伝達する第１導電型の第５
   のＭＯＳトランジスタとを備える、ＣＭＯＳ行デコーダ
   回路。
2. （２）前記第２の動作タイミング信号は前記第１の動作
   タイミング信号が前記第２のＭＯＳトランジスタをオフ
   状態とした後に前記第２のＭＯＳトランジスタをオフ状
   態とし、かつ前記第１の動作タイミング信号は、前記第
   ２の動作タイミング信号が前記第４のＭＯＳトランジス
   タをオフ状態とした後に、前記第２のＭＯＳトランジス
   タをオン状態とするタイミングで発生される、特許請求
   の範囲第１項記載のＣＭＯＳ行デコーダ回路。
3. （３）前記第２のＭＯＳトランジスタと前記第３のＭＯ
   Ｓトランジスタの接続点と前記第４のＭＯＳトランジス
   タとの間には、反転増幅回路が設けられており、前記反
   転増幅回路の電源電位端子には、前記外部アドレス信号
   から選択されたアドレス信号が与えられる、特許請求の
   範囲第１項または第２項記載のＣＭＯＳ行デコーダ回路
   。