JPH04263195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04263195A JPH04263195A JP3022502A JP2250291A JPH04263195A JP H04263195 A JPH04263195 A JP H04263195A JP 3022502 A JP3022502 A JP 3022502A JP 2250291 A JP2250291 A JP 2250291A JP H04263195 A JPH04263195 A JP H04263195A
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- Japan
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- transistors
- digit
- turned
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＣＭＯＳ，ＢｉＣＭＯＳ構成のＳＲＡＭ型の半導体
記憶装置に関する。
特にＣＭＯＳ，ＢｉＣＭＯＳ構成のＳＲＡＭ型の半導体
記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図３に示すように、トランジスタＭ１〜Ｍ４及び
抵抗Ｒ１，Ｒ２を備えて第１及び第２の入出力端をもち
行方向，列方向にマトリクス状に配列されたフリップフ
ロップ型の複数のメモリセルＭＣと、これらメモリセル
ＭＣを各行ごとに選択状態とする複数のワード線ＷＬと
、複数のメモリセルＭＣの各列ごとにこれら各列のメモ
リセルＭＣの第１及び第２の入出力端とそれぞれ対応し
て接続し選択状態のメモリセルのデータを伝達する第１
及び第２のディジット線ＤＬ１１，ＤＬ１２、ＤＬ２１
，ＤＬ２２、ＤＬ３１，ＤＬ３２を備えた複数のディジ
ット線対とを含むメモリセルアレイ１と、各ディジット
線対（ＤＬ１１，ＤＬ１２），（ＤＬ２１，ＤＬ２２）
，（ＤＬ３１，ＤＬ３２）とそれぞれ対応して接続し対
応するメモリセルＭＣへデータを書込む書込み回路２１
〜２３と、各ディジット線対（ＤＬ１１，ＤＬ１２），
（ＤＬ２１，ＤＬ２２），（ＤＬ３１，ＤＬ３２）とそ
れぞれ対応して接続し対応するディジット線対間の差電
位を増幅するセンス増幅器３１〜３３と、各ディジット
線ＤＬ１１，ＤＬ１２〜ＤＬ３１，ＤＬ３２と電源電位
供給端との間、並びに各ディジット線の第１及び第２の
ディジット線に接続され制御信号Φ２ａによりオン，オ
フするトランジスタＭ１１〜Ｍ１９を備え所定のタイミ
ングでディジット線ＤＬ１１，ＤＬ１２〜ＤＬ３１，Ｄ
Ｌ３２を均一に電源電位レベルにプリチャージするプリ
チャージ回路４ａと、電源電位供給端と各ディジット線
ＤＬ１１，ＤＬ１２〜ＤＬ３１，ＤＬ３２との間にそれ
ぞれ接続され制御信号Φ１ａによりオン，オフするトラ
ンジスタＭ３１〜Ｍ３６を備え、読出し動作時、各メモ
リセルＭＣの負荷となる負荷回路５とを有する構成とな
っていた。
として図３に示すように、トランジスタＭ１〜Ｍ４及び
抵抗Ｒ１，Ｒ２を備えて第１及び第２の入出力端をもち
行方向，列方向にマトリクス状に配列されたフリップフ
ロップ型の複数のメモリセルＭＣと、これらメモリセル
ＭＣを各行ごとに選択状態とする複数のワード線ＷＬと
、複数のメモリセルＭＣの各列ごとにこれら各列のメモ
リセルＭＣの第１及び第２の入出力端とそれぞれ対応し
て接続し選択状態のメモリセルのデータを伝達する第１
及び第２のディジット線ＤＬ１１，ＤＬ１２、ＤＬ２１
，ＤＬ２２、ＤＬ３１，ＤＬ３２を備えた複数のディジ
ット線対とを含むメモリセルアレイ１と、各ディジット
線対（ＤＬ１１，ＤＬ１２），（ＤＬ２１，ＤＬ２２）
，（ＤＬ３１，ＤＬ３２）とそれぞれ対応して接続し対
応するメモリセルＭＣへデータを書込む書込み回路２１
〜２３と、各ディジット線対（ＤＬ１１，ＤＬ１２），
（ＤＬ２１，ＤＬ２２），（ＤＬ３１，ＤＬ３２）とそ
れぞれ対応して接続し対応するディジット線対間の差電
位を増幅するセンス増幅器３１〜３３と、各ディジット
線ＤＬ１１，ＤＬ１２〜ＤＬ３１，ＤＬ３２と電源電位
供給端との間、並びに各ディジット線の第１及び第２の
ディジット線に接続され制御信号Φ２ａによりオン，オ
フするトランジスタＭ１１〜Ｍ１９を備え所定のタイミ
ングでディジット線ＤＬ１１，ＤＬ１２〜ＤＬ３１，Ｄ
Ｌ３２を均一に電源電位レベルにプリチャージするプリ
チャージ回路４ａと、電源電位供給端と各ディジット線
ＤＬ１１，ＤＬ１２〜ＤＬ３１，ＤＬ３２との間にそれ
ぞれ接続され制御信号Φ１ａによりオン，オフするトラ
ンジスタＭ３１〜Ｍ３６を備え、読出し動作時、各メモ
リセルＭＣの負荷となる負荷回路５とを有する構成とな
っていた。
【０００３】次にこの回路の動作について説明する。読
出し状態では、制御信号Φ１ａが低電位、制御信号Φ２
ａが高電位となり、トランジスタＭ３１〜Ｍ３６がオン
，トランジスタＭ１１〜Ｍ１９がオフとなる。ワード線
ＷＬが線択状態で高電位の場合、メモリセルＭＣのトラ
ンスファゲート用のトランジスタＭ３，Ｍ４がオンとな
り、メモリセルＭＣに書込まれている情報に応じてディ
ジット線ＤＬ２１，ＤＬ２２のうちのいずれか一方にト
ランジスタＭ１，Ｍ２の一方を介して読出し電流が流れ
、負荷回路５のトランジスタＭ３３，Ｍ３４の一方によ
って、この電流が流れるディジット線は電源電位ＶＣＣ
よりわずかに（０．１Ｖ程度）低い電位になり、電流が
流れないもう一方のディジット線は電源電位ＶＣＣのま
まとなり、その電位差がセンス増幅器２２によって増幅
される。
出し状態では、制御信号Φ１ａが低電位、制御信号Φ２
ａが高電位となり、トランジスタＭ３１〜Ｍ３６がオン
，トランジスタＭ１１〜Ｍ１９がオフとなる。ワード線
ＷＬが線択状態で高電位の場合、メモリセルＭＣのトラ
ンスファゲート用のトランジスタＭ３，Ｍ４がオンとな
り、メモリセルＭＣに書込まれている情報に応じてディ
ジット線ＤＬ２１，ＤＬ２２のうちのいずれか一方にト
ランジスタＭ１，Ｍ２の一方を介して読出し電流が流れ
、負荷回路５のトランジスタＭ３３，Ｍ３４の一方によ
って、この電流が流れるディジット線は電源電位ＶＣＣ
よりわずかに（０．１Ｖ程度）低い電位になり、電流が
流れないもう一方のディジット線は電源電位ＶＣＣのま
まとなり、その電位差がセンス増幅器２２によって増幅
される。
【０００４】次に、書込み動作について説明する。読出
し状態を初期状態とし、まず制御信号Φ１ａが高電位と
なりトランジスタＭ３３，Ｍ３４がオフとなり、引き続
き書込み回路２２によってディジット線ＤＬ２１，ＤＬ
２２のいずれか一方が接地電位（０Ｖ）まで引き下げら
れ、ワード線ＷＬにより選択状態となっているメモリセ
ルＭＣに情報が書込まれる。メモリセルＭＣへの情報の
書込みが終了した後、ディジット線ＤＬ２１，ＤＬ２２
の電位は次の読出しを行うために、すみやかに読出し時
の電位（ほぼＶＣＣに等しい）に回復させる必要がある
。
し状態を初期状態とし、まず制御信号Φ１ａが高電位と
なりトランジスタＭ３３，Ｍ３４がオフとなり、引き続
き書込み回路２２によってディジット線ＤＬ２１，ＤＬ
２２のいずれか一方が接地電位（０Ｖ）まで引き下げら
れ、ワード線ＷＬにより選択状態となっているメモリセ
ルＭＣに情報が書込まれる。メモリセルＭＣへの情報の
書込みが終了した後、ディジット線ＤＬ２１，ＤＬ２２
の電位は次の読出しを行うために、すみやかに読出し時
の電位（ほぼＶＣＣに等しい）に回復させる必要がある
。
【０００５】書込み終了後、まず制御信号Φ１ａが読出
し時の状態（低電位）になりトランジスタＭ３３，Ｍ３
４がオンとなってディジット線ＤＬ２１，ＤＬ２２の電
位の引き上げを行うが、それだけでは不十分であるので
同時に制御信号Φ２ａが低電位となってトランジスタＭ
１４〜Ｍ１６がオンとなり、トランジスタＭ１４，Ｍ１
５でディジット線ＤＬ２１，ＤＬ２２の電位の引き上げ
を行い、かつトランジスタＭ１６でディジット線ＤＬ２
１，ＤＬ２２間の電位差をイコライズしてディジット線
電位の回復を早める。一定時間経過後（３ｎｓ程度）、
制御信号Φ２ａは高電位となり、トランジスタＭ１４〜
Ｍ１６がオフとなって読出し状態に復帰する。
し時の状態（低電位）になりトランジスタＭ３３，Ｍ３
４がオンとなってディジット線ＤＬ２１，ＤＬ２２の電
位の引き上げを行うが、それだけでは不十分であるので
同時に制御信号Φ２ａが低電位となってトランジスタＭ
１４〜Ｍ１６がオンとなり、トランジスタＭ１４，Ｍ１
５でディジット線ＤＬ２１，ＤＬ２２の電位の引き上げ
を行い、かつトランジスタＭ１６でディジット線ＤＬ２
１，ＤＬ２２間の電位差をイコライズしてディジット線
電位の回復を早める。一定時間経過後（３ｎｓ程度）、
制御信号Φ２ａは高電位となり、トランジスタＭ１４〜
Ｍ１６がオフとなって読出し状態に復帰する。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、各ディジット線対（ＤＬ１１，ＤＬ１２）
，（ＤＬ２１，ＤＬ２２），（ＤＬ３１，ＤＬ３２）の
プリチャージ及びイコライズがプリチャージ回路４ａに
よって行なわれ、読出し動作時には負荷回路５をメモリ
セルＭＣの負荷とする構成となっているので、トランジ
スタ数が多くなり、しかもこれらプリチャージ回路４ａ
，負荷回路５を構成するトランジスタは比較的大きなサ
イズであるためチップサイズが大きくなり、しかも消費
電力が大きくなるという問題点があった。
記憶装置は、各ディジット線対（ＤＬ１１，ＤＬ１２）
，（ＤＬ２１，ＤＬ２２），（ＤＬ３１，ＤＬ３２）の
プリチャージ及びイコライズがプリチャージ回路４ａに
よって行なわれ、読出し動作時には負荷回路５をメモリ
セルＭＣの負荷とする構成となっているので、トランジ
スタ数が多くなり、しかもこれらプリチャージ回路４ａ
，負荷回路５を構成するトランジスタは比較的大きなサ
イズであるためチップサイズが大きくなり、しかも消費
電力が大きくなるという問題点があった。
【０００７】本発明の目的は、トランジスタ数を低減し
てチップ面積を縮小しかつ消費電力を削減することがで
きる半導体記憶装置を提供することにある。
てチップ面積を縮小しかつ消費電力を削減することがで
きる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１及び第２の入出力端をもち行方向，列方向にマ
トリクス上に配列された複数のメモリセルとこれらメモ
リセルを各行ごとに選択状態とする複数のワード線と前
記複数のメモリセルの各列ごとにこれらメモリセルの第
１及び第２の入出力端とそれぞれ対応して接続し選択状
態の前記メモリセルのデータを伝達する第１及び第２の
ディジット線を備えた複数のディジット線対とを含むメ
モリセルアレイと、電源電位供給端と前記各ディジット
線対の第１及び第２のディジット線との間にそれぞれ対
応して接続し第１の制御信号によりオン，オフする複数
の第１及び第２のトランジスタ、前記各ディジット線対
の第１及び第２のディジット線間に接続され第２の制御
信号によりオン，オフする複数の第３のトランジスタ、
並びに前記各ディジット線対の第１のディジット線とこ
れら第１のディジット線に隣接するディジット線対があ
るときはこのディジット線対の第２のディジット線との
間にそれぞれ接続され前記第２の制御信号によりオン，
オフする複数の第４のトランジスタを含むプリチャージ
回路とを有している。
は、第１及び第２の入出力端をもち行方向，列方向にマ
トリクス上に配列された複数のメモリセルとこれらメモ
リセルを各行ごとに選択状態とする複数のワード線と前
記複数のメモリセルの各列ごとにこれらメモリセルの第
１及び第２の入出力端とそれぞれ対応して接続し選択状
態の前記メモリセルのデータを伝達する第１及び第２の
ディジット線を備えた複数のディジット線対とを含むメ
モリセルアレイと、電源電位供給端と前記各ディジット
線対の第１及び第２のディジット線との間にそれぞれ対
応して接続し第１の制御信号によりオン，オフする複数
の第１及び第２のトランジスタ、前記各ディジット線対
の第１及び第２のディジット線間に接続され第２の制御
信号によりオン，オフする複数の第３のトランジスタ、
並びに前記各ディジット線対の第１のディジット線とこ
れら第１のディジット線に隣接するディジット線対があ
るときはこのディジット線対の第２のディジット線との
間にそれぞれ接続され前記第２の制御信号によりオン，
オフする複数の第４のトランジスタを含むプリチャージ
回路とを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１１】メモリセルアレイ１，書込み回路２１〜２
３，及びセンス増幅器３１〜３３は、図３に示された従
来と同様である。
３，及びセンス増幅器３１〜３３は、図３に示された従
来と同様である。
【００１２】プリチャージ回路４は、電源電位供給端と
各ディジット線対の第１及び第２のディジット線ＤＬ１
１，ＤＬ１２、ＤＬ２１，ＤＬ２２、ＤＬ３１，ＤＬ３
２との間にそれぞれ対応して接続し第１の制御信号Φ１
によりオン，オフする複数の第１及び第２のトランジス
タＭ１１，Ｍ１２、Ｍ１４，Ｍ１５、Ｍ１７，Ｍ１８と
、各ディジット線対の第１及び第２のディジット線ＤＬ
１１，ＤＬ１２、ＤＬ２１，ＤＬ２２、ＤＬ３１，ＤＬ
３２間に接続され第２の制御信号Φ２によりオン，オフ
する複数の第３のトランジスタＭ１３，Ｍ１６，Ｍ１９
と、各ディジット線対の第１のディジット線２ＤＬ１１
，ＤＬ２１，ＤＬ３１とこれら第１のディジット線に隣
接するディジット線対があるときは、このディジット線
対の第２のディジット線ＤＬ１２，ＤＬ２２（ＤＬ１１
に対する第２のディジット線は省略）との間にそれぞれ
接続され第２の制御信号Φ２によりオン，オフする複数
の第４のトランジスタとＭ２０〜Ｍ２２とを含んだ構成
となっている。
各ディジット線対の第１及び第２のディジット線ＤＬ１
１，ＤＬ１２、ＤＬ２１，ＤＬ２２、ＤＬ３１，ＤＬ３
２との間にそれぞれ対応して接続し第１の制御信号Φ１
によりオン，オフする複数の第１及び第２のトランジス
タＭ１１，Ｍ１２、Ｍ１４，Ｍ１５、Ｍ１７，Ｍ１８と
、各ディジット線対の第１及び第２のディジット線ＤＬ
１１，ＤＬ１２、ＤＬ２１，ＤＬ２２、ＤＬ３１，ＤＬ
３２間に接続され第２の制御信号Φ２によりオン，オフ
する複数の第３のトランジスタＭ１３，Ｍ１６，Ｍ１９
と、各ディジット線対の第１のディジット線２ＤＬ１１
，ＤＬ２１，ＤＬ３１とこれら第１のディジット線に隣
接するディジット線対があるときは、このディジット線
対の第２のディジット線ＤＬ１２，ＤＬ２２（ＤＬ１１
に対する第２のディジット線は省略）との間にそれぞれ
接続され第２の制御信号Φ２によりオン，オフする複数
の第４のトランジスタとＭ２０〜Ｍ２２とを含んだ構成
となっている。
【００１３】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
形図である。
【００１４】制御信号Φ１，Φ２が高レベルの書込み状
態で、選択状態のディジット線対のディジット線ＤＬ２
１が接地電位の低レベルに引き下げられているものとす
る。このとき、他のディジット線ＤＬ１１，ＤＬ１２，
ＤＬ２２，ＤＬ３１，ＤＬ３２の電位はすべて電源電位
ＶＣＣにほぼ等しい電位になっている。
態で、選択状態のディジット線対のディジット線ＤＬ２
１が接地電位の低レベルに引き下げられているものとす
る。このとき、他のディジット線ＤＬ１１，ＤＬ１２，
ＤＬ２２，ＤＬ３１，ＤＬ３２の電位はすべて電源電位
ＶＣＣにほぼ等しい電位になっている。
【００１５】メモリセルＭＣへの情報の書込みが終了し
た後、制御信号Φ１，Φ２が低電位になると、トランジ
スタＭ１１〜Ｍ１９は全てオンとなるので、トランジス
タＭ１４，Ｍ１６，Ｍ２１を介してディジット線ＤＬ２
１に電流が流れ、ディジット線ＤＬ２１の電位は電源電
位ＶＣＣに回復する。このとき、ディジット線ＤＬ２１
と隣接するディジット線ＤＬ２１，ＤＬ２２にも電流が
流れるが、トランジスタＭ１１〜Ｍ１９が全てオンとな
っており、しかも各ディジット線ＤＬ１１，ＤＬ１２〜
ＤＬ３１，ＤＬ３２には寄生容量Ｃ１１，Ｃ１２〜Ｃ３
１，Ｃ３２がそれぞれ存在するので、これらディジット
線ＤＬ１２，ＤＬ２２の電位変動は極めてわずか（０．
５Ｖ程度）であり、動作上悪影響を及ぼすことはない。
た後、制御信号Φ１，Φ２が低電位になると、トランジ
スタＭ１１〜Ｍ１９は全てオンとなるので、トランジス
タＭ１４，Ｍ１６，Ｍ２１を介してディジット線ＤＬ２
１に電流が流れ、ディジット線ＤＬ２１の電位は電源電
位ＶＣＣに回復する。このとき、ディジット線ＤＬ２１
と隣接するディジット線ＤＬ２１，ＤＬ２２にも電流が
流れるが、トランジスタＭ１１〜Ｍ１９が全てオンとな
っており、しかも各ディジット線ＤＬ１１，ＤＬ１２〜
ＤＬ３１，ＤＬ３２には寄生容量Ｃ１１，Ｃ１２〜Ｃ３
１，Ｃ３２がそれぞれ存在するので、これらディジット
線ＤＬ１２，ＤＬ２２の電位変動は極めてわずか（０．
５Ｖ程度）であり、動作上悪影響を及ぼすことはない。
【００１６】一定時間後、制御信号Φ２が高電位になる
とトランジスタＭ１３，Ｍ１６，Ｍ１９，Ｍ２０〜Ｍ２
２はオフとなり、読出し動作状態となる。読出し動作時
にはトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ
１７，Ｍ１８が各メモリセルＭＣの負荷となる。
とトランジスタＭ１３，Ｍ１６，Ｍ１９，Ｍ２０〜Ｍ２
２はオフとなり、読出し動作状態となる。読出し動作時
にはトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ
１７，Ｍ１８が各メモリセルＭＣの負荷となる。
【００１７】このように、書込み動作時に低電位であっ
たディジット線を、読出し動作状態に入る電源電位に回
復させるとき、プリチャージ回路４の全トランジスタＭ
１１〜Ｍ２２が多かれ少なかれ関与している。
たディジット線を、読出し動作状態に入る電源電位に回
復させるとき、プリチャージ回路４の全トランジスタＭ
１１〜Ｍ２２が多かれ少なかれ関与している。
【００１８】すなわち、この実施例のプリチャージ回路
４は、ディジット線ＤＬ１１，ＤＬ１２〜ＤＬ３１，Ｄ
Ｌ３２のプリチャージを支障なく行うと共に、読出し動
作時には各メモリセルＭＣの負荷として働く。
４は、ディジット線ＤＬ１１，ＤＬ１２〜ＤＬ３１，Ｄ
Ｌ３２のプリチャージを支障なく行うと共に、読出し動
作時には各メモリセルＭＣの負荷として働く。
【００１９】このような構成とすることにより、ディジ
ット線のプリチャージ、及びメモリセルの負荷に関係す
るトランジスタの数を、各ディジット線対に対して少な
くとも１個ずつ従来例より減らすことができる。
ット線のプリチャージ、及びメモリセルの負荷に関係す
るトランジスタの数を、各ディジット線対に対して少な
くとも１個ずつ従来例より減らすことができる。
【００２０】
【発明の効果】以上説明したように本発明は、プリチャ
ージ回路を、各ディジット線を電源電位端との間の第１
及び第２のトランジスタは第１の制御信号でオン，オフ
し、各第１及び第２のディジット線間の第３のトランジ
スタは第２の制御信号でオン，オフし、各ディジット線
対の第１のディジット線とこの第１のディジット線に隣
接するディジット線対の第２のディジット線との間に第
２の制御信号によりオン，オフする第４のトランジスタ
を設けた構成とすることにより、従来、プリチャージ回
路と別に設けられていたメモリセルの負荷回路が不要と
なるので、トランジスタ数を低減することができ、従っ
てチップ面積を縮小することができると共に消費電力を
削減することができる効果がある。
ージ回路を、各ディジット線を電源電位端との間の第１
及び第２のトランジスタは第１の制御信号でオン，オフ
し、各第１及び第２のディジット線間の第３のトランジ
スタは第２の制御信号でオン，オフし、各ディジット線
対の第１のディジット線とこの第１のディジット線に隣
接するディジット線対の第２のディジット線との間に第
２の制御信号によりオン，オフする第４のトランジスタ
を設けた構成とすることにより、従来、プリチャージ回
路と別に設けられていたメモリセルの負荷回路が不要と
なるので、トランジスタ数を低減することができ、従っ
てチップ面積を縮小することができると共に消費電力を
削減することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１ メモリセルアレイ
４，４ａ プリチャージ回路
５ 負荷回路
２１〜２３ 書込み回路
３１〜３３ センス増幅器
ＤＬ１１，ＤＬ１２〜ＤＬ３１，ＤＬ３２ ディ
ジット線 Ｍ１〜Ｍ４，Ｍ１１〜Ｍ２２，Ｍ３１〜Ｍ３６
トランジスタ ＭＣ メモリセル ＷＬ ワード線
ジット線 Ｍ１〜Ｍ４，Ｍ１１〜Ｍ２２，Ｍ３１〜Ｍ３６
トランジスタ ＭＣ メモリセル ＷＬ ワード線
Claims (1)
- 【請求項１】 第１及び第２の入出力端をもち行方向
，列方向にマトリクス上に配列された複数のメモリセル
とこれらメモリセルを各行ごとに選択状態とする複数の
ワード線と前記複数のメモリセルの各列ごとにこれらメ
モリセルの第１及び第２の入出力端とそれぞれ対応して
接続し選択状態の前記メモリセルのデータを伝達する第
１及び第２のディジット線を備えた複数のディジット線
対とを含むメモリセルアレイと、電源電位供給端と前記
各ディジット線対の第１及び第２のディジット線との間
にそれぞれ対応して接続し第１の制御信号によりオン，
オフする複数の第１及び第２のトランジスタ、前記各デ
ィジット線対の第１及び第２のディジット線間に接続さ
れ第２の制御信号によりオン，オフする複数の第３のト
ランジスタ、並びに前記各ディジット線対の第１のディ
ジット線とこれら第１のディジット線に隣接するディジ
ット線対があるときはこのディジット線対の第２のディ
ジット線との間にそれぞれ接続され前記第２の制御信号
によりオン，オフする複数の第４のトランジスタを含む
プリチャージ回路とを有することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022502A JPH04263195A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022502A JPH04263195A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263195A true JPH04263195A (ja) | 1992-09-18 |
Family
ID=12084523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022502A Pending JPH04263195A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768203A (en) * | 1996-04-25 | 1998-06-16 | Nec Corporation | Single-chip memory system having a page access mode |
| KR100642629B1 (ko) * | 2000-07-15 | 2006-11-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
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1991
- 1991-02-18 JP JP3022502A patent/JPH04263195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768203A (en) * | 1996-04-25 | 1998-06-16 | Nec Corporation | Single-chip memory system having a page access mode |
| KR100642629B1 (ko) * | 2000-07-15 | 2006-11-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
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