JPH0194591A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリに関し、 ドライブトランジスタのゲート電位を高めてドライブト
ランジスタのドライブ能力を最大限に発揮し、ワードラ
インの充電電位のレベ）し低下を回避した半導体メモリ
を提供することを目的とし、複数ビットのアドレス信号
を論理積によりデコードし、あらかじめ割り当てられた
アドレスと一致したとき、出力ラインにほぼ電源電圧と
なるような電位を与えるデコーダき、該出力ラインの電
位がトランスファトランジスタを介して転送され、この
転送された電位がゲートに印加されると所定のチャージ
電位までメモリセルアレイの所定のワードラインを充電
するドライバと、を備えた半導体メモリにおいて、少な
くとも前記トランスファトランジスタのスレッショルド
電位Ｖｔｈに前記電源電圧を加算した電位を上回る電位
を発生させる電圧発生手段と、少なくとも転送の期間前
記トランスファトランジスタのゲートに該電圧発生手段
により発生した電位を印加する印加手段と、を設けて構
成している。

〔産業上の利用分野〕

本発明は、半導体メモリに関し、特に、メモリセルアレ
イのワードラインを充電するドライバと、該ドライバを
選択するＮＡＮＤ型のデコーダを備えた半導体メモリに
関する。

近時、微細加工技術をはじめとした回路技術の進展に伴
って半導体メモリは著しく高集積化しつつあり、ビット
当りの単価が低価格化してきている。このため、大型コ
ンピュータや各種ＯＡ機器あるいは端末機器の大容量記
憶装置を構成するに際し、低コストでこれを実現するこ
とが可能となってきた。ところで、集積度の高まりは、
メモリセルアレイを大型化させ、メモリセルアレイの各
メモリセルをアクセスするワードラインの浮遊容量等を
増大させてワードラインの充放電電流などによる消費電
力を一層増大させる。したがって、消費電力を抑えるた
めの回路技術や回路構成が要求され、例えば、ダイナミ
ックＲＡＭにあっては、ビットラインの充電電圧の（１
／２）ｖｃｃ化やビットラインの分割充電方式等が採用
されてメモリセルアレイの低消費電力化に相当の効果を
上げている。また、低消費電力化の努力はメモリセルア
レイにとどまらずこのメモリセルアレイを駆動する周辺
回路にまで及び、例えば、デコーダには消費電力的に優
れたＮＡＮＤ型が採用される。

デコーダにはＮＯＲ型とＮＡＮＤ型があり、これらのデ
コーダは何れもワードライン数分設けられる。ＮＯＲ型
は外部アドレスによって特定のデコーダが選択されると
、選択されたデコーダ以外のデコーダが活性化し、一方
、ＮＡＮＤ型は選択されたデコーダのみが活性化する。

したがって、常に１つのデコーダが活性化するＮＡＮＤ
型デコーダは、省電力を追求するうえで好ましい周辺回
路のひとつとなる。

〔従来の技術〕

従来のＮＡＮＤ型デコーダを備えた半導体メモリとして
は、例えば第６図に示すようなものがある。なお、第６
図は従来の半導体メモリのＮＡＮＤ型デコーダと、この
デコーダに対応するドライバを対で示す図であり、図外
のメモリセルアレイのワードライン本数分設けられたも
ののうちの１つの対を示している。

第６図において、ＮＡＮＤ型デコーダ１はＰチャネルの
ＭＯＳトランジスタＴ、と、直列接続された複数のＮチ
ャネルのＭＯＳ）ランジスタＴｔ〜Ｔ４と、インバータ
２を有し、所定のタイミングで入力する負論理のクロッ
ク信号φ。によってＭＯＳ）ランジスタＴ１がＯＮする
と、ＭＯＳトランジスタＴ、とＭＯＳ）ランジスタＴ２
との間の配線等の浮遊容量をもつ接点（以下、ノードと
いう）Ｎｌｌが電源ＶＤまで充電され、いわゆるリセッ
ト状態に置かれる。一方、リセット後に複数ビットの外
部アドレス信号の所定ビット（例えば、Ａ　ｒ　、　Ａ
　ｚ、　Ａ　ｓ　）が正論理で入力すると、ＭＯＳ）ラ
ンジスタＴ　ｔ　””　Ｔ　４がＯＮＬ、上記ノードＮ
０を放電する。これにより、インバータ２の出力側ライ
ンが電源Ｖゎまで引き上げられ、出力側ラインのノード
ＮＩを電源Ｖ、に充電する。

ＮＡＮＤ型デコーダ１の出力側にはドライバ３が接続さ
れており、ドライバ３は上記ノードＮ。

の電位をノードＮ２に転送するトランスファトランジス
タＴ、と、ゲートに印加されるノードＮ２の電位によっ
てＯＮＬ、、クロック信号φ２の電位を所定のワードラ
インへ供給して該ワードラインを充電するドライブトラ
ンジスタＴ６と、クロック信号φ。を反転させるインバ
ータ４の出力によってゲートがコントロールされ、クロ
ック信萼φ。

の入力時、すなわち、リセット時においてＯＮＬ、ワー
ドラインの電荷を放電させるデスチャージトランジスタ
Ｔ？と、を有している。

このような構成のＮＡＮＤ型のデコーダを用いると、外
部アドレスによってこのＮＡＮＤ型デコ−ダ１が選択さ
れるまでＭＯＳトランジスタＴ２〜Ｔ４はＯＦＦを継続
し、いわゆる非活性化状態を維持する。したがって、こ
の間不要なノードＮ０〜Ｎｔの放電が行われないので、
消費電力の面で優れており、半導体メモリ全体の省電力
化に寄与している。

〔発明及解決しようとする問題点〕

しかしながら、このような従来の半導体メモリにあって
は、トランスファトランジスタＴ、のゲートが電源ＶＤ
に接続される構成となっていたため、ノードＮ、からノ
ードＮ８へと転送された電位は、トランスファトランジ
スタＴ５のスレシホールド電位Ｖｔｈ分だけ低下したも
のとなり、ドライブトランジスタＴ、はこの低下したノ
ードＮｔ電位によってコントロールされる。−したがっ
て、ドライブトランジスタＴ、ＯＮ時のソース−ドレイ
ン間には、上記Ｖｔｈ分の電圧差が生じ、クロック信号
φ２の電位を効率良くワードラインに供給することがで
きないといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
ドライブトランジスタのゲート電位を高めてドライブト
ランジスタのドライブ能力を最大限に発揮し、ワードラ
インへの充電電位のレベル低下を回避した半導体メモリ
を提供することを目的としている。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、複数ビットの
アドレス信号を論理積によりデコードし、あらかじめ割
り当てられたアドレスと一致したとき、出力ラインにほ
ぼ電源電圧となるような電位を与えるデコーダと、該出
力ラインの電位がトランスファトランジスタを介して転
送され、この転送された電位がゲートに印加されると所
定のチャージ電位までメモリセルアレイの所定のワード
ラインを充電するドライバと、を備えた半導体メモリに
おいて、少なくとも前記トランスファトランジスタのス
レッショルド電位Ｖｔｈに前記電源電圧を加算した電位
を上回る電位を発生させる電圧発生手段と、少なくとも
転送の期間前記トランスファトランジスタのゲートに該
電圧発生手段により発生した電位を印加する印加手段と
、により構成されている。

〔作用〕

本発明では、所定のデコーダが選択され、こ、のデコー
夛の出力ラインにほぼ電源電圧となるような電位が与え
られ、少なくとも自己のスレッショルド電位Ｖｔｈを超
える電位分だけ電源電圧よりも高いゲート電圧が印加さ
れたトランスファトランジスタにより、上記出力ライン
の電位が電位低下をもたらすことなくドライブトランジ
スタのゲートに転送される。

したがって、ドライブトランジスタのゲート電位が必要
とされる高電位（電源電圧）に設定され、これにより、
ドライブトランジスタはそのドライブ能力を最大限に発
揮してワードラインの充電電位が高められる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係る半導体メモリの一実施例を示
す図であり、ダイナミックＲＡＭに適用した例である。

第１図は、ダイナミックＲＡＭ２０の全体構成を示す図
である。ダイナミックＲＡＭ２０は、各回路を制御して
読み出しや書き込み等の動作サイクルをコントロールす
る制御回路２１と、動作サイクルを実行するうえで必要
な各種クロック信号φ３、φ２・・・・・・を発生する
とともに、マルチプレクスして入力されたそれぞれの行
アドレス信号および列アドレス信号をラッチさせるラッ
チイネーブル信号ＬＥ、、　ＬＥｚを発生するタイミン
グ回路２２と、ラッチイネーブル信号ＬＥ、に基づいて
そのとき入力された外部アドレス信号Ａ０〜Ａ７を行ア
ドレスとしてラッチするとともに、ラッチされた行アド
レス信号に基づいて内部アドレス信号ＩＡ。

〜ＩＡ、を発生する行アドレスラッチ回路２３と、ラッ
チイネーブル信号ＬＥｚに基づいてそのとき入力された
アドレス信号Ａ０〜Ａｆｉを列アドレスとしてランチす
るとともに、ラッチされた列アドレス信号に基づいて内
部アドレス信号ＩＡｏ’〜ＩＡ、１　’を発生する列ア
ドレスランチ回路２４と、内部アドレス信号ＩＡＯ〜Ｉ
Ａ、に基づいて後述のワード線の中の１つを選択し、選
択されたワード線を充電するワードライン数分のＮＡＮ
Ｄ型デコーダおよびドライバを備えた行アドレスデコー
ダ２５と、内部アドレス信号ＩＡ６’〜ＩＡ、ｌ　’に
基づいて後述のビット線の１つを選択する列アドレスデ
コーダ２６と、選択されたビット線の電位と所定の基準
電位とを比較し、例えば、読み出しサイクルでは、この
比較結果に基づいて読み出し情報を出力するセンスアン
プ２７と、動作サイクルに従ってセンスアンプ２７から
の読み出し情報を外部回路に出力情報り。ｕ７として出
力したり、あるいは外部回路からの入力情報ＤＩＮをセ
ンスアンプ２７に送出するＩ１０回路２８と、多数のワ
ードラインとビットラインが交差状に配列され、各交差
点にメモリセルがマトリクス配列されたメモリセルアレ
イ２９と、を有している。

また、ダイナミックＲＡＭ２０にはＣＰＵ等の外部回路
からパラレル転送されるアドレス信号Ａ。

〜Ａ７や各種のタイミング信号（行アドレスストれ、さ
らに、ダイナミックＲＡＭ２０と外部回路との間には必
要に応じて入出力情報ＤＩＮ、Ｉ）ｏｕアがシリアルで
やりとりされる。上記タイミング信号のうちＲＡＳおよ
びＣＡＳは共に同一周期、かつ、負論理の信号であり、
そして立下がりのタイミングはＣＡＳの方が遅い。また
、アドレス信号Ａ０〜Ａ、１はＲＡＳの立下がりタイミ
ングとＣＡＳの立下がりタイミングの２回転送され、１
回目は行アドレス、２回目は列アドレスとしてこれら両
方のアドレス信号でひとつのメモリセルを指定する。

第２図は、上記行アドレスデコーダ２５に備えられたＮ
ＡＮＤ型デコーダの１つと、該デコーダに対で設けられ
たドライバとを示す図であり、第６図で示す従来のもの
と同一の構成部品には第６図と同一符号を付す。

第２図において、１はＮＡＮＤ型デコーダ、３はドライ
バであり、ＮＡＮＤ型デコーダ１はＭＯＳトランジスタ
ＴＩ　％Ｔ４、インバータ２を有し、また、ドライバ３
はトランスファトランジスタＴ２、ドライブトランジス
タＴ６、デスチャージトランジスタＴ、およびインバー
タ４を有している。なお、ＶＤは一定の正電位の電源、
■、は接地電位を示している。

本実施例では、トランスファトランジスタＴ。

のゲートと電圧発生回路３０が接続されており、所定の
期間においてトランスファトランジスタＴ。

のゲートに電圧発生回路３０からのコントロール電圧Ｇ
が印加される。

第３図は上記電圧発生回路３０の一例を示す図である。

第３図において、電圧発生回路３０は、クロック信号φ
。、φ、が共に（Ｈ）レベルのときノードＮ２１を接地
電位にし、あるいはφ。１、φ、の何れか一方が〔Ｌ〕
レベルになると、ノードＮｔ。

を電源ＶＤまで引き上げるＮＡＮＤ３１と、ノードＮ□
、の電位を反転してノードＮ　２　ｚに伝えるインバー
タ（印加手段）３２と、ノードＮｚ＋と電源ＶＤの間に
トランジスタＴ１゜を介して接続されたＭＯＳ・キャパ
シタＣ８と、ノードＮ！２と電源Ｖ、の間にトランジス
タＴｌｌを介して接続されたＭＯＳキャパシタ（電圧発
生手段）Ｃ２と、を備え、ＭＯＳキャパシタＣＩのゲー
トはＭＯＳ）ランジスタＴ目のゲートに接続され、ＭＯ
ＳキャパシタＣ２のゲートは前記第２図のトランスファ
トランジスタＴ、のゲートに接続されている。

次に、第４．５図のタイミングチャートを参照しながら
、回路動作を説明する。

第４図において、クロック信号φ。が（Ｌ）レベル、ク
ロック信号φ、が（Ｈ）レベルにある間ノードＮ２Ｉの
電位は電源Ｖ、に保たれている。この状態からクロック
信号φ。が（Ｈ）レベル方向に変化すると、ノードＮｔ
、の電位は接地電位（０■）に引き下げられ、ＭＯＳキ
ャパシタＣ１のソース（あるいはドイレン）が接地され
る。ＭＯＳキャパシタＣ８のゲートはＭＯＳ）ランジス
タＴ、。を介して電源■ゎに接続されており、このＭＯ
ＳトランジスタＴ、。のゲートには電源ＶＤが印加され
ている。したがって、ＭＯＳトランジスタＴ、。がＯＮ
してＭＯＳキャパシタＣ＋　のゲートに電源ｖＤ−Ｖｔ
ｈの電位が印加されている。一方、ノードＮ２Ｉが電源
ＶＤに保たれている間では、ノードＮｚｔの電位は接地
電位にあり、ノードＮ、、ｌは■。

＋Ｖｔｈ以上の電位となるためＭＯＳキャパシタＣ２の
ゲートには、ＭＯＳ）ランジスタＴ１１を介して電源Ｖ
Ｏが印加されている。そして、クロック信号φ。、φ、
が共に（Ｈ）レベルへと変化すると、ノードＮｚＩが接
地電位となりトランジスタＴｌｌのゲート電位はＶＤ−
Ｖｔｈとなり、カットされノードＮ２□の電位が電源ｖ
０に引き上げられることによりｖＤ＋Ｖｔｈ以上の電位
がコントロール電圧Ｇとしてトランスファトランジスタ
学、に印加される。

クロック信号φ。、φ１の何れか一方が（Ｌ）レベルへ
と変化すると、ノードＮ０は接地電位となり、コントロ
ール電圧Ｇの電位はＭＯＳキャパシタＣ２によるカップ
リングにより下降しはじめるのとほぼ同時にノードＮｔ
１の電位が電源Ｖ’ｏに引き上げられるので、ＭＯＳ）
ランジスタＴ１１のゲート電位がＶゎ＋Ｖｔｈ以上の電
位となり、ＭＯＳトランジスタＴｌｌは速やかにＯＮＬ
、このＭＯＳトランジスタＴ、を介して電源■。がコン
トロール電圧Ｇとして出力される。　　　　　　′した
がって、コントロール電圧Ｇの電位は、クロック信号φ
。、φ曹の何れか一方が（Ｌ）レベルにある間型源■、
を維持し、クロック信号φ。、φ１が共に（Ｈ）レベル
になると、’ＭＯＳキャパシタＣ２のプートストラップ
効果により電源Ｖ。

＋Ｖｔｈ以上の電位となるような変化を示す。

このようなコントロール電圧Ｇは第２図のトランスファ
トランジスタＴｓのゲートに印加され、トランスファト
ランジスタＴｓはアドレス信号Ａ。

〜Ａ３が正論理となってＮＡＮＤ型デコーダｌが選択さ
れたとき、電源Ｖゎの電位まで引き上げられたノードＮ
、の電位をノードＮ２に転送する。

この転送のタイミングを第５図を参照して説明すると、
アドレス信号Ａ　Ｉ”　Ａ　ｓが正論理（すなわち、（
Ｈ）レベル）となるタイミングはクロック信号φ。の後
であり、このタイミングでノードＮ０が接地され、ノー
ドＮ、が電源ＶＤに引き上げられる。このとき、すでに
トランスファトランジスタＴ、のゲートに印加されたコ
ントロール電圧ＧはこのトランスファトランジスタＴ５
のＶｔｈを上回る電裕ΔＶ分だけ大きく炭化している。

したがって、トランスファトランジ不りＴ、によるノー
ドＮ、からノードＮ２への電位の転送にあたってはＶｔ
ｈによる転送電位のレベル低下を生じさせない。このた
めノードＮ、の電位はそのままノードＮ２へ転送され、
ノードＮ２の電位は電源Ｖゎとなる。そして、クロック
信号φ１が（Ｌ）レベルに変化すると、コントロール電
圧Ｇが電源■。まで低下し、トランスファトランジスタ
Ｔ、のゲート電位とノードＮ２の電位が等しくなりトラ
ンスファトランジスタＴ、がカットオフする。

この状態でドライブトランジスタＴ６のソースにクロッ
ク信号φ２が印加されると、Ｔ、のゲート・ソース間の
寄生容量によってノードＮ２電位が押し上げられる。こ
れにより、ドライブトランジスタＴ、のゲートには大き
な電位が印加され、その結果、ドライブトランジスタＴ
、はゲート印加電位から自身のＶｔｈを差し引いた電位
までドライブすることが可能な能力を有することとなる
。

したがって、クロック信号φ２の電位が例えば電源■。

であれば、メモリセルアレイの所定のワードラインをク
ロック信号φ２の電位まで完全に充電することができる
。

このように本実施例では、ＭＯＳキャパシタＣ２のゲー
ト電位をノードＮ＊ｔの電位をＶ、とすることにより、
ブートストラップ効果によりｖＩ、＋Ｖｔｈ以上の電位
とし、これをトランスファトランジスタＴ、に印加する
ことにより、トランスファトランジスタＴｓの転送時の
Ｖｔｈ損失をなくし、さらに、転送後はノードＮｔｔの
電位を接地電位に引き下げてトランスファトランジスタ
Ｔ、をカットオフしてブースト効果を発揮させ、転送さ
れたノードＮ２の電位以上の電位をドライブトランジス
タＴ６のゲートに印加してドライブトランジスタＴ、の
ドライブ能力を最大限向上させている。したがって、メ
モリセルアレイの所定のワードラインはクロック信号φ
２の電位まで完全に充電され、充電電位のレベル低下を
生じることがない。その結果、メモリデータの高速なア
クセス及び書き込み電位の確保が図られる。

〔発明の効果〕

本発明によれば、少なくともトランスファトランジスタ
のスレッショルド電位Ｖｔｈに電源電圧を加算した電位
を上回る電位を発生する電圧発生手段と、少なくとも転
送の期間トランスファトランジスタのゲートに該電圧発
生手段により発生した電位を印加する印加手段と、を設
けているので、トランスファトランジスタにより転送さ
れる電位のレベル低下をもたらすことなくドライブトラ
ンジスタのゲートに印加することができる。

したがって、ドライブトランジスタのゲート電位を高め
て′ドライブトランジスタのドライブ能力を最大限に発
揮し、ワードラインへの充電電位のレベル低下を回避す
ることができる。

【図面の簡単な説明】

第１〜５図は本発明に係る半導体メモリの一実施例を示
す図であり、 第１図はその全体構成図、 第２図はその要部を示す構成図、 第３図は第２図の電圧発生回路の構成図、第４図は第３
図の各部波形図、 第５図は第２図の各部波形図、 第６図は従来の半導体メモリの要部構成図である。 Ｃ２・・・・・・ＭＯＳキャパシタ（電圧発生手段）、
Ｔ、・・・・・・トランスファトランジスタ、１・・・
・・・ＮＡＮＤ型デコーダ（デコーダ）、３・・・・・
・ドライバ、 ３２・・・・・・インバータ（印加手段）。 本発明に係る半導体メモリの全体構成図第１図 ′ｅ、”１３ 第３図の各部波形図 第４図 第２図の各部波形図 第５図

Claims (1)

1. 【特許請求の範囲】 複数ビットのアドレス信号を論理積によりデコードし、
   あらかじめ割り当てられたアドレスと一致したとき、出
   力ラインにほぼ電源電圧となるような電位を与えるデコ
   ーダと、 該出力ラインの電位がトランスファトランジスタを介し
   て転送され、この転送された電位がゲートに印加される
   と所定のチャージ電位までメモリセルアレイの所定のワ
   ードラインを充電するドライバと、を備えた半導体メモ
   リにおいて、 少なくとも前記トランスファトランジスタのスレッショ
   ルド電位Ｖｔｈに前記電源電圧を加算した電位を上回る
   電位を発生させる電圧発生手段と、少なくとも転送の期
   間前記トランスファトランジスタのゲートに該電圧発生
   手段により発生した電位を印加する印加手段と、を設け
   たことを特徴とする半導体メモリ。