JPS6047295A - 擬似スタティックメモリ - Google Patents
擬似スタティックメモリInfo
- Publication number
- JPS6047295A JPS6047295A JP58156078A JP15607883A JPS6047295A JP S6047295 A JPS6047295 A JP S6047295A JP 58156078 A JP58156078 A JP 58156078A JP 15607883 A JP15607883 A JP 15607883A JP S6047295 A JPS6047295 A JP S6047295A
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- JP
- Japan
- Prior art keywords
- refresh
- substrate voltage
- section
- signal
- voltage generating
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の稍する技術分野〕
本発明は擬似スタティックメモリに関する。
半導体メモリは、微細加工技術の進歩と共に集積度の向
上がなされてきた。特にダイナミックメモリではメモリ
セルの構造が簡単であるため、高集積化が可能であシ、
低価格という利点がある。
上がなされてきた。特にダイナミックメモリではメモリ
セルの構造が簡単であるため、高集積化が可能であシ、
低価格という利点がある。
ところがメモリセルがダイナミック回路であるため、ス
タンドバイ時にもメモリセルの内容をリフレッシュしな
ければならず、外部コントロール系が複雑になるという
欠点がある。この欠点を改善するため、内部リフレッシ
ュ回路を内蔵し、スタンドバイ時には自動的にリフレッ
シュを行なう擬似スタティックメモリの開発が行なわれ
るようになってきた。
タンドバイ時にもメモリセルの内容をリフレッシュしな
ければならず、外部コントロール系が複雑になるという
欠点がある。この欠点を改善するため、内部リフレッシ
ュ回路を内蔵し、スタンドバイ時には自動的にリフレッ
シュを行なう擬似スタティックメモリの開発が行なわれ
るようになってきた。
擬似スタティックメモリの内部リフレッシュモードには
、Ｒ，ＦＳＨクロックパルズを印加して自動的にリフレ
ッシュを行なうパルスリフレッシュモードと％ＲＦ ８
Ｈをロウレベルに保ってタイマ回路で決められる一定周
期で自動的にリフレッシュを行なうセルフリフレッシュ
モードがある。セルフリフレッシュ時のタイマ周期はメ
モリセルのリフレッシュ周期よシも短かくする必要があ
るが、それでもリフレッシュ周期は長いのでリフレッシ
ュに要する電流は少なくなる。ところが基板電圧発生回
路を内蔵した擬似スタティックメモリでは、基板電圧発
生回路は最小動作サイクル時に発生する基板電流を吸収
できる能力が必要なため、セルフリフレッシュモード時
に、基板電圧発生回路で消費される電流は減少せず、全
電流に占める割合が大きくなる欠点がある。
、Ｒ，ＦＳＨクロックパルズを印加して自動的にリフレ
ッシュを行なうパルスリフレッシュモードと％ＲＦ ８
Ｈをロウレベルに保ってタイマ回路で決められる一定周
期で自動的にリフレッシュを行なうセルフリフレッシュ
モードがある。セルフリフレッシュ時のタイマ周期はメ
モリセルのリフレッシュ周期よシも短かくする必要があ
るが、それでもリフレッシュ周期は長いのでリフレッシ
ュに要する電流は少なくなる。ところが基板電圧発生回
路を内蔵した擬似スタティックメモリでは、基板電圧発
生回路は最小動作サイクル時に発生する基板電流を吸収
できる能力が必要なため、セルフリフレッシュモード時
に、基板電圧発生回路で消費される電流は減少せず、全
電流に占める割合が大きくなる欠点がある。
以下この欠点について１図面を用いて更に詳しく説明す
る。
る。
第１図は従来の擬似スタティックメモリの一例に用いら
れる基板電圧発生回路の一例の回路図である。トランジ
スタＱ１〜Ｑ６からなるインバータ３段の発振部と、ト
ランジスタＱ７ 、 Ｑｓと容量Ｃ１からなるチャージ
ポンプ部から構成されている。
れる基板電圧発生回路の一例の回路図である。トランジ
スタＱ１〜Ｑ６からなるインバータ３段の発振部と、ト
ランジスタＱ７ 、 Ｑｓと容量Ｃ１からなるチャージ
ポンプ部から構成されている。
トランジスタ（ｈ 、Ｑ：ｌ 、 Ｑ５はＰチャネルＭ
Ｏ８）ランジスタを、トランジスタＱ２ ＊ Ｑ４ｅ
Ｑｓ ＊ Ｑ７＃Ｑ８はＮチャネルＭＯＳトランジスタ
を示す。基板電圧発生回路の発振周期は、擬似スタティ
ックメモリが最小動作サイクル時に発生する基板電流を
吸収できるよう短かく設定することが必要である。その
結果、セルフリフレッシュ時には、タイマ周期が長くな
り、リフレッシュに要する電流が少なくなっても、基板
電圧発生回路で消費される電流は、その発振周期は短い
ままなので少くなることはない。
Ｏ８）ランジスタを、トランジスタＱ２ ＊ Ｑ４ｅ
Ｑｓ ＊ Ｑ７＃Ｑ８はＮチャネルＭＯＳトランジスタ
を示す。基板電圧発生回路の発振周期は、擬似スタティ
ックメモリが最小動作サイクル時に発生する基板電流を
吸収できるよう短かく設定することが必要である。その
結果、セルフリフレッシュ時には、タイマ周期が長くな
り、リフレッシュに要する電流が少なくなっても、基板
電圧発生回路で消費される電流は、その発振周期は短い
ままなので少くなることはない。
本発明の目的は、上記の欠点を除去することによシ、セ
ルフリフレッシュ時の消費電流を少くしだところの基板
電圧発生回路を有する擬似スタティックメモリを提供す
ることにある。
ルフリフレッシュ時の消費電流を少くしだところの基板
電圧発生回路を有する擬似スタティックメモリを提供す
ることにある。
本発明の擬似スタティックメモリは、基板電圧発生回路
を内蔵した擬似スタティックメモリにおいて、前記基板
電圧発生回路の駆動を通常動作時には内部クロックでリ
フレッシュ時には外部クロックで行うよう制御する制御
回路を有することから構成される。
を内蔵した擬似スタティックメモリにおいて、前記基板
電圧発生回路の駆動を通常動作時には内部クロックでリ
フレッシュ時には外部クロックで行うよう制御する制御
回路を有することから構成される。
以下５本発明の実施例について図面を参照して賃兄明す
る。
る。
第２図は本発明の一実施例に用いられる基板電圧発生回
路を示す回路図である。
路を示す回路図である。
トランジスタＱ１〜Ｑ６からなるインバータ３段の発振
部と、トランジスタＱｙ 、 Ｑｓと容量ＣＩからなる
チャージポンプ部と、トランジスタＱ９゜Ｑｌｏからな
る入力バッファ部と、トランジスタＱｌｌ〜Ｑ１４から
なるスイッチ部から構成されている。
部と、トランジスタＱｙ 、 Ｑｓと容量ＣＩからなる
チャージポンプ部と、トランジスタＱ９゜Ｑｌｏからな
る入力バッファ部と、トランジスタＱｌｌ〜Ｑ１４から
なるスイッチ部から構成されている。
トランジスタＱｌ ｍ Ｑ３ ＊ Ｑｓ ＊ Ｑ９＃
Ｑｕ ａ Ｑｕ３はＰチャネルＭＯ８）シンジスタを、
トランジスタＱ２゜Ｑ、ｉ 、Ｑ６． Ｑ７ 、 Ｑｓ
、 Ｑ１ｏ＊ Ｑ、ｘｚ参Ｑ１４はＮチャネルＭＯＳ
トランジスタを示す。
Ｑｕ ａ Ｑｕ３はＰチャネルＭＯ８）シンジスタを、
トランジスタＱ２゜Ｑ、ｉ 、Ｑ６． Ｑ７ 、 Ｑｓ
、 Ｑ１ｏ＊ Ｑ、ｘｚ参Ｑ１４はＮチャネルＭＯＳ
トランジスタを示す。
すなわち、この一実施例に用いられる基板電圧 ＼発生
回路は、第１図の従来の基板電圧発生回路に入力バッフ
ァ部とスイッチ部からなる制御回路１１を付加し、入カ
パッフア部の入力には外部クロック信号φｌが、又スイ
ッチングトランジスタＱｌｌ〜Ｑ１４のゲートには内部
クロック信号φ２又はφ２がそれぞれ接続されるように
したものである。
回路は、第１図の従来の基板電圧発生回路に入力バッフ
ァ部とスイッチ部からなる制御回路１１を付加し、入カ
パッフア部の入力には外部クロック信号φｌが、又スイ
ッチングトランジスタＱｌｌ〜Ｑ１４のゲートには内部
クロック信号φ２又はφ２がそれぞれ接続されるように
したものである。
次にその動作について説明する。通常動作時には内部ク
ロックφ２がロウレベルとな夛、スイッチングトランジ
スタＱｌｌ ｅ Ｑ１２がオンし１発振部出力でチャー
ジポンプ部を駆動する。セルフリフレッシュ時には内部
クロックφ２がハイレベルとなシ、スイッチングトラン
ジスタＱ１３ ＊ Ｑ１４がオンし、外部クロックφ１
でチャージポンプ部を駆動する。セルフリフレッシュ時
には、タイマ周期が長くなシ、基板電流が少なくなるの
で外部クロックφ１の周期を長くすることができ、基板
電圧発生回路で消費される電流を減少させることができ
る。
ロックφ２がロウレベルとな夛、スイッチングトランジ
スタＱｌｌ ｅ Ｑ１２がオンし１発振部出力でチャー
ジポンプ部を駆動する。セルフリフレッシュ時には内部
クロックφ２がハイレベルとなシ、スイッチングトラン
ジスタＱ１３ ＊ Ｑ１４がオンし、外部クロックφ１
でチャージポンプ部を駆動する。セルフリフレッシュ時
には、タイマ周期が長くなシ、基板電流が少なくなるの
で外部クロックφ１の周期を長くすることができ、基板
電圧発生回路で消費される電流を減少させることができ
る。
なお１以上の説明はＣＭＯＳ回路の場合について行なっ
たが、Ｎチャネルトランジスタ又はＰチャネルトランジ
スタだけで構成することも可能である０ 〔発明の効果〕 以上、詳細に説明した通夛１本発明の擬似スタティック
メモリは、基板電圧発生回路の駆動を通常動作時には内
部クロックで、リフレッシュ時には外部クロックで行う
よう制御する制御回路を有しているので、す７レツシ工
時に外部クロックの周期をタイマ周期に合せて長くし基
板電圧発生回路における消費電流を少くすることができ
るという効果を有している。
たが、Ｎチャネルトランジスタ又はＰチャネルトランジ
スタだけで構成することも可能である０ 〔発明の効果〕 以上、詳細に説明した通夛１本発明の擬似スタティック
メモリは、基板電圧発生回路の駆動を通常動作時には内
部クロックで、リフレッシュ時には外部クロックで行う
よう制御する制御回路を有しているので、す７レツシ工
時に外部クロックの周期をタイマ周期に合せて長くし基
板電圧発生回路における消費電流を少くすることができ
るという効果を有している。
第１図は従来の擬似スタティックメモリの一例に用いら
れる基板電圧発生回路の一例の回路図。 第２図は本発明の一実施例に用いられる基板電圧発生回
路の回路図である。 １１・・・・・・制御回路、 Ｑｉ＊Ｑａ＊ＱｓｓＱｓ
ｓ ＱｌｌｌＱ１３・・・・・・ＰチャネルＭＯ８）ラ
ンジスタ、Ｑ２゜Ｑ４１Ｑ６＃Ｑ７＃Ｑ８１Ｑ１０１Ｑ
１２ｅＱ１４”’＋＋ ＮチャネルＭＯＢ）ランジスタ
、Ｃ１・・・・・・静電容量、φ１・・・・・・外部ク
ロック信号、φ２．φ２・・・・・・内部クロック信号
。 ５３１− 躬２閃
れる基板電圧発生回路の一例の回路図。 第２図は本発明の一実施例に用いられる基板電圧発生回
路の回路図である。 １１・・・・・・制御回路、 Ｑｉ＊Ｑａ＊ＱｓｓＱｓ
ｓ ＱｌｌｌＱ１３・・・・・・ＰチャネルＭＯ８）ラ
ンジスタ、Ｑ２゜Ｑ４１Ｑ６＃Ｑ７＃Ｑ８１Ｑ１０１Ｑ
１２ｅＱ１４”’＋＋ ＮチャネルＭＯＢ）ランジスタ
、Ｃ１・・・・・・静電容量、φ１・・・・・・外部ク
ロック信号、φ２．φ２・・・・・・内部クロック信号
。 ５３１− 躬２閃
Claims (1)
- 基板電圧発生回路を内蔵した擬似スタティックメモリに
おいて、前記基板電圧発生回路の駆動を通常動作時には
内部クロックで、リフレッシ一時には外部クロックで行
うよう制御する制御回路を有することを特徴とする擬似
スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156078A JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156078A JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047295A true JPS6047295A (ja) | 1985-03-14 |
| JPH0235397B2 JPH0235397B2 (ja) | 1990-08-09 |
Family
ID=15619819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156078A Granted JPS6047295A (ja) | 1983-08-26 | 1983-08-26 | 擬似スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047295A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02147286A (ja) * | 1988-08-29 | 1990-06-06 | Taiyo Yuden Co Ltd | 光情報記録媒体 |
| JPH02312095A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0517075U (ja) * | 1991-08-12 | 1993-03-05 | 株式会社ノダ | 木質ドア |
| JPH05217368A (ja) * | 1991-11-25 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1983
- 1983-08-26 JP JP58156078A patent/JPS6047295A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02147286A (ja) * | 1988-08-29 | 1990-06-06 | Taiyo Yuden Co Ltd | 光情報記録媒体 |
| JPH0442199B2 (ja) * | 1988-08-29 | 1992-07-10 | Taiyo Yuden Kk | |
| JPH02312095A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0517075U (ja) * | 1991-08-12 | 1993-03-05 | 株式会社ノダ | 木質ドア |
| JPH05217368A (ja) * | 1991-11-25 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235397B2 (ja) | 1990-08-09 |
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