JPS63289854A - 基板電位発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＯ８集積回路に用いられる基板電位発生回
路に関するものである。

従来の技術 近年、多（のＭＯ８集積回路装置にダイナミック回路が
用いられており、その際、動作の安定化、高速化の目的
のために、半導体基板自身にも所定の基板電位（ｎチャ
ネルＭＯ８集積回路では、負電位）を与えている。ＭＯ
８集積回路では、外部からの供給電源を減らすために、
この基板電位を同一基板内で発生させている。

第３図は、従来のＭＯ８集積回路に用いられている基板
電位発生回路の一例である。この回路では、９個のイン
バータ１１〜Ｉ３を直列接続し、前記インバータ列の最
終段出力を初段インバータの入力部へ帰蓬させてリング
オシレータ１を構成し、トランジスタＴｒｉ　、Ｔｒ２
．Ｔｒ３．Ｔｒ４゜とコンデンサＣ１とにより波形整形
回路２を構成し、トランジスタＴｒ５．Ｔｒ６とコンデ
ンサＣ２゜Ｃ３とにより電位供給回路３を構成している
。

ＶＣＣは正の電源電位、ＶＢＢは基板に与えられる電位
である。

第１図において、リングオシレータ１中の初段のインバ
ータ■！の出力がハイレベル（Ｖｃｃ）、２段目のイン
バータＩ２の出力がローレベル（しきい値電圧ｖＴ以下
）になることにより、波形整形回路２中のトランジスタ
Ｔｒｉが導通状態、トランジスタＴｒ２が遮断状態にな
るため、ノードＮ１の電位がｖｃｃ　　ＶＴになり、こ
れにより、トランジスタＴｒ３のゲートとコンデンサＣ
Ｉとが充電される。さらに６段目のインバータＩＢの出
力がローレベル（ＶＴ以下）になると、トランジスタＴ
ｒ４が遮断状態となるため、ノードＮ２の電位がハイレ
ベルとなると同時に、ノードＮ１の電位が、コンデンサ
Ｃ＋　とトランジスタＴｒ３のゲート容量等とのブート
ストラップ効果により、ＶＣＣ＋αまで昇圧され、ノー
ドＮ２の電位が最大ＶＣＣまで上昇する。次に、インバ
ータ１１の出力がローレベル、インバータ■２の出力が
ハイレベルになって、ノードＮ＋の電位がローレベルに
なり、インバータＩ６の出力がハイレベルになって、ノ
ードＮ２の電位がローレベルとなることによって、波形
整形回路２の出力端、すなわち、ノードＮ２には、撮幅
がＶＣＣ１周波数がリングオシレータ１の発振周波数と
等しい方形波が得られる。波形整形回路２からの出力を
、コンデンサＣ２を介して、ノードＮ３に与えると、ノ
ードＮ３にも、撮幅がＶＣＣで、周波数がリングオシレ
ータ１の発振周期と等しい方形波が得られるが、トラン
ジスタＴｒ５により、ノードＮ３の電位は、ハイレベル
がＶＴ　、ローレベルが−ＶＣｃ＋ＶＴとなり、さらに
トランジスタＴｒ６と、コンデンサＣ３とにより電位供
給回路３の出力ｖｅａは、定常的に−Ｖｃｃ＋２Ｖ７と
なる。

発明が解決しようとする問題点 従来例において、リングオシレータ１の発振周波数は、
各インバータ１１〜Ｉ９の充放電電流と出力負荷容量と
によって定まる。前記充放電電流は、電源電圧ＶＣＣの
上昇に伴なって増加するため、インバータ１段ごとの遅
延時間が減少し、周波数が増加する。また逆に、前記充
放電電流は、電源電圧ＶＣＣの下降に伴なって減少する
ため、インバータ１段ごとの遅延時間が増加し、周波数
が減少する。この様な周波数の変動に伴ない基板電位Ｖ
ＢＢが変動し、基板電位発生回路の能力不足、あるいは
、能力過乗による問題点が生じていた。

また、リングオシレータ１における発振周波数は、電源
電圧ＶＣＣによって定まる。つまり、Ｍ　ＯＳ集積回路
全体が動作中であろうが、待機中であろうが、電源電圧
ＶＣＣによって一定の発振周波数であるため、待機中に
おいては、必要以上の発振周波数となっている。従って
、待機時には、基板電位発生回路において、不必要な電
力を消費してしまうという問題点が生じていた。

゛　本発明は、前記従来回路における問題点を克服する
ことができる基板電位発生回路を提供しようとするもの
である。

問題点を解決するための手段 本発明の基板電位発生回路は、奇数段のインバータから
成るリングオシレータと、前記リングオシレータの発振
波形を整形する波形整形回路と、前記波形整形回路の出
力信号を用いて半導体基板に電位を与える電位供給回路
とを有すると共に前記リングオシレータ中の終段前の奇
数段のインバータ出力部、ならびに終段インバータの出
力部に対して、それぞれ、第１．第２のトランジスタの
各ドレインを個別に接続し、前記第１．第２のトランジ
スタの各ソースを前記第１のインバータ列の初段インバ
ータの入力端に接続し、前記第１のトランジスタのゲー
トと前記第２のトランジスタのゲートには、互いに外部
から互いに反転位相の信号が入力される構成である。

作用 本発明によれば、前記第１のトランジスタのゲートと前
記第２のトランジスタのゲートの入力信号を制御するこ
とによって、発振周波数を変化させることかできる。従
って、電源電圧の変動に伴なう発振周波数変化による基
板電位発生回路の能力不足あるいは、能力過乗といった
問題点を克服することが可能となる。

また、待機時に発振周波数を低くすることによって、待
機時の消費電力を低減させることが可能となる。

実施例 第１図は、本発明の一実施例基板電位発生回路の回路図
であり、ＩＩＯ〜１２０をインバータ。

Ｔｒ７〜Ｔｒ１２をＭＯＳ電界効果トランジスタとした
ものである。

第１図で、リングオシレータ１０は、インバータ１１０
〜１１８を直列接続した９段インバータ列の出力端に、
ＭＯ８電界効果トランジスタＴｒｌｌのドレインを接続
し、そのソースを初段インバータ１１０の入力端に接続
し、さらに、９段目のインバータＩＩ８の出力端に、２
段のインバータ１１９゜１２０を直列接続し、その終段
インバータ１２０の出力端に、ＭＯ３電界効果トランジ
スタＴｒ１２のドレインを接続し、そのソースを前記９
段インバータ列の初段インバータ１１Ｇの入力端に接続
した構成である。また、基板電位検出回路１１は、ドレ
インとゲートを電源電圧ＶＣＣに接続したＭＯ８電界効
果トランジスタＴｒ７と、ドレインを前記ＭＯＳ電界効
果トランジスタＴｒ７のソースに、ソースを基板電位Ｖ
ＢＢに、ゲートを任意の直流電位ＶＯＣに接続したＭＯ
８電界効果トランジスタＴｒ８と、ドレインとゲートを
電源電圧ＶＣＣに接続したＭＯ８電界効果トランジスタ
Ｔｒ９と、ドレインを前記ＭＯＳ電界効果トランジスタ
Ｔｒ９のソースに、ソースを接地電位に、ゲートを前記
ＭＯＳ電界効果トランジスタＴｒ７のソースに接続した
ＭＯ８電界効果トランジスタＴｒｉｏとで構成し、前記
ＭＯＳ電界効果トランジスタＴｒ７のソースと、前記Ｍ
ＯＳ電界効果トランジスタＴｒ９のソースとにおいて、
互いに反転した信号ＡとＢとを得る。なお、第１図中の
波形整形回路２・および電位供給回路３の各ブロック内
部は第３図示の各対応回路と同じであり、図示ならびに
説明を省略する。第２図に各信号の波形を示す。前記基
板電位ｖａＢが、前記直流電位ＶＢＣよりしきい値電圧
ＶＴたけ低い電位、すなわち、（Ｖｏｃ−Ｖｔ　）より
も高い状態では、ＭＯ８電界効果トランジスタＴｒ８は
、遮断状態となるから、信号Ａは、電源電圧ｖｃｃにな
り、ＭＯ８電界効果トランジスタＴｒｉ○のゲートに前
記信号Ａが入力されるので、前記ＭＯＳ電界効果トラン
ジスタＴｒ　１０は導通状態となる。これにより、信号
Ｂは、ＭＯ３電界効果トランジスタＴｒ　１０のオン抵
抗とＭＯ８電界効果トランジスタＴｒ９の抵抗の比で決
まる電位となるが、前記ＭＯＳ電界効果トランジスタＴ
ｒｌＯのオン抵抗を十分に小さくなる様に設計すること
によって、信号Ｂは、接地電位に十分に近づく。従って
前記ＭＯＳ電界効果トランジスタＴｒｌｌは導通状態、
Ｍ　ＯＳ電界効果トランジスタＴｒ　１２は、遮断状態
となり、このとき、リングオシレータ１０は、９段のイ
ンバータ１１０〜１１Ｂで形成されることとなる。各イ
ンバータｒｈ。

〜ｌ１ｌｌにおける各々の遅延時間は、遅延用コンテン
サ容量、配線容量２次段入力ゲート容量と、負荷・駆動
用トランジスタサイズより定まり、各々をｔｌ””ｔｌ
ｌで表わすと、第２図の周期ｔ＾は、となり、コノ時、
（ＶＢＢ＞ＶＤＣ−Ｖｒ　）　ノ’）　：、’ｌ’オシ
レータ１０における発振周波数ｆ＾は、となる。

次に、基板電位ＶＢＢが、直流電圧ＶＤＣよりしきい値
電圧Ｖｔだけ低い電圧、すなわち、（ＶＤＣ−Ｖｔ　）
よりも低い状態では、ＭＯ８電界効果トランジスタＴｒ
８は導通状態であるから、信号Ａの電位は、ＭＯ８電界
効果トランジスタＴｒ７とＭＯ８電界効果トランジスタ
Ｔｒ８のオン抵抗の比で定まる電位となるが、ＭＯ３電
界効果トランジスタＴｒ８のオン抵抗を小さくなる様に
設計することによって、信号Ａの電位は、基板電位ｖａ
ｎに近づ（。基板電位Ｖａａは負電位であるため、信号
、Ａの電位は、しきい値電圧ｖＴより低い電位となる。

そのため、ＭＯ３電界効果トランジスタＴｒｌＯは遮断
状態となり、信号Ｂは、電源電圧ＶＣＣとなる。従って
、ＭＯ３電界効果トランジスタＴｒｌｌは遮断状態、Ｍ
Ｏ８電界効果トランジスタＴｒ１２は導通状態となるた
め、このときのリングオシレータ１０は、１１段のイン
バータ１１（１”１２０で形成されることとなり、この
時（ｖＢＢ＜ｖＤｃ−ｖＴ　）（７）周期ｔｏｃｔ、と
なり、前記発振回路における発振周波数ｆｓはｆＢ　＝
土＝−一二一− ｔＢ　ｔ＾＋ｔｌＯ＋ｔ１１ となる。

つまり、基板電位ＶＢＢが基準となる電位より高い状態
においては、前記リングオシレータは、９段のインバー
タによって形成され、前記インバータ９段分の遅延時間
が周期となるが、基板電位ｖａＢが基準となる電位より
低い状態においては、リングオシレータは、１１段のイ
ンバータ列によって形成され、インバータ１１段分の遅
延時間が周期となる。この様に、基板電位を検出し、リ
ングオシレータにフィードバックをかけることによって
、基板電位発生回路の能力過乗という問題点を抑えるこ
とが可能となる。

また、第２図の信号Ａと信号Ｂを入れかえ、信号ＡをＭ
Ｏ８電界効果トランジスタＴｒ１２のゲートに、信号Ｂ
をＭＯ８電界効果トランジスタＴｒｌｌのゲートに入力
することによって、基板電位発生回路の能力不足という
問題点を抑えることも可能となる。

さらに、第２図の信号Ａに、ＭＯ８集積回路動作時にハ
イレベル、待機時にロウレベルとなる信号を、信号Ｂに
は、信号Ａの反転信号を入力することによって、待機時
における発振周波数を低くし、消費電力を低減すること
も可能となる。

発明の効果 本発明により、基板電位発生回路の能力不足、あるいは
能力過乗によるＭＯ３集積回路の動作に与える影響を抑
えたり、ＭＯ８集積回路待機時の消費電力を低減した半
導体装置が提供できる。

【図面の簡単な説明】

第１図は本発明の実施例における回路図、第２図は第１
図中の各部の信号波形図、第３図は従来例の回路図であ
る。 １１〜１２０・・・・・・インバータ、Ｔｒｌ〜Ｔｒ１
２・・・・・・ＭＯ８電界効果トランジスタ、Ｃ１〜Ｃ
３・・自・・コンデンサ、１，１０・・・・・・リング
オシレータ、２・・・・・・波形整形回路、３・・・；
・・電位供給回路、１１・・・・・・基板電位検出回路
。 代理人の氏名　弁理士　中尾敏男　ほか１名第　　１　
　図　　　　　　　　　　　　　　　　　　　　　　ｔ
ｏ−−−ワシ介シレータｈＡ２図 第３図 イー−−２，ルフ”＾νし一夕 ２−−−５ダ％’ｌ潰Ｅ跣

Claims (1)

【特許請求の範囲】
1. 奇数段のインバータからなるリングオシレータと、前記
   リングオシレータの発振波形を整形する波形整形回路と
   、前記波形整形回路の出力信号を用いて半導体基板に電
   位を与える電位供給回路を備え、前記リングオシレータ
   が、奇数段のインバータを直列接続してなる第１のイン
   バータ列と、ドレインを前記第１のインバータ列の終段
   インバータの出力端に、ソースを前記第１のインバータ
   列の初段インバータの入力端に接続した第１のトランジ
   スタと、初段インバータの入力端が前記第１のインバー
   タ列の終段インバータの出力端に接続された偶数段のイ
   ンバータを直列接続してなる第２のインバータ列と、ド
   レインを前記第２のインバータ列の終段インバータの出
   力端に、ソースを前記第１のインバータ列の初段インバ
   ータの入力端に接続された第２のトランジスタを備え、
   前記第１と第２のトランジスタのゲートには、互いに外
   部から反転信号が入力されることを特徴とする基板電位
   発生回路。