JPH05101657A - バツクバイアス電圧発生回路 - Google Patents
バツクバイアス電圧発生回路Info
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- JPH05101657A JPH05101657A JP4086890A JP8689092A JPH05101657A JP H05101657 A JPH05101657 A JP H05101657A JP 4086890 A JP4086890 A JP 4086890A JP 8689092 A JP8689092 A JP 8689092A JP H05101657 A JPH05101657 A JP H05101657A
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- G11C5/146—Substrate bias generators
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Abstract
(57)【要約】
【目的】 ポンピングキャパシタから基板に注入される
電子の量を減らすことによりセルの誤動作を防止し、バ
ックバイアス電圧を短時間で確立し、消費電流を減らし
得るバックバイアス電圧発生回路を提供する。 【構成】 バックバイアス電圧発生回路は、リング発振
器ＩＣ１と、ポンピングキャパシタＰＣ１，スイッチン
グトランジスタＮＭ２およびＮＭ３を備えたバックバイ
アス発生部ＩＣ２と、スイッチングトランジスタＮＭ３
のゲート電圧を制御するスイッチングトランジスタ制御
部ＩＣ３とを含む。制御部ＩＣ３は、リング発振器ＩＣ
１から出力される出力信号に応答して、スイッチングト
ランジスタＮＭ３のゲート電圧を制御する。スイッチン
グトランジスタＮＭ３がＯＮするときのコンダクタンス
値が大きくなるので、バックバイアス電圧が確立するの
に要する時間が短縮され、かつ基板に注入される電子の
量も減少され得る。
電子の量を減らすことによりセルの誤動作を防止し、バ
ックバイアス電圧を短時間で確立し、消費電流を減らし
得るバックバイアス電圧発生回路を提供する。 【構成】 バックバイアス電圧発生回路は、リング発振
器ＩＣ１と、ポンピングキャパシタＰＣ１，スイッチン
グトランジスタＮＭ２およびＮＭ３を備えたバックバイ
アス発生部ＩＣ２と、スイッチングトランジスタＮＭ３
のゲート電圧を制御するスイッチングトランジスタ制御
部ＩＣ３とを含む。制御部ＩＣ３は、リング発振器ＩＣ
１から出力される出力信号に応答して、スイッチングト
ランジスタＮＭ３のゲート電圧を制御する。スイッチン
グトランジスタＮＭ３がＯＮするときのコンダクタンス
値が大きくなるので、バックバイアス電圧が確立するの
に要する時間が短縮され、かつ基板に注入される電子の
量も減少され得る。
Description
【０００１】
【産業上の利用分野】この発明は、バックバイアス電圧
発生回路に関し、特に、高速にバックバイアス電圧を確
立できるバックバイアス電圧発生回路に関する。
発生回路に関し、特に、高速にバックバイアス電圧を確
立できるバックバイアス電圧発生回路に関する。
【０００２】
【従来の技術】図４は、従来のバックバイアス電圧発生
回路の回路図である。図４を参照して、リング発振器Ｉ
Ｃ１の出力が、インバータＩＮ１ないしＩＮ３を介して
ポンピングキャパシタＰＣ１の一方電極に接続され、イ
ンバータＩＮ２の出力がＰＭＯＳトランジスタＰＭ１の
ゲートおよびＮＭＯＳトランジスタＮＭ１のゲートに共
通接続される。ＰＭＯＳトランジスタＰＭ１のソースは
電源端子Ｖｃｃに接続される。トランジスタＰＭ１のド
レインは、ＮＭＯＳトランジスタＮＭ１のドレインに接
続され、かつＮＭＯＳトランジスタＮＭ２のゲートに接
続される。トランジスタＮＭ２のソースは接地端子Ｖｓ
ｓに接続される。ポンピングキャパシタＰＣ１の他方電
極は、トランジスタＮＭ１のソースおよびトランジスタ
ＮＭ２のドレインに接続され、かつＮＭＯＳトランジス
タＮＭ３のドレインに共通接続される。トランジスタＮ
Ｍ３のソースおよびゲートはバックバイアス端子ＶBBに
共通に接続される。
回路の回路図である。図４を参照して、リング発振器Ｉ
Ｃ１の出力が、インバータＩＮ１ないしＩＮ３を介して
ポンピングキャパシタＰＣ１の一方電極に接続され、イ
ンバータＩＮ２の出力がＰＭＯＳトランジスタＰＭ１の
ゲートおよびＮＭＯＳトランジスタＮＭ１のゲートに共
通接続される。ＰＭＯＳトランジスタＰＭ１のソースは
電源端子Ｖｃｃに接続される。トランジスタＰＭ１のド
レインは、ＮＭＯＳトランジスタＮＭ１のドレインに接
続され、かつＮＭＯＳトランジスタＮＭ２のゲートに接
続される。トランジスタＮＭ２のソースは接地端子Ｖｓ
ｓに接続される。ポンピングキャパシタＰＣ１の他方電
極は、トランジスタＮＭ１のソースおよびトランジスタ
ＮＭ２のドレインに接続され、かつＮＭＯＳトランジス
タＮＭ３のドレインに共通接続される。トランジスタＮ
Ｍ３のソースおよびゲートはバックバイアス端子ＶBBに
共通に接続される。
【０００３】次に、図４に示したバックバイアス電圧発
生回路の動作について説明する。まず、リング発振器Ｉ
Ｃ１から低電位に下降される電圧が出力されたとき、そ
の出力電圧はインバータＩＮ１およびＩＮ２により波形
整形された後、ＰＭＯＳトランジスタＰＭ１のゲートお
よびＮＭＯＳトランジスタＮＭ１のゲートに印加され
る。よって、トランジスタＰＭ１はＯＮし、トランジス
タＮＭ１はＯＦＦするので、トランジスタＰＭ１を介し
て電源電圧ＶｃｃがトランジスタＮＭ２のゲートに印加
される。したがって、トランジスタＮＭ２はＯＮする。
このとき、インバータＩＮ２の低電位の出力電圧は、イ
ンバータＩＮ３を介して高電位に反転され、ポンピング
キャパシタＰＣ１の一方電極に印加される。このとき、
ポンピングキャパシタＰＣ１の他方電極の電圧は、ＯＮ
しているＮＭＯＳトランジスタＮＭ２を介して接地端子
Ｖｓｓに接続されるので、ポンピングキャパシタＰＣ１
の他方電極とトランジスタＮＭ１およびＮＭ２のソース
およびドレインの共通接続ノードには０ボルトの接地電
圧がかかり、ＮＭＯＳトランジスタＮＭ３（以下、「ス
イッチングトランジスタＮＭ３」という）のドレインに
印加される。この場合、負のバックバイアス電圧ＶBBが
スイッチングトランジスタＮＭ３のゲートおよびソース
に印加されるので、スイッチングトランジスタＮＭ３は
逆バイアスになってＯＦＦされる。スイッチングトラン
ジスタＮＭ３のＯＦＦにより、バックバイアス端子ＶBB
の電圧が上昇するのが防がれる。
生回路の動作について説明する。まず、リング発振器Ｉ
Ｃ１から低電位に下降される電圧が出力されたとき、そ
の出力電圧はインバータＩＮ１およびＩＮ２により波形
整形された後、ＰＭＯＳトランジスタＰＭ１のゲートお
よびＮＭＯＳトランジスタＮＭ１のゲートに印加され
る。よって、トランジスタＰＭ１はＯＮし、トランジス
タＮＭ１はＯＦＦするので、トランジスタＰＭ１を介し
て電源電圧ＶｃｃがトランジスタＮＭ２のゲートに印加
される。したがって、トランジスタＮＭ２はＯＮする。
このとき、インバータＩＮ２の低電位の出力電圧は、イ
ンバータＩＮ３を介して高電位に反転され、ポンピング
キャパシタＰＣ１の一方電極に印加される。このとき、
ポンピングキャパシタＰＣ１の他方電極の電圧は、ＯＮ
しているＮＭＯＳトランジスタＮＭ２を介して接地端子
Ｖｓｓに接続されるので、ポンピングキャパシタＰＣ１
の他方電極とトランジスタＮＭ１およびＮＭ２のソース
およびドレインの共通接続ノードには０ボルトの接地電
圧がかかり、ＮＭＯＳトランジスタＮＭ３（以下、「ス
イッチングトランジスタＮＭ３」という）のドレインに
印加される。この場合、負のバックバイアス電圧ＶBBが
スイッチングトランジスタＮＭ３のゲートおよびソース
に印加されるので、スイッチングトランジスタＮＭ３は
逆バイアスになってＯＦＦされる。スイッチングトラン
ジスタＮＭ３のＯＦＦにより、バックバイアス端子ＶBB
の電圧が上昇するのが防がれる。
【０００４】その後、リング発振器ＩＣ１からの出力電
圧が高電位に上昇されると、その出力電圧はインバータ
ＩＮ１およびＩＮ２により波形成形された後、トランジ
スタＰＭ１およびＮＭ１のゲートに印加される。したが
って、トランジスタＰＭ１がＯＦＦするのでトランジス
タＮＭ２がＯＦＦし、トランジスタＮＭ１はＯＮする。
このとき、インバータＩＮ２から出力された高電位の電
圧はインバータＩＮ３により反転された後、低電位の電
圧がポンピングキャパシタＰＣ１の一方電極に印加され
る。したがって、電気容量のカップリング効果により、
ポンピングキャパシタＰＣ１の他方電極には負電圧が印
加される。
圧が高電位に上昇されると、その出力電圧はインバータ
ＩＮ１およびＩＮ２により波形成形された後、トランジ
スタＰＭ１およびＮＭ１のゲートに印加される。したが
って、トランジスタＰＭ１がＯＦＦするのでトランジス
タＮＭ２がＯＦＦし、トランジスタＮＭ１はＯＮする。
このとき、インバータＩＮ２から出力された高電位の電
圧はインバータＩＮ３により反転された後、低電位の電
圧がポンピングキャパシタＰＣ１の一方電極に印加され
る。したがって、電気容量のカップリング効果により、
ポンピングキャパシタＰＣ１の他方電極には負電圧が印
加される。
【０００５】次に、ポンピングキャパシタＰＣ１の一方
電極の電圧が次第に低電位に降下しリング発振器ＩＣ１
の出力が次第に高電位に上昇すると、ポンピングキャパ
シタＰＣ１の他方電極の負電圧は次第に低下され、スイ
ッチングトランジスタＮＭ３のドレインにその負電圧が
印加される。ここで、バックバイアス電圧ＶBBがポンピ
ングキャパシタＰＣ１の他方電極の負電圧よりも高くな
ると、スイッチングトランジスタＮＭ３は正方向のバイ
アスとなってＯＮするので、バックバイアス端子ＶBBの
電圧は、スイッチングトランジスタＮＭ３の働きにより
低くなる。すなわち、ポンピングキャパシタＰＣ１から
出力されたすべての電子が、ＯＮしたスイッチングトラ
ンジスタＮＭ３を介してバックバイアス端子ＶBBに流れ
るようになるので、バックバイアス電圧は相対的に低く
なる。
電極の電圧が次第に低電位に降下しリング発振器ＩＣ１
の出力が次第に高電位に上昇すると、ポンピングキャパ
シタＰＣ１の他方電極の負電圧は次第に低下され、スイ
ッチングトランジスタＮＭ３のドレインにその負電圧が
印加される。ここで、バックバイアス電圧ＶBBがポンピ
ングキャパシタＰＣ１の他方電極の負電圧よりも高くな
ると、スイッチングトランジスタＮＭ３は正方向のバイ
アスとなってＯＮするので、バックバイアス端子ＶBBの
電圧は、スイッチングトランジスタＮＭ３の働きにより
低くなる。すなわち、ポンピングキャパシタＰＣ１から
出力されたすべての電子が、ＯＮしたスイッチングトラ
ンジスタＮＭ３を介してバックバイアス端子ＶBBに流れ
るようになるので、バックバイアス電圧は相対的に低く
なる。
【０００６】
【発明が解決しようとする課題】このように構成された
従来のバックバイアス電圧発生回路では、ポンピングキ
ャパシタＰＣ１から発生する最小値の電圧がスイッチン
グトランジスタＮＭ３のドレインとソース間の電圧差Ｖ
Ｔによりバックバイアス端子ＶBBの電圧よりも極めて低
い値を維持するようになっているため、ポンピングキャ
パシタＰＣ１のジャンクションから基板に注入される電
子量が多く、メモリセルにストアされたデータに影響を
及ぼし、そのメモリセルが誤動作をする恐れがある。
従来のバックバイアス電圧発生回路では、ポンピングキ
ャパシタＰＣ１から発生する最小値の電圧がスイッチン
グトランジスタＮＭ３のドレインとソース間の電圧差Ｖ
Ｔによりバックバイアス端子ＶBBの電圧よりも極めて低
い値を維持するようになっているため、ポンピングキャ
パシタＰＣ１のジャンクションから基板に注入される電
子量が多く、メモリセルにストアされたデータに影響を
及ぼし、そのメモリセルが誤動作をする恐れがある。
【０００７】また、スイッチングトランジスタＮＭ３の
ゲートにバックバイアス電圧が常時印加されるようにな
っているため、そのスイッチングトランジスタＮＭ３の
コンダクタンス値が小さく、よって、バックバイアス電
圧を降下させるのに要する時間が長くなり、高速動作が
妨げられていた。
ゲートにバックバイアス電圧が常時印加されるようにな
っているため、そのスイッチングトランジスタＮＭ３の
コンダクタンス値が小さく、よって、バックバイアス電
圧を降下させるのに要する時間が長くなり、高速動作が
妨げられていた。
【０００８】この発明は、上記のような課題を解決する
ためになされたもので、バックバイアス電圧発生回路に
おいて、バックバイアス電圧を確立するのに要する時間
を短縮することを目的とする。
ためになされたもので、バックバイアス電圧発生回路に
おいて、バックバイアス電圧を確立するのに要する時間
を短縮することを目的とする。
【０００９】この発明のもう１つの目的は、ポンピング
キャパシタから基板に注入される電子の量を減少できる
バックバイアス電圧発生回路を提供することである。
キャパシタから基板に注入される電子の量を減少できる
バックバイアス電圧発生回路を提供することである。
【００１０】
【課題を解決するための手段】この発明に係るバックバ
イアス電圧発生回路は、発振器手段と、発振器手段から
出力された出力信号を第１の電極を介して受けるように
接続されたポンピングキャパシタ手段と、ポンピングキ
ャパシタ手段の第２の電極とバックバイアス電圧を出力
する出力ノードとの間に接続された第１のスイッチング
手段と、ポンピングキャパシタ手段の第２の電極と接地
電位との間に接続され、発振器手段から出力された出力
信号に応答して動作される第２のスイッチング手段と、
発振器手段から出力された出力信号に応答して、第１の
スイッチング手段の導通を制御する導通制御手段とを含
む。
イアス電圧発生回路は、発振器手段と、発振器手段から
出力された出力信号を第１の電極を介して受けるように
接続されたポンピングキャパシタ手段と、ポンピングキ
ャパシタ手段の第２の電極とバックバイアス電圧を出力
する出力ノードとの間に接続された第１のスイッチング
手段と、ポンピングキャパシタ手段の第２の電極と接地
電位との間に接続され、発振器手段から出力された出力
信号に応答して動作される第２のスイッチング手段と、
発振器手段から出力された出力信号に応答して、第１の
スイッチング手段の導通を制御する導通制御手段とを含
む。
【００１１】
【作用】この発明におけるバックバイアス電圧発生回路
では、ポンピングキャパシタ手段の第２の電極と出力ノ
ードとの間に接続された第１のスイッチング手段の導通
が、発振器手段から出力された出力信号に応答して導通
制御手段によって制御されるので、バックバイアス電圧
の確立が短時間で行なわれ得る。また、導通制御手段に
よる第１のスイッチング手段の制御により、ポンピング
キャパシタ手段から半導体基板へ注入される電子の量が
減少され得る。
では、ポンピングキャパシタ手段の第２の電極と出力ノ
ードとの間に接続された第１のスイッチング手段の導通
が、発振器手段から出力された出力信号に応答して導通
制御手段によって制御されるので、バックバイアス電圧
の確立が短時間で行なわれ得る。また、導通制御手段に
よる第１のスイッチング手段の制御により、ポンピング
キャパシタ手段から半導体基板へ注入される電子の量が
減少され得る。
【００１２】
【実施例】図１は、この発明の一実施例を示すバックバ
イアス電圧発生回路の回路図である。図１を参照して、
バックバイアス電圧発生回路は、リング発振器ＩＣ１
と、バックバイアス発生部ＩＣ２と、スイッチングトラ
ンジスタ制御部ＩＣ３とを含む。リング発振器ＩＣ１の
出力電圧はポンピングキャパシタＰＣ１の一方入力に印
加され、ポンピングキャパシタＰＣ１の他方電極がスイ
ッチングトランジスタＮＭ３を介してバックバイアス端
子ＶBBに接続される。リング発振器ＩＣ１の出力電圧に
より、ＮＭＯＳトランジスタＮＭ２を介してポンピング
キャパシタＰＣ１の他方電極が接地Ｖｓｓに接続され
る。
イアス電圧発生回路の回路図である。図１を参照して、
バックバイアス電圧発生回路は、リング発振器ＩＣ１
と、バックバイアス発生部ＩＣ２と、スイッチングトラ
ンジスタ制御部ＩＣ３とを含む。リング発振器ＩＣ１の
出力電圧はポンピングキャパシタＰＣ１の一方入力に印
加され、ポンピングキャパシタＰＣ１の他方電極がスイ
ッチングトランジスタＮＭ３を介してバックバイアス端
子ＶBBに接続される。リング発振器ＩＣ１の出力電圧に
より、ＮＭＯＳトランジスタＮＭ２を介してポンピング
キャパシタＰＣ１の他方電極が接地Ｖｓｓに接続され
る。
【００１３】スイッチングトランジスタ制御部ＩＣ３
は、リング発振器ＩＣ１の出力電圧に応答して、ＰＭＯ
ＳトランジスタＰＭ２を介してスイッチングトランジス
タＮＭ３のゲートに接地電位Ｖｓｓまたは電源電圧Ｖｃ
ｃの電圧を印加する。また、スイッチングトランジスタ
制御部ＩＣ３は、リング発振器ＩＣ１の出力電圧に応答
して、ＮＭＯＳトランジスタＮＭ４を介してスイッチン
グトランジスタＮＭ３のゲートにバックバイアス電圧を
印加する。また、スイッチングトランジスタＮＭ３のコ
レクタ値（または相互コンダクタンス）を高く設定して
セルを高速に動作させ、ポンピングキャパシタＰＣ１の
出力電圧の絶対値を減らして消費電流およびセルの誤動
作を防止する。
は、リング発振器ＩＣ１の出力電圧に応答して、ＰＭＯ
ＳトランジスタＰＭ２を介してスイッチングトランジス
タＮＭ３のゲートに接地電位Ｖｓｓまたは電源電圧Ｖｃ
ｃの電圧を印加する。また、スイッチングトランジスタ
制御部ＩＣ３は、リング発振器ＩＣ１の出力電圧に応答
して、ＮＭＯＳトランジスタＮＭ４を介してスイッチン
グトランジスタＮＭ３のゲートにバックバイアス電圧を
印加する。また、スイッチングトランジスタＮＭ３のコ
レクタ値（または相互コンダクタンス）を高く設定して
セルを高速に動作させ、ポンピングキャパシタＰＣ１の
出力電圧の絶対値を減らして消費電流およびセルの誤動
作を防止する。
【００１４】バックバイアス発生部ＩＣ２では、リング
発振器ＩＣ１の出力がインバータＩＮ１ないしＩＮ３を
介してポンピングキャパシタＰＣ１の一方電極に接続さ
れ、インバータＩＮ２の出力がＰＭＯＳトランジスタＰ
Ｍ１のゲートおよびＮＭＯＳトランジスタＮＭ１の共通
接続される。トランジスタＰＭ１のソースは電源端子Ｖ
ｃｃに接続される。トランジスタＰＭ１のドレインは、
ＮＭＯＳトランジスタＮＭ１のドレインに接続され、か
つＮＭＯＳトランジスタＮＭ２のゲートに接続される。
トランジスタＮＭ２のソースは接地端子Ｖｓｓに接続さ
れる。ポンピングキャパシタＰＣ１の他方電極は、トラ
ンジスタＮＭ１のソースと、トランジスタＮＭ２のドレ
インと、ＮＭＯＳトランジスタＮＭ３のドレインとに共
通接続される。トランジスタＮＭ３のソースはバックバ
イアス端子ＶBBに接続される。
発振器ＩＣ１の出力がインバータＩＮ１ないしＩＮ３を
介してポンピングキャパシタＰＣ１の一方電極に接続さ
れ、インバータＩＮ２の出力がＰＭＯＳトランジスタＰ
Ｍ１のゲートおよびＮＭＯＳトランジスタＮＭ１の共通
接続される。トランジスタＰＭ１のソースは電源端子Ｖ
ｃｃに接続される。トランジスタＰＭ１のドレインは、
ＮＭＯＳトランジスタＮＭ１のドレインに接続され、か
つＮＭＯＳトランジスタＮＭ２のゲートに接続される。
トランジスタＮＭ２のソースは接地端子Ｖｓｓに接続さ
れる。ポンピングキャパシタＰＣ１の他方電極は、トラ
ンジスタＮＭ１のソースと、トランジスタＮＭ２のドレ
インと、ＮＭＯＳトランジスタＮＭ３のドレインとに共
通接続される。トランジスタＮＭ３のソースはバックバ
イアス端子ＶBBに接続される。
【００１５】スイッチングトランジスタ制御部ＩＣ３で
は、インバータＩＮ２の出力がＰＭＯＳトランジスタＰ
Ｍ２のソースに接続される。ＰＭＯＳトランジスタＰＭ
１のドレインおよびＮＭＯＳトランジスタＮＭ１のドレ
イン共通接続ノードは、ＰＭＯＳトランジスタＰＭ２の
ゲートおよびＮＭＯＳトランジスタＮＭ４のゲートに共
通接続される。トランジスタＰＭ２のドレインおよびＮ
ＭＯＳトランジスタＮＭ４のドレイン共通接続ノード
は、トランジスタＮＭ３のゲートに接続される。
は、インバータＩＮ２の出力がＰＭＯＳトランジスタＰ
Ｍ２のソースに接続される。ＰＭＯＳトランジスタＰＭ
１のドレインおよびＮＭＯＳトランジスタＮＭ１のドレ
イン共通接続ノードは、ＰＭＯＳトランジスタＰＭ２の
ゲートおよびＮＭＯＳトランジスタＮＭ４のゲートに共
通接続される。トランジスタＰＭ２のドレインおよびＮ
ＭＯＳトランジスタＮＭ４のドレイン共通接続ノード
は、トランジスタＮＭ３のゲートに接続される。
【００１６】次に、図１に示したバックバイアス電圧発
生回路の動作について説明する。まず、リング発振器Ｉ
Ｃ１からの出力電圧が低電位に下降すると、その出力電
圧はインバータＩＮ１およびＩＮ２により波形整形され
た後、トランジスタＰＭ１およびＮＭ１のゲートとスイ
ッチングトランス制御部ＩＣ３内のトランジスタＰＭ２
のソースとに印加される。したがって、トランジスタＮ
Ｍ１はＯＦＦし、トランジスタＰＭ１はＯＮする。した
がって、電源電圧ＶｃｃがトランジスタＰＭ１を介して
トランジスタＮＭ２およびＮＭ４のゲートおよびトラン
ジスタＰＭ２のゲートに印加される。これにより、トラ
ンジスタＰＭ２がＯＦＦし、トランジスタＮＭ２および
ＮＭ４がＯＮする。
生回路の動作について説明する。まず、リング発振器Ｉ
Ｃ１からの出力電圧が低電位に下降すると、その出力電
圧はインバータＩＮ１およびＩＮ２により波形整形され
た後、トランジスタＰＭ１およびＮＭ１のゲートとスイ
ッチングトランス制御部ＩＣ３内のトランジスタＰＭ２
のソースとに印加される。したがって、トランジスタＮ
Ｍ１はＯＦＦし、トランジスタＰＭ１はＯＮする。した
がって、電源電圧ＶｃｃがトランジスタＰＭ１を介して
トランジスタＮＭ２およびＮＭ４のゲートおよびトラン
ジスタＰＭ２のゲートに印加される。これにより、トラ
ンジスタＰＭ２がＯＦＦし、トランジスタＮＭ２および
ＮＭ４がＯＮする。
【００１７】このとき、インバータＩＮ２からの低電位
の出力電圧がインバータＩＮ３により反転され、高電位
の電圧がポンピングキャパシタＰＣ１の一方電極に印加
されるが、ポンピングキャパシタＰＣ１の他方電極の電
圧はＯＮしたトランジスタＮＭ２を介して接地端子Ｖｓ
ｓにバイパスされるため、ポンピングキャパシタＰＣ１
の他方電極とトランジスタＮＭ１およびＮＭ２のソース
およびドレインの共通接続ノードｎ１には、図２に示し
た接地電圧がかかるようになる。ここで、図２は、図１
に示したポンピングキャパシタＰＣ１の出力電圧の変化
を示す波形図である。
の出力電圧がインバータＩＮ３により反転され、高電位
の電圧がポンピングキャパシタＰＣ１の一方電極に印加
されるが、ポンピングキャパシタＰＣ１の他方電極の電
圧はＯＮしたトランジスタＮＭ２を介して接地端子Ｖｓ
ｓにバイパスされるため、ポンピングキャパシタＰＣ１
の他方電極とトランジスタＮＭ１およびＮＭ２のソース
およびドレインの共通接続ノードｎ１には、図２に示し
た接地電圧がかかるようになる。ここで、図２は、図１
に示したポンピングキャパシタＰＣ１の出力電圧の変化
を示す波形図である。
【００１８】次に、ポンピングキャパシタＰＣ１の一方
電極の電圧が次第に高電位に上昇すると、ポンピングキ
ャパシタＰＣ１の他方電極とトランジスタＮＭ１および
ＮＭ２のソースおよびドレインの共通接続ノードｎ１に
は、図２に示したように、上昇エッジ電圧Ｖ１′が次第
に上昇され、スイッチングトランジスタＮＭ３のドレイ
ンに印加される。このとき、バックバイアス電圧ＶBBは
スイッチングトランジスタＮＭ３のソースに印加される
と同時に、ＯＮしたトランジスタＮＭ４を介してスイッ
チングトランジスタＮＭ３のゲートに印加されるため、
スイッチングトランジスタＮＭ３には逆バイアスがかか
ってＯＦＦする。よって、共通接地ノードｎ１の電圧が
ＯＦＦ状態のスイッチングトランジスタＮＭ３により遮
断され、バックバイアス端子ＶBBには図３に示したよう
な現在の状態を維持する電圧がかかるようになる。ここ
で、図３は、図１に示したバックバイアス電圧発生回路
から出力されるバックバイアス電圧の波形図である。
電極の電圧が次第に高電位に上昇すると、ポンピングキ
ャパシタＰＣ１の他方電極とトランジスタＮＭ１および
ＮＭ２のソースおよびドレインの共通接続ノードｎ１に
は、図２に示したように、上昇エッジ電圧Ｖ１′が次第
に上昇され、スイッチングトランジスタＮＭ３のドレイ
ンに印加される。このとき、バックバイアス電圧ＶBBは
スイッチングトランジスタＮＭ３のソースに印加される
と同時に、ＯＮしたトランジスタＮＭ４を介してスイッ
チングトランジスタＮＭ３のゲートに印加されるため、
スイッチングトランジスタＮＭ３には逆バイアスがかか
ってＯＦＦする。よって、共通接地ノードｎ１の電圧が
ＯＦＦ状態のスイッチングトランジスタＮＭ３により遮
断され、バックバイアス端子ＶBBには図３に示したよう
な現在の状態を維持する電圧がかかるようになる。ここ
で、図３は、図１に示したバックバイアス電圧発生回路
から出力されるバックバイアス電圧の波形図である。
【００１９】その後、リング発振器ＩＣ１からの出力電
圧が高電位に上昇すると、その出力電圧はインバータＩ
Ｎ１およびＩＮ２により波形整形された後、トランジス
タＰＭ１およびＮＭ１のゲートに印加され、かつトラン
ジスタＰＭ２のソースに印加される。したがって、トラ
ンジスタＮＭ１がＯＮし、トランジスタＰＭ１がＯＦＦ
する。トランジスタＮＭ１のＯＮにより、共通接続ノー
ドｎ１の低電圧がトランジスタＮＭ１を介してトランジ
スタＰＭ２，ＮＭ２およびＮＭ４のゲートに印加される
ので、トランジスタＮＭ２およびＮＭ４がＯＦＦし、ト
ランジスタＰＭ２がＯＮする。したがって、インバータ
ＩＮ２から出力した高電位の電圧は、ＯＮしたトランジ
スタＰＭ２を介してスイッチングトランジスタＮＭ３の
ゲートに印加され、スイッチングトランジスタＮＭ３が
ＯＮする。
圧が高電位に上昇すると、その出力電圧はインバータＩ
Ｎ１およびＩＮ２により波形整形された後、トランジス
タＰＭ１およびＮＭ１のゲートに印加され、かつトラン
ジスタＰＭ２のソースに印加される。したがって、トラ
ンジスタＮＭ１がＯＮし、トランジスタＰＭ１がＯＦＦ
する。トランジスタＮＭ１のＯＮにより、共通接続ノー
ドｎ１の低電圧がトランジスタＮＭ１を介してトランジ
スタＰＭ２，ＮＭ２およびＮＭ４のゲートに印加される
ので、トランジスタＮＭ２およびＮＭ４がＯＦＦし、ト
ランジスタＰＭ２がＯＮする。したがって、インバータ
ＩＮ２から出力した高電位の電圧は、ＯＮしたトランジ
スタＰＭ２を介してスイッチングトランジスタＮＭ３の
ゲートに印加され、スイッチングトランジスタＮＭ３が
ＯＮする。
【００２０】一方、インバータＩＮ２から出力された高
電位の出力電圧は、再びインバータＩＮ３により反転さ
れ、ポンピングキャパシタＰＣ１の一方電極に印加され
るため、キャパシタのカップリング効果によりポンピン
グキャパシタＰＣ１の他方電極には、その一方電極より
も低い電圧がかかる。ポンピングキャパシタＰＣ１の一
方電極の電圧が次第に低電位に降下すると、ポンピング
キャパシタＰＣ１の他方電極とトランジスタＮＭ１およ
びＮＭ２のソースおよびドレインの共通接続ノードｎ１
の電圧は、図２に示したように、相対的に負電圧Ｖ２′
に下降され、ＯＮしたトランジスタＮＭ１を介してトラ
ンジスタＰＭ２のゲートおよびスイッチングトランジス
タＮＭ３のドレインに印加される。したがって、トラン
ジスタＰＭ２がＯＮし、トランジスタＰＭ２のＯＮによ
りスイッチングトランジスタＮＭ３のゲートに電源電圧
Ｖｃｃが印加される。したがって、バックバイアス電圧
Ｖ BBがＯＮしたスイッチングトランジスタＮＭ３を介し
てポンピングキャパシタＰＣ１の負電圧出力側にバイパ
スされるため、そのバックバイアス端子ＶBBの電圧Ｖ２
は図３に示すように次第に下降される。すなわち、スイ
ッチングトランジスタＮＭ３のゲートにバックバイアス
端子ＶBBの電圧が印加される場合と比較して、電源電圧
Ｖｃｃのリング発振器ＩＣ１の電圧が印加されると、ス
イッチングトランジスタＮＭ３のコンダクタンス値が大
きくなって、バックバイアス電圧に至る速度が速くな
る。
電位の出力電圧は、再びインバータＩＮ３により反転さ
れ、ポンピングキャパシタＰＣ１の一方電極に印加され
るため、キャパシタのカップリング効果によりポンピン
グキャパシタＰＣ１の他方電極には、その一方電極より
も低い電圧がかかる。ポンピングキャパシタＰＣ１の一
方電極の電圧が次第に低電位に降下すると、ポンピング
キャパシタＰＣ１の他方電極とトランジスタＮＭ１およ
びＮＭ２のソースおよびドレインの共通接続ノードｎ１
の電圧は、図２に示したように、相対的に負電圧Ｖ２′
に下降され、ＯＮしたトランジスタＮＭ１を介してトラ
ンジスタＰＭ２のゲートおよびスイッチングトランジス
タＮＭ３のドレインに印加される。したがって、トラン
ジスタＰＭ２がＯＮし、トランジスタＰＭ２のＯＮによ
りスイッチングトランジスタＮＭ３のゲートに電源電圧
Ｖｃｃが印加される。したがって、バックバイアス電圧
Ｖ BBがＯＮしたスイッチングトランジスタＮＭ３を介し
てポンピングキャパシタＰＣ１の負電圧出力側にバイパ
スされるため、そのバックバイアス端子ＶBBの電圧Ｖ２
は図３に示すように次第に下降される。すなわち、スイ
ッチングトランジスタＮＭ３のゲートにバックバイアス
端子ＶBBの電圧が印加される場合と比較して、電源電圧
Ｖｃｃのリング発振器ＩＣ１の電圧が印加されると、ス
イッチングトランジスタＮＭ３のコンダクタンス値が大
きくなって、バックバイアス電圧に至る速度が速くな
る。
【００２１】また、リング発振器ＩＣ１の出力電圧が低
電位に下降する下降エッジの時点では、すなわち、ポン
ピングキャパシタＰＣ１の他方電極とトランジスタＮＭ
１のおよびＮＭ２のソースおよびドレインの共通接続ノ
ードｎ１の電圧が上昇する直前においては、スイッチン
グトランジスタＮＭ３のゲートには低電位の接地電圧Ｖ
ｓｓが印加され、共通接続ノードｎ１に印加される負電
圧Ｖ２′の絶対値がスイッチングトランジスタＮＭ３の
電位差ＶＴだけ小さくなる。よって、共通接続ノードｎ
１からバックバイアス端子ＶBBに注入される電子量が減
少される。すなわち、リング発振器ＩＣ１の出力電圧が
低電位に下降するとき、その出力電圧はインバータＩＮ
１およびＩＮ２を介してトランジスタＰＭ１およびＰＭ
２のゲートに印加されトランジスタＰＭ１をＯＮさせる
が、このとき、トランジスタＰＭ１のＯＮが所定時間だ
け遅延され、これに接続されたトランジスタＰＭ２は、
共通接続ノードｎ１の以前の値の負電圧によりＯＮされ
る。したがって、リング発振器ＩＣ１から出力された低
電位の電圧、すなわち、接地電圧ＶｓｓがＯＮしたトラ
ンジスタＰＭ２を介してスイッチングトランジスタＮＭ
３のゲートに印加されるので、共通接続ノードｎ１にか
かる負電圧の絶対値が図２に示したように、スイッチン
グトランジスタＮＭ３のドレインとソース間の電位差Ｖ
Ｔだけ小さくなる。その結果、ポンピングキャパシタＰ
Ｃ１のジャンクションから基板に注入される電子量が減
少してセルの誤動作が防止される。
電位に下降する下降エッジの時点では、すなわち、ポン
ピングキャパシタＰＣ１の他方電極とトランジスタＮＭ
１のおよびＮＭ２のソースおよびドレインの共通接続ノ
ードｎ１の電圧が上昇する直前においては、スイッチン
グトランジスタＮＭ３のゲートには低電位の接地電圧Ｖ
ｓｓが印加され、共通接続ノードｎ１に印加される負電
圧Ｖ２′の絶対値がスイッチングトランジスタＮＭ３の
電位差ＶＴだけ小さくなる。よって、共通接続ノードｎ
１からバックバイアス端子ＶBBに注入される電子量が減
少される。すなわち、リング発振器ＩＣ１の出力電圧が
低電位に下降するとき、その出力電圧はインバータＩＮ
１およびＩＮ２を介してトランジスタＰＭ１およびＰＭ
２のゲートに印加されトランジスタＰＭ１をＯＮさせる
が、このとき、トランジスタＰＭ１のＯＮが所定時間だ
け遅延され、これに接続されたトランジスタＰＭ２は、
共通接続ノードｎ１の以前の値の負電圧によりＯＮされ
る。したがって、リング発振器ＩＣ１から出力された低
電位の電圧、すなわち、接地電圧ＶｓｓがＯＮしたトラ
ンジスタＰＭ２を介してスイッチングトランジスタＮＭ
３のゲートに印加されるので、共通接続ノードｎ１にか
かる負電圧の絶対値が図２に示したように、スイッチン
グトランジスタＮＭ３のドレインとソース間の電位差Ｖ
Ｔだけ小さくなる。その結果、ポンピングキャパシタＰ
Ｃ１のジャンクションから基板に注入される電子量が減
少してセルの誤動作が防止される。
【００２２】このように、リング発振器ＩＣ１の出力電
圧によりスイッチングトランジスタＮＭ３のゲートに電
源電圧Ｖｃｃまたは接地電圧Ｖｓｓが印加される。リン
グ発振器ＩＣ１の出力電圧が高電位、すなわち電源電圧
Ｖｃｃであるとき、スイッチングトランジスタＮＭ３の
ゲートには高電位が印加され、スイッチングトランジス
タＮＭ３のコンダクタンス値が上昇するようになってい
る。したがって、バックバイアス電圧に至る動作速度が
極めて速くなり、セルのレイアウトが容易になるという
利点が得られる。また、リング発振器ＩＣ１の出力電圧
が低電位に変化するとき、スイッチングトランジスタＮ
Ｍ３のゲートに接地電位Ｖｓｓが印加されるため、ポン
ピングキャパシタＰＣ１の電圧が従来の回路よりもスイ
ッチングトランジスタＮＭ３の電位差だけ高くなり、よ
って、ポンピングキャパシタＰＣ１から基板へ注入され
る電子の量が減少され、したがってセルの誤動作が防止
できる。
圧によりスイッチングトランジスタＮＭ３のゲートに電
源電圧Ｖｃｃまたは接地電圧Ｖｓｓが印加される。リン
グ発振器ＩＣ１の出力電圧が高電位、すなわち電源電圧
Ｖｃｃであるとき、スイッチングトランジスタＮＭ３の
ゲートには高電位が印加され、スイッチングトランジス
タＮＭ３のコンダクタンス値が上昇するようになってい
る。したがって、バックバイアス電圧に至る動作速度が
極めて速くなり、セルのレイアウトが容易になるという
利点が得られる。また、リング発振器ＩＣ１の出力電圧
が低電位に変化するとき、スイッチングトランジスタＮ
Ｍ３のゲートに接地電位Ｖｓｓが印加されるため、ポン
ピングキャパシタＰＣ１の電圧が従来の回路よりもスイ
ッチングトランジスタＮＭ３の電位差だけ高くなり、よ
って、ポンピングキャパシタＰＣ１から基板へ注入され
る電子の量が減少され、したがってセルの誤動作が防止
できる。
【００２３】
【発明の効果】以上のように、この発明によれば、発振
器手段から出力された出力信号に応答して、ポンピング
キャパシタ手段の第２の電極と出力ノードとの間に接続
された第１のスイッチング手段の導通を制御する導通制
御手段を設けたので、バックバイアス電圧を短時間で確
立でき、また、ポンピングキャパシタから基板に注入さ
れる電子の量を減少できるバックバイアス電圧発生回路
が得られた。
器手段から出力された出力信号に応答して、ポンピング
キャパシタ手段の第２の電極と出力ノードとの間に接続
された第１のスイッチング手段の導通を制御する導通制
御手段を設けたので、バックバイアス電圧を短時間で確
立でき、また、ポンピングキャパシタから基板に注入さ
れる電子の量を減少できるバックバイアス電圧発生回路
が得られた。
【図１】この発明の一実施例を示すバックバイアス電圧
発生回路の回路図である。
発生回路の回路図である。
【図２】図１に示したポンピングキャパシタの出力電圧
の変化を示す波形図である。
の変化を示す波形図である。
【図３】図１に示したバックバイアス電圧発生回路の出
力電圧の波形図である。
力電圧の波形図である。
【図４】従来のバックバイアス電圧発生回路の回路図で
ある。
ある。
ＩＣ１ リング発振器 ＩＣ２ バックバイアス発生部 ＩＣ３ スイッチングトランジスタ制御部 ＰＭ１，ＰＭ２ ＰＭＯＳトランジスタ ＮＭ１，ＮＭ２，ＮＭ４ ＮＭＯＳトランジスタ ＰＣ１ ポンピングキャパシタ ＮＭ３ スイッチングトランジスタ Ｖｃｃ 電源端子 Ｖｓｓ 接地端子 ＶBB バックバイアス端子
Claims (3)
- 【請求項１】 出力ノードを介してバックバイアス電圧
を発生するバックバイアス電圧発生回路であって、 発振器手段と、 第１および第２の電極を有し、かつ前記第１の電極を介
して前記発振器手段から出力された出力信号を受けるよ
うに接続されたポンピングキャパシタ手段と、 前記ポンピングキャパシタ手段の前記第２の電極と前記
出力ノードとの間に接続された第１のスイッチング手段
と、 前記ポンピングキャパシタ手段の前記第２の電極と接地
電位との間に接続され、前記発振器手段から出力された
出力信号に応答して動作される第２のスイッチング手段
と、 前記発振器手段から出力された出力信号に応答して、前
記第１のスイッチング手段の導通を制御する導通制御手
段とを含む、バックバイアス電圧発生回路。 - 【請求項２】 前記第１のスイッチング手段は、前記ポ
ンピングキャパシタ手段の前記第２の電極と前記出力ノ
ードとの間に接続された第１の電界効果トランジスタで
あり、 前記導通制御手段は、 電源電位または接地電位を受けるように接続され、前記
発振器手段から出力された出力信号に応答して、前記第
１の電界効果トランジスタのゲートに前記接地電位また
は電源電位を与える第３のスイッチング手段と、 前記第１の電界効果トランジスタのゲートと前記出力ノ
ードとの間に接続され、前記発振器手段から出力された
出力信号に応答して動作される第４のスイッチング手段
とを備える、請求項１に記載のバックバイアス電圧発生
回路。 - 【請求項３】 前記第３および第４のスイッチング手段
は、前記発振器手段と前記出力ノードとの間に直列に接
続され、前記発振器手段から出力された出力信号に応答
して動作される第２および第３の相補電界効果トランジ
スタであり、 前記第２および第３の電界効果トランジスタの共通接続
ノードは、前記第１の電界効果トランジスタのゲートに
接続される、請求項２に記載のバックバイアス電圧発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR5890 | 1991-04-12 | ||
| KR1019910005890A KR940003153B1 (ko) | 1991-04-12 | 1991-04-12 | 백바이어스 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101657A true JPH05101657A (ja) | 1993-04-23 |
| JP3311011B2 JP3311011B2 (ja) | 2002-08-05 |
Family
ID=19313203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08689092A Expired - Fee Related JP3311011B2 (ja) | 1991-04-12 | 1992-04-08 | バックバイアス電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5184030A (ja) |
| JP (1) | JP3311011B2 (ja) |
| KR (1) | KR940003153B1 (ja) |
| DE (1) | DE4204400A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376260B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 오실레이터 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313111A (en) * | 1992-02-28 | 1994-05-17 | Texas Instruments Incorporated | Substrate slew circuit providing reduced electron injection |
| EP0569658B1 (en) * | 1992-05-15 | 1998-08-12 | STMicroelectronics S.r.l. | Signals generator having not-overlapping phases and high frequency |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
| US6424202B1 (en) * | 1994-02-09 | 2002-07-23 | Lsi Logic Corporation | Negative voltage generator for use with N-well CMOS processes |
| US5541528A (en) * | 1995-08-25 | 1996-07-30 | Hal Computer Systems, Inc. | CMOS buffer circuit having increased speed |
| US5694072A (en) * | 1995-08-28 | 1997-12-02 | Pericom Semiconductor Corp. | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6064250A (en) | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| EP1028363B1 (en) * | 1996-07-29 | 2003-02-12 | Townsend and Townsend and Crew LLP | Charge pump for a semiconductor substrate |
| DE19651768C1 (de) * | 1996-12-12 | 1998-02-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung einer erhöhten Ausgangsspannung |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| KR100259349B1 (ko) | 1997-12-27 | 2000-06-15 | 김영환 | 백바이어스 전압레벨 검출기 |
| EP1014547A3 (en) | 1998-12-21 | 2000-11-15 | Fairchild Semiconductor Corporation | Low-current charge pump system |
| KR100347140B1 (ko) * | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| US7622983B2 (en) * | 2006-03-17 | 2009-11-24 | Stmicroelectronics S.A. | Method and device for adapting the voltage of a MOS transistor bulk |
| US10678287B2 (en) | 2018-10-15 | 2020-06-09 | Globalfoundries Inc. | Positive and negative full-range back-bias generator circuit structure |
| CN111367341B (zh) * | 2018-12-26 | 2022-07-01 | 北京兆易创新科技股份有限公司 | 一种参考电压产生电路和nand芯片 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4559548A (en) * | 1981-04-07 | 1985-12-17 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS Charge pump free of parasitic injection |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| KR0134773B1 (ko) * | 1988-07-05 | 1998-04-20 | Hitachi Ltd | 반도체 기억장치 |
-
1991
- 1991-04-12 KR KR1019910005890A patent/KR940003153B1/ko not_active IP Right Cessation
- 1991-12-26 US US07/813,611 patent/US5184030A/en not_active Expired - Lifetime
-
1992
- 1992-02-14 DE DE4204400A patent/DE4204400A1/de not_active Ceased
- 1992-04-08 JP JP08689092A patent/JP3311011B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376260B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 오실레이터 |
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|---|---|
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| KR940003153B1 (ko) | 1994-04-15 |
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