JPH0823268A - 信号駆動回路 - Google Patents
信号駆動回路Info
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- JPH0823268A JPH0823268A JP7051038A JP5103895A JPH0823268A JP H0823268 A JPH0823268 A JP H0823268A JP 7051038 A JP7051038 A JP 7051038A JP 5103895 A JP5103895 A JP 5103895A JP H0823268 A JPH0823268 A JP H0823268A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 回路における高レベルのトランジェント電流
を原因とする電磁放射を抑制するようにその回路の信号
の立ち上り時間及び立ち下り時間を緩やかにさせた信号
駆動回路を提供する。 【構成】 前記クロック信号が共通にゲートに入力され
ている第１及び第２のトランジスタ（１４、１６）と、
前記第１及び前記第２のトランジスタのドレイン間に接
続された抵抗（１８）と、前記抵抗の各端に第１及び第
２のノード（１、２）を介して接続されたゲートを有す
る第３及び第４のトランジスタ（２０、２２）と、前記
第３及び第４のトランジスタのゲートとそれらのドレイ
ンとの間にそれぞれ接続された第１及び第２のコンデン
サ（２４、２６）とを備え、前記第３及び第４のトラン
ジスタのドレインに出力ノードの一端を接続する。
を原因とする電磁放射を抑制するようにその回路の信号
の立ち上り時間及び立ち下り時間を緩やかにさせた信号
駆動回路を提供する。 【構成】 前記クロック信号が共通にゲートに入力され
ている第１及び第２のトランジスタ（１４、１６）と、
前記第１及び前記第２のトランジスタのドレイン間に接
続された抵抗（１８）と、前記抵抗の各端に第１及び第
２のノード（１、２）を介して接続されたゲートを有す
る第３及び第４のトランジスタ（２０、２２）と、前記
第３及び第４のトランジスタのゲートとそれらのドレイ
ンとの間にそれぞれ接続された第１及び第２のコンデン
サ（２４、２６）とを備え、前記第３及び第４のトラン
ジスタのドレインに出力ノードの一端を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、電子装置に関し、特に
出力信号の立ち上り時間及び立ち下り時間を制限するよ
うに改良した信号駆動回路に関する。
出力信号の立ち上り時間及び立ち下り時間を制限するよ
うに改良した信号駆動回路に関する。
【０００２】
【従来の技術】集積回路装置の設計では、種々の状況に
おいて情報の授受をして、事象をトリガさせるために矩
形波信号が装置の全般に伝搬される。クロック信号の場
合には、このクロック信号が大規模な集積回路装置の全
般で用いられる。従って、集積回路装置の全般で信号を
作成して駆動するために、大きな駆動回路が用いられ
る。これらの信号に関連した大きな電流変化及び電圧変
化が電磁放射を発生することがある。ある種の応用で
は、その電磁放射が他の装置と電磁的な干渉を発生させ
るものとなり得る。例えば、オートモティーブ応用向け
のマイクロコントローラは電磁放射が過大であれば、そ
の自動車のラジオに干渉を発生させるものとなり得る。
おいて情報の授受をして、事象をトリガさせるために矩
形波信号が装置の全般に伝搬される。クロック信号の場
合には、このクロック信号が大規模な集積回路装置の全
般で用いられる。従って、集積回路装置の全般で信号を
作成して駆動するために、大きな駆動回路が用いられ
る。これらの信号に関連した大きな電流変化及び電圧変
化が電磁放射を発生することがある。ある種の応用で
は、その電磁放射が他の装置と電磁的な干渉を発生させ
るものとなり得る。例えば、オートモティーブ応用向け
のマイクロコントローラは電磁放射が過大であれば、そ
の自動車のラジオに干渉を発生させるものとなり得る。
【０００３】
【発明が解決しようとする課題】電磁放射は、主とし
て、集積回路装置の全般に伝搬される矩形波信号の立ち
上り時間及び立ち下り時間に原因がある。矩形波信号の
急激な電圧遷移が集積回路の容量性の回路網に伝送され
ると、高レベルのトランジェント電流が発生して関連す
る装置に干渉を発生させるものとなり得る。
て、集積回路装置の全般に伝搬される矩形波信号の立ち
上り時間及び立ち下り時間に原因がある。矩形波信号の
急激な電圧遷移が集積回路の容量性の回路網に伝送され
ると、高レベルのトランジェント電流が発生して関連す
る装置に干渉を発生させるものとなり得る。
【０００４】
【課題を解決するための手段】従って、集積回路装置に
信号を供給する従来の装置及び方法に関連している欠点
を実質的に減少又は除去した信号駆動回路に対する要求
が発生した。
信号を供給する従来の装置及び方法に関連している欠点
を実質的に減少又は除去した信号駆動回路に対する要求
が発生した。
【０００５】本発明の教えによれば、集積回路装置にお
いて用いるクロック信号又は他の信号の立ち上り時間及
び立ち下り時間を制御することにより、従来の装置が有
する問題を除去した信号駆動回路が提供される。
いて用いるクロック信号又は他の信号の立ち上り時間及
び立ち下り時間を制御することにより、従来の装置が有
する問題を除去した信号駆動回路が提供される。
【０００６】本発明の一実施例によれば、クロック発生
器からの矩形波を入力した信号駆動回路が提供される。
この信号駆動回路は、第１のＰチャンネル・トランジス
タと、第１のＮチャンネル・トランジスタと、抵抗とを
有する第１のインバータを備えている。第２のインバー
タの出力が一対のコンデンサを介して入力回路にフィー
ドバックされる。前記第２のインバータは、第２のＰチ
ャンネル・トランジスタと、第２のＮチャンネル・トラ
ンジスタとを備えている。前記第２のインバータの出力
は負荷の寄生容量とゲート容量とからなる容量性の負荷
に接続されている。前記抵抗及び２つのコンデンサの動
作は、電磁放射を大きく低下させるように出力信号の立
ち上り時間及び立ち下り時間を制限させる前記第２のイ
ンバータの機能である。
器からの矩形波を入力した信号駆動回路が提供される。
この信号駆動回路は、第１のＰチャンネル・トランジス
タと、第１のＮチャンネル・トランジスタと、抵抗とを
有する第１のインバータを備えている。第２のインバー
タの出力が一対のコンデンサを介して入力回路にフィー
ドバックされる。前記第２のインバータは、第２のＰチ
ャンネル・トランジスタと、第２のＮチャンネル・トラ
ンジスタとを備えている。前記第２のインバータの出力
は負荷の寄生容量とゲート容量とからなる容量性の負荷
に接続されている。前記抵抗及び２つのコンデンサの動
作は、電磁放射を大きく低下させるように出力信号の立
ち上り時間及び立ち下り時間を制限させる前記第２のイ
ンバータの機能である。
【０００７】添付した図面を参照することにより、本発
明の教えを更に完全に理解することができる。
明の教えを更に完全に理解することができる。
【０００８】
【実施例】図１を参照すると、例えばフェーズ・ロック
・ループ回路を備えたクロック発生器１２に接続され、
概要的に１０により表された信号駆動回路が示されてい
る。クロック発生器１２は、１〜１０ＭＨｚ程度の周波
数を有する矩形波信号を含む入力信号を発生する。この
入力信号はＰチャンネル電界効果トランジスタ（Ｐ−Ｆ
ＥＴ）１４及びＮチャンネル電界効果トランジスタ（Ｎ
−ＦＥＴ）１６のゲートに供給される。Ｐ−ＦＥＴ１４
のソース及びバックゲートはＶCC電源に接続されてい
る。Ｐ−ＦＥＴ１４のドレインはノード１に接続されて
いる。Ｎ−ＦＥＴ１６のソース及びバックゲートは接地
電位に接続されている。Ｎ−ＦＥＴ１６のドレインはノ
ード２に接続されている。抵抗１８はノード１とノード
２との間に接続されている。ノード１は第２のＰ−ＦＥ
Ｔ２０のゲートに接続されている。Ｐ−ＦＥＴ２０のソ
ース及びバックゲートはＶCC電源に接続されている。Ｐ
−ＦＥＴ２０のドレインは出力ノードに接続されてい
る。
・ループ回路を備えたクロック発生器１２に接続され、
概要的に１０により表された信号駆動回路が示されてい
る。クロック発生器１２は、１〜１０ＭＨｚ程度の周波
数を有する矩形波信号を含む入力信号を発生する。この
入力信号はＰチャンネル電界効果トランジスタ（Ｐ−Ｆ
ＥＴ）１４及びＮチャンネル電界効果トランジスタ（Ｎ
−ＦＥＴ）１６のゲートに供給される。Ｐ−ＦＥＴ１４
のソース及びバックゲートはＶCC電源に接続されてい
る。Ｐ−ＦＥＴ１４のドレインはノード１に接続されて
いる。Ｎ−ＦＥＴ１６のソース及びバックゲートは接地
電位に接続されている。Ｎ−ＦＥＴ１６のドレインはノ
ード２に接続されている。抵抗１８はノード１とノード
２との間に接続されている。ノード１は第２のＰ−ＦＥ
Ｔ２０のゲートに接続されている。Ｐ−ＦＥＴ２０のソ
ース及びバックゲートはＶCC電源に接続されている。Ｐ
−ＦＥＴ２０のドレインは出力ノードに接続されてい
る。
【０００９】ノード２は第２のＮ−ＦＥＴ２２のゲート
に接続されている。Ｎ−ＦＥＴ２２のソース及びバック
ゲートは接地電位に接続されている。Ｎ−ＦＥＴ２２の
ドレインは「出力ノード」に接続されている。
に接続されている。Ｎ−ＦＥＴ２２のソース及びバック
ゲートは接地電位に接続されている。Ｎ−ＦＥＴ２２の
ドレインは「出力ノード」に接続されている。
【００１０】ノード１はコンデンサ２４を介して出力ノ
ードに接続されている。ノード２はコンデンサ２６を介
して「出力ノード」に接続されている。
ードに接続されている。ノード２はコンデンサ２６を介
して「出力ノード」に接続されている。
【００１１】抵抗１８は、例えば２．４ＫΩ（キロオー
ム）程度の抵抗値を有する多結晶抵抗でもよい。コンデ
ンサ２４は０．３９ｐＦ（ピコファラッド）程度の容量
を有するコンデンサである。コンデンサ２６は０．６９
ｐＦ程度の容量を有するコンデンサでもよい。Ｐ−ＦＥ
Ｔ１４は、５０ユニットの信号駆動回路１０に残留する
トランジスタに関連した寸法と電流搬送容量を有する。
Ｎ−ＦＥＴ１６は３３ユニットに関連した寸法を有す
る。Ｐ−ＦＥＴ２０は１、０００ユニットに関連した寸
法を有し、かつＮ−ＦＥＴ２２は７００ユニット関連の
寸法を有する。
ム）程度の抵抗値を有する多結晶抵抗でもよい。コンデ
ンサ２４は０．３９ｐＦ（ピコファラッド）程度の容量
を有するコンデンサである。コンデンサ２６は０．６９
ｐＦ程度の容量を有するコンデンサでもよい。Ｐ−ＦＥ
Ｔ１４は、５０ユニットの信号駆動回路１０に残留する
トランジスタに関連した寸法と電流搬送容量を有する。
Ｎ−ＦＥＴ１６は３３ユニットに関連した寸法を有す
る。Ｐ−ＦＥＴ２０は１、０００ユニットに関連した寸
法を有し、かつＮ−ＦＥＴ２２は７００ユニット関連の
寸法を有する。
【００１２】「出力ノード」は負荷コンデンサ２８を介
して接地電位に接続されている。負荷コンデンサ２８は
１０ｐＦ程度のコンデンサであってもよく、寄生的なリ
ード線容量に関連した容量性の負荷と信号駆動回路１０
に接続されている集積回路のゲート容量を表すことを意
図している。
して接地電位に接続されている。負荷コンデンサ２８は
１０ｐＦ程度のコンデンサであってもよく、寄生的なリ
ード線容量に関連した容量性の負荷と信号駆動回路１０
に接続されている集積回路のゲート容量を表すことを意
図している。
【００１３】動作において、Ｐ−ＦＥＴ１４及びＮ−Ｆ
ＥＴ１６の組み合わせにより、第１のインバータが形成
される。同様に、Ｐ−ＦＥＴ２０及びＮ−ＦＥＴ２２の
組み合わせにより、第２のインバータが形成される。入
力クロック信号はＰ−ＦＥＴ１４及びＮ−ＦＥＴ１６の
ゲートで並行して入力されて２回反転された後、「出力
ノード」に送出される。送出された出力信号は、電磁放
射を防止するために立ち上り時間及び立ち下り時間が緩
やかにされる。この立ち上り時間及び立ち下り時間は、
抵抗１８及びコンデンサ２４及び２６を流れる電流によ
り制御される。
ＥＴ１６の組み合わせにより、第１のインバータが形成
される。同様に、Ｐ−ＦＥＴ２０及びＮ−ＦＥＴ２２の
組み合わせにより、第２のインバータが形成される。入
力クロック信号はＰ−ＦＥＴ１４及びＮ−ＦＥＴ１６の
ゲートで並行して入力されて２回反転された後、「出力
ノード」に送出される。送出された出力信号は、電磁放
射を防止するために立ち上り時間及び立ち下り時間が緩
やかにされる。この立ち上り時間及び立ち下り時間は、
抵抗１８及びコンデンサ２４及び２６を流れる電流によ
り制御される。
【００１４】入力信号が立ち下り端に来ると、Ｐ−ＦＥ
Ｔ１４及びＮ−ＦＥＴ２２がオンになる。これは、Ｐ−
ＦＥＴ１４、抵抗１８、コンデンサ２６を通って「出力
ノード」へ流れる電流を設定するものであり、この電流
は負荷コンデンサ２８及びＮ−ＦＥＴ２２により消費さ
れる。抵抗１８の抵抗値及びコンデンサ２６の容量は、
立ち下り端が生起する速度を制限し、これによって急速
な立ち下り端を原因とする電磁放射を低減させる。
Ｔ１４及びＮ−ＦＥＴ２２がオンになる。これは、Ｐ−
ＦＥＴ１４、抵抗１８、コンデンサ２６を通って「出力
ノード」へ流れる電流を設定するものであり、この電流
は負荷コンデンサ２８及びＮ−ＦＥＴ２２により消費さ
れる。抵抗１８の抵抗値及びコンデンサ２６の容量は、
立ち下り端が生起する速度を制限し、これによって急速
な立ち下り端を原因とする電磁放射を低減させる。
【００１５】同様に、入力が立ち上り端に来ると、Ｐ−
ＦＥＴ２０及びＮ−ＦＥＴ１６がオンとなる。これはノ
ード２を急速にローにしてＮ−ＦＥＴ２２をオフにし、
次いでノード１をローにして「出力ノード」をＶCCに移
行させる。この作用は通過する電流を阻止し、従って雑
音を低減させる。「出力ノード」からコンデンサ２４を
流れ、かつ抵抗１８及びＮ−ＦＥＴ１６を介してアース
へ流れる電流を設定する。ここでも、立ち上り端の遷移
時間が抵抗１８及びコンデンサ２４の電流搬送容量によ
り制限される。従って、立ち上り端が緩やかにされて急
速な信号遷移を原因とする電磁放射を除去する。ここで
開示した抵抗１８、コンデンサ２４、Ｐ−ＦＥＴ１４、
Ｎ−ＦＥＴ１６、Ｐ−ＦＥＴ２０及びＮ−ＦＥＴ２２の
値は本発明の効果を教える目的のみを意図するものであ
って、本発明の範囲をこの実施例即ち特定の回路の実施
例に限定するように解釈すべきでないことを理解すべき
である。本発明の教えは、本発明の精神及び範囲から逸
脱することなく、種々の回路の実施に等しく適用可能で
ある。
ＦＥＴ２０及びＮ−ＦＥＴ１６がオンとなる。これはノ
ード２を急速にローにしてＮ−ＦＥＴ２２をオフにし、
次いでノード１をローにして「出力ノード」をＶCCに移
行させる。この作用は通過する電流を阻止し、従って雑
音を低減させる。「出力ノード」からコンデンサ２４を
流れ、かつ抵抗１８及びＮ−ＦＥＴ１６を介してアース
へ流れる電流を設定する。ここでも、立ち上り端の遷移
時間が抵抗１８及びコンデンサ２４の電流搬送容量によ
り制限される。従って、立ち上り端が緩やかにされて急
速な信号遷移を原因とする電磁放射を除去する。ここで
開示した抵抗１８、コンデンサ２４、Ｐ−ＦＥＴ１４、
Ｎ−ＦＥＴ１６、Ｐ−ＦＥＴ２０及びＮ−ＦＥＴ２２の
値は本発明の効果を教える目的のみを意図するものであ
って、本発明の範囲をこの実施例即ち特定の回路の実施
例に限定するように解釈すべきでないことを理解すべき
である。本発明の教えは、本発明の精神及び範囲から逸
脱することなく、種々の回路の実施に等しく適用可能で
ある。
【００１６】本発明の重要な技術効果は、信号の周波数
又は駆動容量に影響することなく、信号駆動回路１０か
ら出力される信号の立ち上り端及び立ち下り端が緩やか
にされるということである。出力信号を緩やかにするこ
とは、信号駆動回路１０それ自体内の構成部品に依存す
るものであり、従って負荷コンデンサ２８の容量に依存
するものではない。
又は駆動容量に影響することなく、信号駆動回路１０か
ら出力される信号の立ち上り端及び立ち下り端が緩やか
にされるということである。出力信号を緩やかにするこ
とは、信号駆動回路１０それ自体内の構成部品に依存す
るものであり、従って負荷コンデンサ２８の容量に依存
するものではない。
【００１７】本発明を詳細に説明したが、請求の範囲に
よってのみ定められる本発明の精神及び範囲から逸脱す
ることなく、ここで開示した教えに対して種々の変更、
変換、置換及び変形を行い得ることを理解すべきであ
る。
よってのみ定められる本発明の精神及び範囲から逸脱す
ることなく、ここで開示した教えに対して種々の変更、
変換、置換及び変形を行い得ることを理解すべきであ
る。
【００１８】以上の説明に関して更に以下の項を開示す
る。
る。
【００１９】（１）信号駆動回路において、第１及び第
２のトランジスタ、及び前記第１のトランジスタと前記
第２のトランジスタとの間に接続された抵抗を含む第１
のインバータと、前記第１のインバータに接続された第
２のインバータと、前記第１のトランジスタと前記抵抗
との間のノードと、前記第２のインバータの出力との間
に接続された第２のコンデンサとを備え、前記第１及び
第２のコンデンサ及び前記抵抗が前記第２のインバータ
からの出力信号の立ち上り時間及び立ち下り時間を制限
するように動作することを特徴とする信号駆動回路。
２のトランジスタ、及び前記第１のトランジスタと前記
第２のトランジスタとの間に接続された抵抗を含む第１
のインバータと、前記第１のインバータに接続された第
２のインバータと、前記第１のトランジスタと前記抵抗
との間のノードと、前記第２のインバータの出力との間
に接続された第２のコンデンサとを備え、前記第１及び
第２のコンデンサ及び前記抵抗が前記第２のインバータ
からの出力信号の立ち上り時間及び立ち下り時間を制限
するように動作することを特徴とする信号駆動回路。
【００２０】（２）前記第２のインバータは共に接続さ
れた第３及び第４のトランジスタを備え、前記第２のイ
ンバータの出力は前記第３のトランジスタと前記第４の
トランジスタとの間のノードから発生されることを特徴
とする第１項記載の信号駆動回路。
れた第３及び第４のトランジスタを備え、前記第２のイ
ンバータの出力は前記第３のトランジスタと前記第４の
トランジスタとの間のノードから発生されることを特徴
とする第１項記載の信号駆動回路。
【００２１】（３）前記第３のトランジスタはドレイン
を有するＰチャンネル・トランジスタを備え、かつ前記
第４のトランジスタは前記第３のトランジスタのドレイ
ンに接続されたドレインを有するＮチャンネル電界効果
トランジスタを備えたことを特徴とする第２項記載の信
号駆動回路。
を有するＰチャンネル・トランジスタを備え、かつ前記
第４のトランジスタは前記第３のトランジスタのドレイ
ンに接続されたドレインを有するＮチャンネル電界効果
トランジスタを備えたことを特徴とする第２項記載の信
号駆動回路。
【００２２】（４）前記第１のランジスタは前記抵抗に
接続されたドレインを有するＰチャンネル電界効果トラ
ンジスタを備え、かつ前記第２のトランジスタは前記抵
抗に接続されたドレインを有するＮチャンネル電界効果
トランジスタを備え、前記第１及び第２のトランジスタ
は前記抵抗を介して共に接続されていることを特徴とす
る第１項記載の信号駆動回路。
接続されたドレインを有するＰチャンネル電界効果トラ
ンジスタを備え、かつ前記第２のトランジスタは前記抵
抗に接続されたドレインを有するＮチャンネル電界効果
トランジスタを備え、前記第１及び第２のトランジスタ
は前記抵抗を介して共に接続されていることを特徴とす
る第１項記載の信号駆動回路。
【００２３】（５）更に、前記第１のインバータの入力
に接続され、かつ矩形波信号を発生し、かつ前記第１の
インバータの入力に前記矩形波信号を伝送するように動
作可能なクロック発生器回路を備えていることを特徴と
する第１項記載の信号駆動回路。
に接続され、かつ矩形波信号を発生し、かつ前記第１の
インバータの入力に前記矩形波信号を伝送するように動
作可能なクロック発生器回路を備えていることを特徴と
する第１項記載の信号駆動回路。
【００２４】（６）前記クロック発生器回路はフェーズ
・ロック・ループ回路を備えていることを特徴とする第
５項記載の信号駆動回路。
・ロック・ループ回路を備えていることを特徴とする第
５項記載の信号駆動回路。
【００２５】（７）前記第１及び第２のトランジスタは
それぞれゲートを備え、かつ前記フェーズ・ロック・ル
ープ回路から出力される前記矩形波信号は前記第１及び
第２のトランジスタのゲートに並列に入力されることを
特徴とする第５項記載の信号駆動回路。
それぞれゲートを備え、かつ前記フェーズ・ロック・ル
ープ回路から出力される前記矩形波信号は前記第１及び
第２のトランジスタのゲートに並列に入力されることを
特徴とする第５項記載の信号駆動回路。
【００２６】（８）信号駆動回路において、ソース、ド
レイン及びゲートを有する第１のトランジスタであっ
て、そのソースを第１の所定電圧レベルに接続した前記
第１のトランジスタと、ソース、ドレイン及びゲートを
有する第２のトランジスタであって、そのソースを第２
の所定電圧レベルに接続した前記第２のトランジスタ
と、前記第１及び第２のトランジスタのゲートに接続さ
れ、かつ矩形波入力信号を発生するように動作可能なフ
ェーズ・ロック・ループと、ソース、ドレイン及びゲー
トを有する第３のトランジスタであって、そのゲートを
第１のトランジスタのドレインに接続し、そのソースを
前記第１の所定電圧レベルに接続した前記第３のトラン
ジスタと、ソース、ドレイン及びゲートを有する第４の
トランジスタであって、そのゲートを第２のトランジス
タのドレインに接続し、そのトランジスタのソースを前
記第２の所定電圧レベルに接続し、前記第３及び第４の
トランジスタのドレインを出力ノードを形成するように
互いに接続した前記第４のトランジスタと、前記出力ノ
ードと前記第３のトランジスタのゲートとの間に接続さ
れた第１のコンデンサと、前記出力ノードと前記第４の
トランジスタのゲートとの間に接続された第２のコンデ
ンサとを備え、前記第１及び第２のコンデンサ、及び前
記抵抗は前記出力ノードから出力される出力の立ち上り
時間及び立ち下り時間を制限するように動作することを
特徴とする信号駆動回路。
レイン及びゲートを有する第１のトランジスタであっ
て、そのソースを第１の所定電圧レベルに接続した前記
第１のトランジスタと、ソース、ドレイン及びゲートを
有する第２のトランジスタであって、そのソースを第２
の所定電圧レベルに接続した前記第２のトランジスタ
と、前記第１及び第２のトランジスタのゲートに接続さ
れ、かつ矩形波入力信号を発生するように動作可能なフ
ェーズ・ロック・ループと、ソース、ドレイン及びゲー
トを有する第３のトランジスタであって、そのゲートを
第１のトランジスタのドレインに接続し、そのソースを
前記第１の所定電圧レベルに接続した前記第３のトラン
ジスタと、ソース、ドレイン及びゲートを有する第４の
トランジスタであって、そのゲートを第２のトランジス
タのドレインに接続し、そのトランジスタのソースを前
記第２の所定電圧レベルに接続し、前記第３及び第４の
トランジスタのドレインを出力ノードを形成するように
互いに接続した前記第４のトランジスタと、前記出力ノ
ードと前記第３のトランジスタのゲートとの間に接続さ
れた第１のコンデンサと、前記出力ノードと前記第４の
トランジスタのゲートとの間に接続された第２のコンデ
ンサとを備え、前記第１及び第２のコンデンサ、及び前
記抵抗は前記出力ノードから出力される出力の立ち上り
時間及び立ち下り時間を制限するように動作することを
特徴とする信号駆動回路。
【００２７】（９）前記第３のトランジスタはＰチャン
ネル電界効果トランジスタを備え、かつ前記第４のトラ
ンジスタはＮチャンネル電界効果トランジスタを備えて
いることを特徴とする第８項記載の信号駆動回路。
ネル電界効果トランジスタを備え、かつ前記第４のトラ
ンジスタはＮチャンネル電界効果トランジスタを備えて
いることを特徴とする第８項記載の信号駆動回路。
【００２８】（１０）前記第１のトランジスタは前記抵
抗に接続されたドレインを有するＰチャンネル電界効果
トランジスタを備え、かつ前記第２のトランジスタは前
記抵抗に接続されたドレインを有するＮチャンネル電界
効果トランジスタを備え、前記第１及び第２のトランジ
スタは前記抵抗を介して共に接続されていることを特徴
とする第８項記載の信号駆動回路。
抗に接続されたドレインを有するＰチャンネル電界効果
トランジスタを備え、かつ前記第２のトランジスタは前
記抵抗に接続されたドレインを有するＮチャンネル電界
効果トランジスタを備え、前記第１及び第２のトランジ
スタは前記抵抗を介して共に接続されていることを特徴
とする第８項記載の信号駆動回路。
【００２９】（１１）更に、前記出力ノードに接続され
た容量性の負荷を備えていることを特徴とする第８項記
載の信号駆動回路。
た容量性の負荷を備えていることを特徴とする第８項記
載の信号駆動回路。
【００３０】（１２）Ｐ−ＦＥＴ（１４）、Ｎ−ＦＥＴ
（１６）及び抵抗（１８）を有する第１のインバータを
備えた信号駆動回路（１０）を提供する。第２のインバ
ータはＰ−ＦＥＴ（２０）及びＮ−ＦＥＴ（２２）を備
える。前記抵抗（１８）、コンデンサ（２４）及び（２
６）は前記出力駆動信号の遷移時間を制限して前記出力
信号における急激な遷移時間を原因とする電磁放射を制
御させる。前記信号駆動回路１０はそれが駆動する容量
性の負荷（２８）の容量から独立している。
（１６）及び抵抗（１８）を有する第１のインバータを
備えた信号駆動回路（１０）を提供する。第２のインバ
ータはＰ−ＦＥＴ（２０）及びＮ−ＦＥＴ（２２）を備
える。前記抵抗（１８）、コンデンサ（２４）及び（２
６）は前記出力駆動信号の遷移時間を制限して前記出力
信号における急激な遷移時間を原因とする電磁放射を制
御させる。前記信号駆動回路１０はそれが駆動する容量
性の負荷（２８）の容量から独立している。
【図１】本発明の教えにより構築された信号駆動回路を
概要的に示す図。
概要的に示す図。
１０ 信号駆動回路 １２ クロック発生器 １４、２０ Ｐ−ＦＥＴ １６、２２ Ｎ−ＦＥＴ １８ 抵抗 ２４、２６ コンデンサ ２８ 負荷コンデンサ
Claims (1)
- 【請求項１】 信号駆動回路において、 第１及び第２のトランジスタ、及び前記第１のトランジ
スタと前記第２のトランジスタとの間に接続された抵抗
を含む第１のインバータと、 前記第１のインバータに接続された第２のインバータ
と、 前記第１のトランジスタと前記抵抗との間のノードと、
前記第２のインバータの出力との間に接続された第２の
コンデンサとを備え、前記第１及び第２のコンデンサ及
び前記抵抗が前記第２のインバータからの出力信号の立
ち上り時間及び立ち下り時間を制限するように動作する
ことを特徴とする信号駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US209858 | 1994-03-11 | ||
| US08/209,858 US5537067A (en) | 1994-03-11 | 1994-03-11 | Signal driver circuit operable to control signal rise and fall times |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823268A true JPH0823268A (ja) | 1996-01-23 |
Family
ID=22780608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051038A Pending JPH0823268A (ja) | 1994-03-11 | 1995-03-10 | 信号駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5537067A (ja) |
| JP (1) | JPH0823268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214643A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 通信ドライバ回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774009A (en) * | 1997-02-14 | 1998-06-30 | Standard Microsystems Corporation | RTC oscillator amplifier circuit with improved noise immunity |
| US5872473A (en) * | 1997-03-31 | 1999-02-16 | Cypress Semiconductor Corp. | Low speed driver for use with the universal serial bus |
| US6066971A (en) | 1997-10-02 | 2000-05-23 | Motorola, Inc. | Integrated circuit having buffering circuitry with slew rate control |
| JP3436296B2 (ja) * | 1997-10-09 | 2003-08-11 | セイコーエプソン株式会社 | 容量性負荷駆動回路および記録ヘッド駆動回路 |
| US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
| JPH11355123A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 動的しきい値ｍｏｓトランジスタを用いたバッファ |
| US6191628B1 (en) | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
| JP3216126B2 (ja) * | 1999-01-29 | 2001-10-09 | 日本電気株式会社 | 過渡電流生成方法、過渡電流生成回路、半導体集積回路及び論理回路 |
| US6937072B1 (en) | 1999-08-25 | 2005-08-30 | Infineon Technologies Ag | Driver circuit and method for operating a driver circuit |
| DE19955758A1 (de) | 1999-11-19 | 2001-05-31 | Infineon Technologies Ag | Verfahren zur Kommunikation mit einem eingebauten Sensor, insbesondere einem Drehzahlsensor |
| US6373297B1 (en) * | 2001-01-09 | 2002-04-16 | Tli, Inc. | Input buffer capable of achieving quick response |
| US6552583B1 (en) * | 2001-10-11 | 2003-04-22 | Pericom Semiconductor Corp. | ESD-protection device with active R-C coupling to gate of large output transistor |
| US6879190B2 (en) * | 2002-04-04 | 2005-04-12 | The Regents Of The University Of Michigan | Low-power driver with energy recovery |
| JP4404756B2 (ja) * | 2004-12-07 | 2010-01-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| JP4744999B2 (ja) * | 2005-09-15 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 出力バッファ回路 |
| JP4887757B2 (ja) * | 2005-11-25 | 2012-02-29 | パナソニック電工株式会社 | 点灯装置及び照明装置 |
| KR20070107963A (ko) * | 2006-05-04 | 2007-11-08 | 페어차일드코리아반도체 주식회사 | 고전압 게이트 드라이버용 로직회로 |
| US7973565B2 (en) * | 2007-05-23 | 2011-07-05 | Cyclos Semiconductor, Inc. | Resonant clock and interconnect architecture for digital devices with multiple clock networks |
| US8362811B2 (en) * | 2009-10-12 | 2013-01-29 | Cyclos Semiconductor, Inc. | Architecture for single-stepping in resonant clock distribution networks |
| CN107134992A (zh) * | 2017-06-29 | 2017-09-05 | 合肥灿芯科技有限公司 | 输入输出驱动电路 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295062A (en) * | 1979-04-02 | 1981-10-13 | National Semiconductor Corporation | CMOS Schmitt trigger and oscillator |
| JPS60694A (ja) * | 1983-06-15 | 1985-01-05 | Hitachi Ltd | 半導体メモリ |
| JPH0659024B2 (ja) * | 1985-12-23 | 1994-08-03 | 日本電気株式会社 | 時定数回路 |
| US4947063A (en) * | 1987-10-09 | 1990-08-07 | Western Digital Corporation | Method and apparatus for reducing transient noise in integrated circuits |
| US4924120A (en) * | 1988-06-29 | 1990-05-08 | Texas Instruments Incorporated | Low noise output circuit |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| JPH0812986B2 (ja) * | 1989-06-20 | 1996-02-07 | 日本電気株式会社 | 遅延回路 |
| US5120992A (en) * | 1991-07-03 | 1992-06-09 | National Semiconductor Corporation | CMOS output driver with transition time control circuit |
-
1994
- 1994-03-11 US US08/209,858 patent/US5537067A/en not_active Expired - Lifetime
-
1995
- 1995-03-10 JP JP7051038A patent/JPH0823268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214643A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 通信ドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5537067A (en) | 1996-07-16 |
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