KR100376260B1 - 오실레이터 - Google Patents

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Abstract

본 발명은 오실레이터에 관한 것으로, 인에이블 바 신호에 따라 기준 전압과 제 1 전압을 비교하여 그에 따라 다수의 제어 신호를 출력하기 위한 제어 신호 생성부와, 인에이블 신호와 다수의 제어 신호에 따라 가변되는 제 1 및 제 2 기준 오실레이팅 신호를 출력하기 위한 기준 오실레이팅 신호 생성부와, 동작 신호 및 상기 제 1 및 제 2 기준 오실레이팅 신호에 따라 주기가 결정되는 오실레이팅 신호를 출력하기 위한 오실레이팅 신호 생성부를 포함하여 이루어져, 펌핑 전압이 일정한 전압 레벨 이상으로 상승하면 오실레이팅 신호의 주기를 조절하여 동작 전류를 감소시킬 수 있는 오실레이터에 관한 것이다.

Description

오실레이터{Oscillator}
본 발명은 오실레이터에 관한 것으로, 특히 비트라인 펌핑 회로의 펌핑 전압을 생성하기 위한 오실레이터의 주기를 펌핑 전압이 일정한 전압 레벨 이상으로 상승하면 조절하여 동작 전류를 감소시킬 수 있는 오실레이터에 관한 것이다.
반도체 메모리 소자에 소정의 동작을 실시하기 위해 메모리 셀의 드레인 단자에는 외부에서 인가하는 전원 전압보다 높은 전압을 인가하여야 한다. 이를 위해 드레인 단자에는 펌핑 회로를 이용하여 전원 전압보다 높은 전압을 생성하여 인가한다. 펌핑 전압은 메모리 셀의 허용 전압의 모든 조건에서도 같은 전압 레벨과 최대 프로그램 전류를 만족시켜야 한다.
도 1은 종래의 비트라인 펌핑 회로의 구성도로서, 인에이블 신호(EN)에 따라 오실레이팅 신호(OSC)를 발생하는 오실레이터(11)와, 인에이블 신호(EN)와 오실레이팅 신호(OSC)를 이용하여 전원 전압보다 높은 전압을 생성하는 펌핑 회로(12)와, 인에이블 신호(EN)에 따라 펌핑 회로(12)의 출력 신호를 조절하여 비트라인에 인가하는 레귤레이터(13)로 구성된다.
상기와 같이 구성되는 종래의 비트라인 펌핑 회로는 도 2(a) 및 도 2(b)와 같은 오실레이터를 사용함으로써 셀을 구동시키는 과정에서 동일한 레벨의 펌핑 전압을 출력하게 된다. 종래의 오실레이터는 도 2(a)에 도시된 제 1 및 제 2 기준 오실레이팅 신호(OSCREF 및 OSCREFb)를 생성하는 기준 오실레이팅 신호 생성부와, 제 1 및 제 2 기준 오실레이팅 신호(OSCREF 및 OSCREFb)에 따라 주기를 결정하여 오실레이팅 신호(OSC)를 생성하는 오실레이팅 신호 생성부로 구성된다.
도 2(a)에 도시된 바와 같이 기준 오실레이팅 신호 생성부는 다음과 같이 구성된다. 제 1 내지 제 3 인버터(I11 내지 I13)는 인에이블 신호(EN)을 소정 시간 지연 및 반전시킨다. 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 제 1 PMOS 트랜지스터 (P11) 및 저항(R11)이 접속되고, 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)는 제 1 내지 제 3 인버터(I11 내지 I13)를 통해 출력되는 인에이블 바 신호(ENb)에 따라 구동된다. 한편, 전원 단자(Vcc)와 제 2 노드(Q12) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속되고, 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 1 노드(Q11)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 여기서, 제 1 노드(Q11)의 전위는 제 2 기준 오실레이팅 신호(OSCREFb)가 되고, 제 2 노드(Q12)의 전위는 제 1 기준 오실레이팅 신호(OSCREF)가 된다. 또한, 저항(R11)은 제 1 PMOS 트랜지스터(P11)를 통해 인가되는 전원 전압(Vcc)을 소정 전압으로 저하시켜 제 1 노드(Q11)의 전위에 의해 제 2 NMOS 트랜지스터(N12)가 완전히 턴온되지 않는 전위를 유지하도록 한다.
도 2(b)에 도시된 바와 같이 오실레이팅 신호 생성부는 다수의 인버터가 접속된 구조를 가지고 있는데, 짝수개의 인버터로 구성되어 최종 출력은 최초 입력과 반대의 위상으로 출력되고, 최종 출력은 피드백되어 다시 최초 입력으로 된다. 이에 따라 오실레이팅 신호(OSC)는 로우 상태와 하이 상태를 반복하여 출력하게 된다. 제 1 기준 오실레이팅 신호(OSCREF)는 제 1 내지 제 4 PMOS 트랜지스터(P21 내지 P24)의 게이트 단자에 인가되어 이들을 구동시키고, 제 2 기준 오실레이팅 신호(OSCREFb)는 제 1 내지 제 4 NMOS 트랜지스터(N21 내지 N24)의 게이트 단자에 인가되어 이들을 구동시킨다. 한편, 제 5 PMOS 트랜지스터(P25)와 제 5 NMOS 트랜지스터(N25)는 입력 신호를 반전시키는 인버터로 작용한다.
상기와 같이 구성되는 종래의 오실레이터의 구동 방법을 설명하면 다음과 같다.
하이 상태의 인에이블 신호(EN)가 인가되면, 제 1 내지 제 3 인버터(I11 내지 I13)를 통해 로우 상태로 반전된다(ENb). 로우 상태의 인에이블 바 신호(ENb)에 제 1 PMOS 트랜지스터(P11)는 턴온되고, 제 1 NMOS 트랜지스터(N11)는 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P11)을 통해 전원 전압(Vcc)이 제 1 노드(Q11)로 공급된다. 그런데, 제 1 노드(Q11)로 공급되는 전원 전압(Vcc)은 저항(R11)에 의해 소정 전압 강하된다. 따라서, 제 1 노드(Q11)는 제 2 NMOS 트랜지스터(N12)를 완전히 턴온시키지 않고 약하게 턴온시키는 전위를 유지한다. 제 2 NMOS 트랜지스터 (N12)가 약하게 턴온되므로 제 2 노드(Q12)의 전위도 소정 전위를 유지하게 된다. 소정 전위를 유지하는 제 2 노드(Q12)의 전위에 의해 제 2 PMOS 트랜지스터(P12)도 약하게 턴온된다. 이에 의해 제 2 기준 오실레이팅 신호(OSCREFb)로 사용되는 제 1 노드(Q11)의 전위는 예를들어 약 3V를 유지하게 되고, 제 1 기준 오실레이팅 신호 (OSCREF)로 사용되는 제 2 노드(Q12)의 전위는 약 2V를 유지하게 된다.
제 1 및 제 2 기준 오실레이팅 신호(OSCREF 및 OSCREFb)는 오실레이팅 신호 생성부에서 오실레이팅 신호(OSC)의 주기를 결정하기 위해 사용된다. 제 1 기준 오실레이팅 신호(OSCREF)에 의해 제 1 내지 제 4 PMOS 트랜지스터(P21 내지 P24)가약하게 턴온되고, 제 2 기준 오실레이팅 신호(OSCREFb)에 의해 제 1 내지 제 4 NMOS 트랜지스터(N21 내지 N24)가 약하게 턴온된 상태에서 초기 입력 신호(P6)가 로우 상태로 인가되어 제 5 PMOS 트랜지스터(P25)를 턴온시켜 두번째단의 인버터로 하이 상태의 신호가 입력된다. 이러한 작용을 반복하면 마지막단의 출력 신호는 하이 상태로 출력되고, 이 신호가 다시 첫번째단의 입력으로 피드백된다. 이러한 동작에 의해 오실레이팅 신호(OSC)는 위상이 반대인 신호를 반복해서 출력한다.
그런데, 상기와 같이 구성 및 구동되어 펌핑 회로를 구동시키기 위한 종래의 오실레이터는 메모리 셀의 동작이 진행되는 동안에 계속 같은 레벨의 오실레이팅 신호를 출력하고 이에 의해 계속 같은 레벨의 펌핑 전압을 출력한다. 이에 따라 프로그램 전류가 과도하게 소모되어 소자의 구동 능력을 저하시킨다.
본 발명의 목적은 메모리 셀의 동작에 따라 과도한 전류 소모를 방지함으로써 소자의 구동 능력을 향상시킬 수 있는 오실레이터를 제공하는데 있다.
본 발명의 다른 목적은 가변 저항을 이용하여 주기를 변화시켜 오실레이팅 신호를 생성함으로써 펌핑 회로의 과도한 전류 소모를 방지할 수 있는 오실레이터를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블 바 신호에 따라 기준 전압과 제 1 전압을 비교하여 그에 따라 다수의 제어 신호를 출력하기 위한 제어 신호 생성부와, 인에이블 신호와 다수의 제어 신호에 따라 가변되는 제 1 및 제 2 기준 오실레이팅 신호를 출력하기 위한 기준 오실레이팅 신호 생성부와, 동작 신호 및 상기 제 1 및 제 2 기준 오실레이팅 신호에 따라 주기가 결정되는 오실레이팅 신호를 출력하기 위한 오실레이팅 신호 생성부를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 비트라인 펌핑 회로의 구성도.
도 2(a) 및 도 2(b)는 종래의 오실레이터 회로도.
도 3은 본 발명에 따른 비트라인 펌핑 회로의 구성도.
도 4(a) 내지 도 4(c)는 본 발명에 따른 오실레이터 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 오실레이터 12 및 22 : 펌핑 회로
13 및 23 : 레귤레이터 24 : 다이오드 체인
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 오실레이터가 적용된 비트라인 펌핑 회로의 구성도로서, 인에이블 신호(EN)에 따라 오실레이팅 신호(OSC)를 발생하는 오실레이터(21)와, 인에이블 신호(EN)와 오실레이팅 신호(OSC)를 이용하여 전원 전압보다 높은 펌핑 전압을 생성하는 펌핑 회로(22)와, 인에이블 신호(EN)에 따라 펌핑 회로(22)의 출력 신호를 조절하여 비트라인에 인가하는 레귤레이터(33)로 구성되며, 펌핑 회로(22)의 출력 전압을 분배하여 펌핑 분배 전압을(VPPD INT)를 생성하기 위한 다이오드 체인(24)으로 구성된다.
상기와 같이 구성되는 본 발명에 따른 비트라인 펌핑 회로는 도 4(a) 내지 도 4(c)와 같은 오실레이터를 사용함으로써 셀을 구동시키는 과정에서 펌핑 전압을 조절하여 출력하게 된다. 본 발명에 따른 오실레이터는 도 4(a)에 도시된 인에이블바 신호(ENb)에 따라 기준 전압(Vref)과 펌핑 회로의 출력 신호가 다이오드 체인에 의해 분배된 펌핑 분배 전압(VPPD INT)을 비교하여 제 1 내지 제 3 제어 신호(S1 내지 S3)를 출력하는 제어 신호 생성부와, 도 4(b)에 도시된 인에이블 신호(EN)와 제 1 내지 제 3 제어 신호(S1 내지 S3)에 따라 가변되는 제 1 및 제 2 기준 오실레이팅 신호 (OSCREF 및 OSCREFb)를 생성하는 기준 오실레이팅 신호 생성부와, 도 4(c)에 도시된 제 1 및 제 2 기준 오실레이팅 신호(OSCREF 및 OSCREFb)에 따라 주기를 결정하여 오실레이팅 신호(OSC)를 생성하는 오실레이팅 신호 생성부로 구성된다.
도 4(a)에 도시된 바와 같이 제어 신호 생성부는 다음과 같이 구성된다. 전원 단자(Vcc)와 제 1 노드(Q31) 사이에 인에이블 바 신호(ENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P31)가 접속된다. 제 1 노드(Q31)와 제 2 노드(Q32) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P32)가 접속된다. 제 2 노드(Q32)와 접지 단자(Vss) 사이에 펌핑 분배 전압(VPPD INT)에 따라 구동되는 제 1 NMOS 트랜지스터(N31)가 접속된다. 제 1 노드(Q31)와 제 3 노드(Q32) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P33)가 접속된다. 제 3 노드(Q33)와 접지 단자(Vss) 사이에 기준 전압(Vref)에 따라 구동되는 제 2 NMOS 트랜지스터(N32)가 접속된다. 제 3 노드(Q33)와 제 4 노드(Q34) 사이에 제 3 노드(Q33)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N33)와 제 4 노드(Q34)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N36)가 병렬 접속된다. 제 4 노드 (Q34)와 제 5 노드(Q35) 사이에 제 4 노드(Q34)의 전위에 따라 구동되는 제 4 NMOS트랜지스터(N34)와 제 5 노드(Q35)의 전위에 따라 구동되는 제 7 NMOS 트랜지스터 (N37)가 병렬 접속된다. 제 5 노드(Q35)와 접지 단자(Vss) 사이에 제 5 노드(Q35)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N35)가 접속된다. 상기 제 3, 제 4 및 제 5 노드(Q33, Q34 및 Q35)의 전위는 제 1 내지 제 3 제어 신호로 사용된다.
도 4(b)에 도시된 바와 같이 기준 오실레이팅 신호 생성부는 다음과 같이 구성된다. 제 1 내지 제 3 인버터(I41 내지 I43)는 인에이블 신호(EN)를 소정 시간 지연 및 반전시킨다. 전원 단자(Vcc)와 제 1 노드(Q41) 사이에 제 1 PMOS 트랜지스터(P41) 및 저항(R41)이 접속되고, 제 1 노드(Q41)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N41)가 접속된다. 제 1 PMOS 트랜지스터(P41) 및 제 1 NMOS 트랜지스터(N41)는 제 1 내지 제 3 인버터(I41 내지 I43)를 통해 출력되는 인에이블 바 신호(ENb)에 따라 구동된다. 한편, 전원 단자(Vcc)와 제 2 노드(Q42) 사이에 제 2 노드(Q42)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P42)가 접속되고, 제 2 노드(Q42)와 접지 단자(Vss) 사이에 제 1 노드(Q41)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N42)가 접속된다. 또한, 제 1 노드(Q41)와 접지 단자(Vss) 사이의 제 1 지류에 제 1 노드(Q41)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N43)가 접속된다. 제 1 노드(Q41)와 접지 단자(Vss) 사이의 제 2 지류에 제 1 노드(Q41)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N44) 및 제 1 제어 신호(S1)에 따라 구동되는 제 5 NMOS 트랜지스터(N45)가 직렬 접속된다. 제 1 노드(Q41)와 접지 단자(Vss) 사이의 제 3 지류에 제 1 노드(Q41)의 전위에 따라 구동되는 제 6 NMOS 트랜지스터(N46) 및 제 2 제어 신호(S2)에 따라 구동되는 제 7 NMOS 트랜지스터(N47)가 직렬 접속된다. 제 1 노드(Q41)와 접지 단자(Vss) 사이의 제 4 지류에는 제 1 노드(Q41)의 전위에 따라 구동되는 제 8 NMOS 트랜지스터(N48) 및 제 3 제어 신호(S3)에 따라 구동되는 제 9 NMOS 트랜지스터(N49)가 직렬 접속된다. 여기서, 제 1 노드(Q41)의 전위는 제 2 기준 오실레이팅 신호(OSCREFb)가 되고, 제 2 노드(Q42)의 전위는 제 1 기준 오실레이팅 신호(OSCREF)가 된다. 또한, 저항(R41)은 제 1 PMOS 트랜지스터(P41)를 통해 인가되는 전원 전압(Vcc)을 소정 전압으로 저하시켜 제 1 노드(Q41)의 전위에 의해 제 2 NMOS 트랜지스터(N42)가 완전히 턴온되지 않는 전위를 유지하도록 한다. 그리고, 제 1 노드(Q41)와 접지 단자(Vss) 사이에 제 1 내지 제 4 지류로 병렬 접속된 각각의 트랜지스터는 제 1 내지 제 3 제어 신호(S1 내지 S3)에 따라 제 1 노드(Q41)의 전위를 조절한다.
도 4(c)에 도시된 바와 같이 오실레이팅 신호 생성부는 다수의 인버터가 접속된 구조를 가지고 있는데, 짝수개의 인버터로 구성되어 최종 출력은 최초 입력과 반대의 위상으로 출력되고, 최종 출력은 피드백되어 다시 최초 입력으로 된다. 이에 따라 오실레이팅 신호(OSC)는 로우 상태와 하이 상태를 반복하여 출력하게 된다. 제 1 기준 오실레이팅 신호(OSCREF)는 제 1 내지 제 4 PMOS 트랜지스터(P51 내지 P54)의 게이트 단자에 인가되어 이들을 구동시키고, 제 2 기준 오실레이팅 신호(OSCREFb)는 제 1 내지 제 4 NMOS 트랜지스터(N51 내지 N54)의 게이트 단자에 인가되어 이들을 구동시킨다. 한편, 제 5 PMOS 트랜지스터(P55)와 제 5 NMOS 트랜지스터(N55)는 입력 신호를 반전시키는 인버터로 작용한다.
상기와 같이 구성되는 본 발명에 따른 오실레이터의 구동 방법을 설명하면 다음과 같다.
먼저, 도 4(a)의 제어 신호 발생부의 구동 방법을 설명하면, 인에이블 신호(EN)가 하이 상태로 인가되면 그 반전 신호인 인에이블 바 신호(ENb) 신호는 로우 상태로 인가되어 제 1 PMOS 트랜지스터(P31)가 턴온된다. 턴온된 제 1 PMOS 트랜지스터(P31)를 통해 전원 전압(Vcc)이 제 1 노드(Q31)로 공급된다. 이때, 펌핑 회로의 출력 신호가 다이오드 체인에 의해 분배된 펌핑 분배 전압(VPPD INT)과 기준 전압(Vref)을 비교하여 펌핑 분배 전압(VPPD INT)이 기준 전압(Vref)보다 높으면 제 1 NMOS 트랜지스터(N31)의 턴온된 양이 제 2 NMOS 트랜지스터(N32)보다 높으므로 제 2 노드(Q32)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q32)의 전위에 의해 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)는 턴온된다. 이에 따라 전원 전압(Vcc)은 제 1 NMOS 트랜지스터(N31)를 통해 접지 단자(Vss)로 패스되어 제 2 노드(Q32)는 로우 상태를 계속 유지한다. 한편, 제 3 노드(Q33)는 제 2 NMOS 트랜지스터(N32)를 통해 전류가 패스되지 않으므로 하이 상태를 유지하게 된다. 제 3 노드(Q33)가 하이 상태를 유지하므로 제 3 노드(Q33)과 연결된 제 4 노드(Q34) 및 제 5 노드(Q35)도 하이 상태를 유지한다. 이러한 제 3 내지 제 5 노드 (Q33 내지 Q35)의 전위는 제 1 내지 제 3 제어 신호(S1 내지 S3)로 동작한다. 그런데, 펌핑 분배 전압(VPPD INT)이 기준 전압(Vref)보다 낮을 경우 제 2 노드(Q32)는 로우 상태로 되고, 제 3 노드(Q33)도 로우 상태로 된다. 따라서, 제 4 및 제 5 노드(Q34 및 Q35)도 로우 상태로 된다. 즉, 펌핑 전압이 설정된 전압보다 높게 출력될 경우 펌핑 분배 전압(VPPD INT)도 높게 출력되고, 이 전압이 기준 전압(Vref)보다 높아 제 1 내지 제 3 제어 신호(S1 내지 S3) 역할을 하는 제 3 내지 제 5 노드 (Q34 내지 Q35)의 전위도 높아지게 된다.
도 4(b)의 기준 오실레이팅 신호 생성부의 구동 방법을 설명하면, 하이 상태의 인에이블 신호(EN)가 인가되어 제 1 내지 제 3 인버터(I41 내지 I43)를 통해 로우 상태로 반전된다(ENb). 로우 상태의 인에이블 바 신호(ENb)에 의해 제 1 PMOS 트랜지스터(P41)는 턴온되고, 제 1 NMOS 트랜지스터(N41)는 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P41)를 통해 전원 전압(Vcc)이 제 1 노드(Q41)로 공급된다. 그런데, 제 1 노드(Q41)로 공급되는 전원 전압(Vcc)은 저항(R41)에 의해 소정 전압 강하된다. 따라서, 제 1 노드(Q41)는 제 2 NMOS 트랜지스터(N42)를 완전히 턴온시키지 않고 약하게 턴온시키는 전위를 유지한다. 그리고, 제 1 노드(Q41)와 접지 단자(Vss) 사이에 접속된 제 3 NMOS 트랜지스터(N43)를 통해 제 1 노드(Q41)의 전위는 더 강하된다. 이 상태에서 높은 펌핑 전압에 따라 제어 신호 발생부에서 제 1 내지 제 3 제어 신호(S1 내지 S3)가 하이 상태로 인가되면, 제 5, 제 7 및 제 9 NMOS 트랜지스터(N45, N47 및 N49)를 턴온시킨다. 이에 의해 제 1 노드(Q41)와 접지 단자(Vss) 사이에 NMOS 트랜지스터로 구성된 제 1 내지 제 4 지류가 접지 단자(Vss)와 전류 경로를 설정하여 제 1 노드(Q41)의 전위를 그 만큼 더 하강한다. 이에 의해 제 2 NMOS 트랜지스터(N42)는 종래보다 아주 약하게 턴온되고, 또한 제 2 기준 오실레이팅 신호(OSCREFb)도 낮아지게 된다. 반면에, 제 1 기준 오실레이팅 신호(OSCREF)는 제 2 기준 오실레이팅 신호(OSCREFb)가 낮아짐에 따라 높아지게 도니다.
도 4(c)의 오실레이팅 신호 생성부의 구동 방법을 설명하면, 제 1 및 제 2 기준 오실레이팅 신호(OSCREF 및 OSCREFb)는 오실레이팅 신호 생성부에서 오실레이팅 신호(OSC)의 주기를 결정하기 위해 사용된다. 제 1 기준 오실레이팅 신호(OSCREF)에 의해 제 1 내지 제 4 PMOS 트랜지스터(P51 내지 P54)가 약하게 턴온되고, 제 2 기준 오실레이팅 신호(OSCREFb)에 의해 제 1 내지 제 4 NMOS 트랜지스터(N51 내지 N54)가 약하게 턴온된 상태에서 초기 입력 신호(P6)가 로우 상태로 인가되어 제 5 PMOS 트랜지스터(P55)를 턴온시켜 두번째단의 인버터로 하이 상태의 신호가 입력된다. 이러한 작용을 반복하면 마지막단의 출력 신호는 하이 상태로 출력되고, 이 신호가 다시 첫번째단의 입력으로 피드백된다. 이러한 동작에 의해 오실레이팅 신호(OSC)는 위상이 반대인 신호를 반복해서 출력한다.
상술한 바와 같이 본 발명에 의하면 일정한 펌핑 전압 레벨에 도달하면 오실레이팅 신호의 주기를 조절하여 메모리 셀의 동작 전류를 감소시켜 전체적인 전원을 감소시킬 수 있고, 또한 전원이 소모되면서 발생하는 열을 감소시켜 열화로 인한 칩의 동작 실패를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 인에이블 바 신호에 따라 기준 전압과 제 1 전압을 비교하여 그에 따라 다수의 제어 신호를 출력하기 위한 제어 신호 생성부와,
    인에이블 신호와 다수의 제어 신호에 따라 가변되는 제 1 및 제 2 기준 오실레이팅 신호를 출력하기 위한 기준 오실레이팅 신호 생성부와,
    동작 신호 및 상기 제 1 및 제 2 기준 오실레이팅 신호에 따라 주기가 결정되는 오실레이팅 신호를 출력하기 위한 오실레이팅 신호 생성부를 포함하여 이루어진 것을 특징으로 하는 오실레이터.
  2. 제 1 항에 있어서, 상기 제어 신호 발생부는 상기 인에이블 바 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 스위칭 수단과,
    상기 기준 전압과 상기 제 1 전압을 비교하여 그에 따라 상기 제 1 노드의 전위를 제 1 제어 신호 출력 단자로 공급하기 위한 센싱 수단과,
    상기 제 1 제어 신호 출력 단자의 전위를 소정 전압 강하시켜 제 2 제어 신호 출력 단자의 전위를 결정하기 위한 제 1 전압 강하 수단과,
    상기 제 2 제어 신호 출력 단자의 전위를 소정 전압 강하시켜 제 3 제어 신호 출력 단자의 전위를 결정하기 위한 제 2 전압 강하 수단으로 이루어진 것을 특징으로 하는 오실레이터.
  3. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 상기 제 1 노드 사이에 접속되어 상기 인에이블 바 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 오실레이터.
  4. 제 2 항에 있어서, 상기 제 1 전압 강하 수단은 상기 제 1 제어 신호 출력 단자와 상기 제 2 제어 신호 출력 단자 사이에 접속된 저항 수단인 것을 특징으로 하는 오실레이터.
  5. 제 2 항에 있어서, 상기 제 2 전압 강하 수단은 상기 제 2 제어 신호 출력 단자와 상기 제 3 제어 신호 출력 단자 사이에 접속된 저항 수단인 것을 특징으로 하는 오실레이터.
  6. 제 1 항에 있어서, 상기 기준 오실레이팅 신호 생성부는 인에이블 신호를 반전시키기 위한 다수의 인버팅 수단과,
    상기 다수의 인버팅 수단을 통해 반전된 인에이블 바 신호에 따라 상기 제 2 기준 오실레이팅 신호 출력 단자의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 제 1 스위칭 수단을 통해 인가된 전원 전압을 소정 전압 강하시켜 상기 제 제 2 기준 오실레이팅 신호 출력 단자에 공급하기 위한 제 1 전압 강하 수단과,
    상기 다수의 제어 신호에 따라 상기 제 2 기준 오실레이팅 신호 출력 단자의 전압을 소정 전압 강하시키기 위한 제 1 내지 제 3 전압 강하 수단과,
    상기 제 2 기준 오실레이팅 신호 출력 단자의 전위에 따라 상기 제 1 기준 오실레이팅 신호 출력 단자의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 제 1 기준 오실레이팅 신호 출력 단자의 전위에 따라 상기 제 1 기준 오실레이팅 신호 출력 단자의 전위를 조절하기 위한 제 3 스위칭 수단으로 이루어진 것을 특징으로 하는 오실레이터.
  7. 제 6 항에 있어서, 상기 제 1 스위칭 수단은 상기 인에이블 바 신호에 따라 구동되는 전원 단자와 제 2 기준 오실레이팅 신호 출력 단자 사이에 접속된 PMOS 트랜지스터와,
    상기 제 2 오실레이팅 신호 출력 단자와 접지 단자 사이에 접속된 NMOS 트랜지스터로 이루어진 인버터인 것을 특징으로 하는 오실레이터.
  8. 제 6 항에 있어서, 상기 제 1 내지 제 3 전압 강하 수단은 상기 제 2 기준 오실레이팅 신호 출력 단자와 접지 단자 사이에 접속되어 상기 제 1 내지 제 3 제어 신호에 따라 각각 구동되는 제 1 내지 제 3 NMOS 트랜지스터인 것을 특징으로 하는 오실레이터.
  9. 제 6 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 기준 오실레이팅 출력 단자와 접지 단자 사이에 접속되어 상기 제 2 기준 오실레이팅 출력 단자의 전위에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 오실레이터.
  10. 제 6 항에 있어서, 상기 제 3 스위칭 수단은 상기 전원 단자와 상기 제 1 기준 오실레이팅 신호 출력 단자 사이에 접속되어 상기 제 1 기준 오실레이팅 신호 출력 단자의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 오실레이터.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59193056A (ja) * 1983-04-15 1984-11-01 Hitachi Ltd 基板バイアス電圧発生回路
JPS62121991A (ja) * 1985-11-22 1987-06-03 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH05101657A (ja) * 1991-04-12 1993-04-23 Goldstar Electron Co Ltd バツクバイアス電圧発生回路
JPH05307883A (ja) * 1992-04-28 1993-11-19 Fujitsu Ltd オシレータ回路
JPH06223566A (ja) * 1993-09-13 1994-08-12 Hitachi Ltd 半導体記憶装置
US5544120A (en) * 1993-04-07 1996-08-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit including ring oscillator of low current consumption
KR19990057413A (ko) * 1997-12-29 1999-07-15 김영환 기준전압 발생 회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59193056A (ja) * 1983-04-15 1984-11-01 Hitachi Ltd 基板バイアス電圧発生回路
JPS62121991A (ja) * 1985-11-22 1987-06-03 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH05101657A (ja) * 1991-04-12 1993-04-23 Goldstar Electron Co Ltd バツクバイアス電圧発生回路
JPH05307883A (ja) * 1992-04-28 1993-11-19 Fujitsu Ltd オシレータ回路
US5544120A (en) * 1993-04-07 1996-08-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit including ring oscillator of low current consumption
JPH06223566A (ja) * 1993-09-13 1994-08-12 Hitachi Ltd 半導体記憶装置
KR19990057413A (ko) * 1997-12-29 1999-07-15 김영환 기준전압 발생 회로

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