JPH05307883A - オシレータ回路 - Google Patents
オシレータ回路Info
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- JPH05307883A JPH05307883A JP4109959A JP10995992A JPH05307883A JP H05307883 A JPH05307883 A JP H05307883A JP 4109959 A JP4109959 A JP 4109959A JP 10995992 A JP10995992 A JP 10995992A JP H05307883 A JPH05307883 A JP H05307883A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明はオシレータ回路に関し、温度特性を
改善し、信頼性を高めたオシレータ回路を提供すること
を目的としている。 【構成】 インバータ回路と、高電位電源線と低電位電
源線との間に、Ｐチャネルトランジスタ及び抵抗を順に
直列接続し、該Ｐチャネルトランジスタと該抵抗との接
続点を出力端とする第一抵抗手段１と、高電位電源線と
低電位電源線との間に、抵抗及びＮチャネルトランジス
タを順に直列接続し、該抵抗と該Ｎチャネルトランジス
タとの接続点を出力端とする第二抵抗手段２とを備え、
前記第一抵抗手段の出力端を前記インバータ回路におけ
る最も高電位電源線寄りのＰチャネルトランジスタＱ
１１，…，Ｑｎ６のゲートに接続するとともに、前記第
二抵抗手段の出力端を該インバータ回路における最も低
電位電源線寄りのＮチャネルトランジスタＱ１４，…，
Ｑｎ４のゲートに接続し、該インバータ回路を複数段環
状に接続して所定のクロック周期を生成するように構成
する。
改善し、信頼性を高めたオシレータ回路を提供すること
を目的としている。 【構成】 インバータ回路と、高電位電源線と低電位電
源線との間に、Ｐチャネルトランジスタ及び抵抗を順に
直列接続し、該Ｐチャネルトランジスタと該抵抗との接
続点を出力端とする第一抵抗手段１と、高電位電源線と
低電位電源線との間に、抵抗及びＮチャネルトランジス
タを順に直列接続し、該抵抗と該Ｎチャネルトランジス
タとの接続点を出力端とする第二抵抗手段２とを備え、
前記第一抵抗手段の出力端を前記インバータ回路におけ
る最も高電位電源線寄りのＰチャネルトランジスタＱ
１１，…，Ｑｎ６のゲートに接続するとともに、前記第
二抵抗手段の出力端を該インバータ回路における最も低
電位電源線寄りのＮチャネルトランジスタＱ１４，…，
Ｑｎ４のゲートに接続し、該インバータ回路を複数段環
状に接続して所定のクロック周期を生成するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、オシレータ回路に係
り、詳しくは、例えば、リフレッシュを自動的に行うＤ
ＲＡＭ（Dynamic Random Access Memory）の分野に用い
て好適な、自動的にリフレッシュを行うための、リフレ
ッシュ周期を発生するオシレータ回路に関する。
り、詳しくは、例えば、リフレッシュを自動的に行うＤ
ＲＡＭ（Dynamic Random Access Memory）の分野に用い
て好適な、自動的にリフレッシュを行うための、リフレ
ッシュ周期を発生するオシレータ回路に関する。
【０００２】例えば、コンピュータ等の情報処理装置に
用いられる代表的な読み書きできるメモリとしては、Ｓ
ＲＡＭ（Static Random Access Memory ）及びＤＲＡＭ
がある。ＳＲＡＭは高速でメモリ保持作用があるという
利点があり、その反面、高価で大容量化に不向きであ
る。
用いられる代表的な読み書きできるメモリとしては、Ｓ
ＲＡＭ（Static Random Access Memory ）及びＤＲＡＭ
がある。ＳＲＡＭは高速でメモリ保持作用があるという
利点があり、その反面、高価で大容量化に不向きであ
る。
【０００３】一方、ＤＲＡＭは構造が単純で小さなメモ
リセルをもつことから、ＳＲＡＭと比較してコストが安
くしかも大きなメモリ容量が得られるため、近時におけ
る大容量化のニーズから、メモリシステムを構築する
際、設計者の多くはメモリシステムの基本的なビルディ
ングブロックとしてＤＲＡＭが多用されている。しか
し、ＤＲＡＭにはＳＲＡＭのようなメモリ保持作用がな
いため、記憶データを保持するために、メモリセルを一
定の周期毎にリフレッシュする必要があり、このリフレ
ッシュを行うためのオシレータ回路及びＤＲＡＭのメモ
リセルは温度に対して動作特性が変動するため、信頼性
の確保される温度範囲が狭く、ＤＲＡＭが用いられる装
置は使用温度に気を付けなければならなかった。
リセルをもつことから、ＳＲＡＭと比較してコストが安
くしかも大きなメモリ容量が得られるため、近時におけ
る大容量化のニーズから、メモリシステムを構築する
際、設計者の多くはメモリシステムの基本的なビルディ
ングブロックとしてＤＲＡＭが多用されている。しか
し、ＤＲＡＭにはＳＲＡＭのようなメモリ保持作用がな
いため、記憶データを保持するために、メモリセルを一
定の周期毎にリフレッシュする必要があり、このリフレ
ッシュを行うためのオシレータ回路及びＤＲＡＭのメモ
リセルは温度に対して動作特性が変動するため、信頼性
の確保される温度範囲が狭く、ＤＲＡＭが用いられる装
置は使用温度に気を付けなければならなかった。
【０００４】そこで、温度特性を向上させ、信頼性を高
めたオシレータ回路が要求される。
めたオシレータ回路が要求される。
【０００５】
【従来の技術】従来のこの種のオシレータ回路を含むメ
モリ装置として、図６にセルフリフレッシュ機能付きの
１６ＭＤＲＡＭのブロック図を示す。なお、図中、１１
は第一クロックジェネレータ（クロックジェネレータN
o.1）、１２は第二クロックジェネレータ（クロックジ
ェネレータNo.2）、１３はライトクロックジェネレー
タ、１４はモードコントローラ、１５はアドレスバッフ
ァ＆プリデコーダ、１６はリフレッシュアドレスカウン
タ、１７は基板バイアスジェネレータ、１８はロウデコ
ーダ、１９はコラムデコーダ、２０はセンスアンプＩ／
Ｏゲート、２１はメモリセル、２２はデータ入力バッフ
ァ、２３はデータ出力バッファである。
モリ装置として、図６にセルフリフレッシュ機能付きの
１６ＭＤＲＡＭのブロック図を示す。なお、図中、１１
は第一クロックジェネレータ（クロックジェネレータN
o.1）、１２は第二クロックジェネレータ（クロックジ
ェネレータNo.2）、１３はライトクロックジェネレー
タ、１４はモードコントローラ、１５はアドレスバッフ
ァ＆プリデコーダ、１６はリフレッシュアドレスカウン
タ、１７は基板バイアスジェネレータ、１８はロウデコ
ーダ、１９はコラムデコーダ、２０はセンスアンプＩ／
Ｏゲート、２１はメモリセル、２２はデータ入力バッフ
ァ、２３はデータ出力バッファである。
【０００６】以上の構成において、リフレッシュを自動
的に行うモード、すなわち、セルフリフレッシュモード
に入るためには、図７に示すように、まず、／ＣＡＳ
（／ＣＡＳはＣＡＳの反転信号であり、図７中、トップ
バー付きのＣＡＳ信号を示すものとする）を“Ｌ”とし
た後、／ＲＡＳ（／ＲＡＳはＲＡＳの反転信号であり、
図７中、トップバー付きのＲＡＳ信号を示すものとす
る）を“Ｌ”とし、この状態を１００μｓを保つとその
後、ＤＲＡＭ内部で自動で周期的にリフレッシュ動作を
行うものである。
的に行うモード、すなわち、セルフリフレッシュモード
に入るためには、図７に示すように、まず、／ＣＡＳ
（／ＣＡＳはＣＡＳの反転信号であり、図７中、トップ
バー付きのＣＡＳ信号を示すものとする）を“Ｌ”とし
た後、／ＲＡＳ（／ＲＡＳはＲＡＳの反転信号であり、
図７中、トップバー付きのＲＡＳ信号を示すものとす
る）を“Ｌ”とし、この状態を１００μｓを保つとその
後、ＤＲＡＭ内部で自動で周期的にリフレッシュ動作を
行うものである。
【０００７】この周期を発生させるのには、図８に示す
ようなリングオシレータと呼ばれるオシレータ回路を用
いることが一般的である。このオシレータ回路は、高電
位電源線ＶCCと低電位電源線ＶSSとの間に、ゲートに低
電位レベルの信号を受けるＰチャネルＭＯＳトランジス
タＱ11（Ｑ21〜Ｑ n1）、ゲートに入力信号を受けるＰチ
ャネルＭＯＳトランジスタＱ12（Ｑ22〜Ｑ n2）及びＮチ
ャネルＭＯＳトランジスタＱ13（Ｑ23〜Ｑn3）、ゲート
に高電位レベルの信号を受けるＮチャネルＭＯＳトラン
ジスタＱ14（Ｑ24〜Ｑn4）を順に直列接続してなるｎ個
のインバータ回路ＩＮＶ１〜ＩＮＶｎを環状に接続する
ことにより所定のクロック周期を生成するものである。
ようなリングオシレータと呼ばれるオシレータ回路を用
いることが一般的である。このオシレータ回路は、高電
位電源線ＶCCと低電位電源線ＶSSとの間に、ゲートに低
電位レベルの信号を受けるＰチャネルＭＯＳトランジス
タＱ11（Ｑ21〜Ｑ n1）、ゲートに入力信号を受けるＰチ
ャネルＭＯＳトランジスタＱ12（Ｑ22〜Ｑ n2）及びＮチ
ャネルＭＯＳトランジスタＱ13（Ｑ23〜Ｑn3）、ゲート
に高電位レベルの信号を受けるＮチャネルＭＯＳトラン
ジスタＱ14（Ｑ24〜Ｑn4）を順に直列接続してなるｎ個
のインバータ回路ＩＮＶ１〜ＩＮＶｎを環状に接続する
ことにより所定のクロック周期を生成するものである。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のオシレータ回路にあっては、ＭＯＳデバイス
からなるインバータ回路を複数連結するという構成とな
っていたため、以下に述べるような問題点があった。す
なわち、リングオシレータの周期と実際のセルのリフレ
ッシュ間隔の温度に対する依存性とは図９に示すような
関係となり、リングオシレータの周期ｔcycは温度の上
昇と共に遅くなっていくが、メモリセルは温度が高くな
るとメモリ保持時間が短くなるため、リフレッシュ時間
ｔREF は、温度の上昇と共に間隔を短くしなければなら
ない。
うな従来のオシレータ回路にあっては、ＭＯＳデバイス
からなるインバータ回路を複数連結するという構成とな
っていたため、以下に述べるような問題点があった。す
なわち、リングオシレータの周期と実際のセルのリフレ
ッシュ間隔の温度に対する依存性とは図９に示すような
関係となり、リングオシレータの周期ｔcycは温度の上
昇と共に遅くなっていくが、メモリセルは温度が高くな
るとメモリ保持時間が短くなるため、リフレッシュ時間
ｔREF は、温度の上昇と共に間隔を短くしなければなら
ない。
【０００９】つまり、リングオシレータとメモリセルと
の温度特性に対する違いのため、使用温度が上昇してシ
ステムの許容動作範囲を越えると、最悪の場合、ＤＲＡ
Ｍに保持されたデータが消えてしまうといった事態を招
く虞がある。 ［目的］そこで本発明は、温度特性を改善し、信頼性を
高めたオシレータ回路を提供することを目的としてい
る。
の温度特性に対する違いのため、使用温度が上昇してシ
ステムの許容動作範囲を越えると、最悪の場合、ＤＲＡ
Ｍに保持されたデータが消えてしまうといった事態を招
く虞がある。 ［目的］そこで本発明は、温度特性を改善し、信頼性を
高めたオシレータ回路を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】本発明によるオシレータ
回路は上記目的達成のため、その原理図を図１に示すよ
うに、高電位電源線ＶCCと低電位電源線ＶSSとの間に、
所定数のＰチャネルＭＯＳトランジスタＱ11，Ｑ12（〜
Ｑn1，Ｑn2）及び所定数のＮチャネルＭＯＳトランジス
タＱ13，Ｑ14（〜Ｑn3，Ｑn4）を順に直列接続してなる
インバータ回路ＩＮＶ１（〜ＩＮＶｎ）と、前記高電位
電源線ＶCCと前記低電位電源線ＶSSとの間に、ゲートに
該低電位電源線ＶSSの電位レベルを入力する第一Ｐチャ
ネルＭＯＳトランジスタＱA1及び抵抗ＲA1を順に直列接
続し、該第一ＰチャネルＭＯＳトランジスタＱA1と該抵
抗ＲA1との接続点ＮA1を低電位出力端とする第一抵抗手
段１と、前記高電位電源線ＶCCと前記低電位電源線ＶSS
との間に、抵抗ＲB1及びゲートに前記高電位電源線ＶCC
の電位レベルを入力する第一ＮチャネルＭＯＳトランジ
スタＱB1を順に直列接続し、該抵抗ＲB1と該第一Ｎチャ
ネルＭＯＳトランジスタＱB1との接続点ＮB1を高電位出
力端とする第二抵抗手段２とを備え、前記第一抵抗手段
１の低電位出力端を前記インバータ回路ＩＮＶ１（〜Ｉ
ＮＶｎ）における最も高電位電源線ＶCC寄りのＰチャネ
ルＭＯＳトランジスタＱ11（〜Ｑn1）のゲートに接続す
るとともに、前記第二抵抗手段２の高電位出力端を該イ
ンバータ回路ＩＮＶ１（〜ＩＮＶｎ）における最も低電
位電源線ＶSS寄りのＮチャネルＭＯＳトランジスタＱ14
（〜Ｑn4）のゲートに接続し、該インバータ回路ＩＮＶ
１（〜ＩＮＶｎ）を複数段環状に接続して所定のクロッ
ク周期を生成するように構成している。
回路は上記目的達成のため、その原理図を図１に示すよ
うに、高電位電源線ＶCCと低電位電源線ＶSSとの間に、
所定数のＰチャネルＭＯＳトランジスタＱ11，Ｑ12（〜
Ｑn1，Ｑn2）及び所定数のＮチャネルＭＯＳトランジス
タＱ13，Ｑ14（〜Ｑn3，Ｑn4）を順に直列接続してなる
インバータ回路ＩＮＶ１（〜ＩＮＶｎ）と、前記高電位
電源線ＶCCと前記低電位電源線ＶSSとの間に、ゲートに
該低電位電源線ＶSSの電位レベルを入力する第一Ｐチャ
ネルＭＯＳトランジスタＱA1及び抵抗ＲA1を順に直列接
続し、該第一ＰチャネルＭＯＳトランジスタＱA1と該抵
抗ＲA1との接続点ＮA1を低電位出力端とする第一抵抗手
段１と、前記高電位電源線ＶCCと前記低電位電源線ＶSS
との間に、抵抗ＲB1及びゲートに前記高電位電源線ＶCC
の電位レベルを入力する第一ＮチャネルＭＯＳトランジ
スタＱB1を順に直列接続し、該抵抗ＲB1と該第一Ｎチャ
ネルＭＯＳトランジスタＱB1との接続点ＮB1を高電位出
力端とする第二抵抗手段２とを備え、前記第一抵抗手段
１の低電位出力端を前記インバータ回路ＩＮＶ１（〜Ｉ
ＮＶｎ）における最も高電位電源線ＶCC寄りのＰチャネ
ルＭＯＳトランジスタＱ11（〜Ｑn1）のゲートに接続す
るとともに、前記第二抵抗手段２の高電位出力端を該イ
ンバータ回路ＩＮＶ１（〜ＩＮＶｎ）における最も低電
位電源線ＶSS寄りのＮチャネルＭＯＳトランジスタＱ14
（〜Ｑn4）のゲートに接続し、該インバータ回路ＩＮＶ
１（〜ＩＮＶｎ）を複数段環状に接続して所定のクロッ
ク周期を生成するように構成している。
【００１１】
【作用】本発明は、ＭＯＳトランジスタのｇｍは、温度
の上昇と共に低下、すなわち、抵抗値が上昇するのに対
して、抵抗は温度によりその抵抗値はほとんど変わらな
いことを利用する。つまり、抵抗とゲートに所定電位が
入力されるＭＯＳトランジスタとが直列に接続されるこ
とにより、このＭＯＳトランジスタはトライオード領域
で動作するため、抵抗とみなすことが可能であり、ＭＯ
Ｓトランジスタの抵抗値は温度の上昇と共に上昇する。
の上昇と共に低下、すなわち、抵抗値が上昇するのに対
して、抵抗は温度によりその抵抗値はほとんど変わらな
いことを利用する。つまり、抵抗とゲートに所定電位が
入力されるＭＯＳトランジスタとが直列に接続されるこ
とにより、このＭＯＳトランジスタはトライオード領域
で動作するため、抵抗とみなすことが可能であり、ＭＯ
Ｓトランジスタの抵抗値は温度の上昇と共に上昇する。
【００１２】一方、通常の抵抗の抵抗値は、温度の上昇
によってほとんど変化しない（ＭＯＳトランジスタの変
化と比較すれば無視できる）ため、温度の上昇と共に抵
抗分割による抵抗比が変わり、抵抗とＭＯＳトランジス
タとの接続点の電位は変化する。ここで、第二抵抗手段
の作用を例に採って説明すると、接続点ノードＮB1をＮ
チャネルＭＯＳトランジスタＱ14，Ｑ24，・・・，Ｑn4
の閾値より若干高い値に設定することによって、温度の
上昇と共にＮチャネルＭＯＳトランジスタＱ14，Ｑ24，
・・・，Ｑn4の各ゲート電位が上昇するので、温度の上
昇と共にＮチャネルＭＯＳトランジスタＱ14，Ｑ24，・
・・，Ｑn4のｇｍが上昇することになる。
によってほとんど変化しない（ＭＯＳトランジスタの変
化と比較すれば無視できる）ため、温度の上昇と共に抵
抗分割による抵抗比が変わり、抵抗とＭＯＳトランジス
タとの接続点の電位は変化する。ここで、第二抵抗手段
の作用を例に採って説明すると、接続点ノードＮB1をＮ
チャネルＭＯＳトランジスタＱ14，Ｑ24，・・・，Ｑn4
の閾値より若干高い値に設定することによって、温度の
上昇と共にＮチャネルＭＯＳトランジスタＱ14，Ｑ24，
・・・，Ｑn4の各ゲート電位が上昇するので、温度の上
昇と共にＮチャネルＭＯＳトランジスタＱ14，Ｑ24，・
・・，Ｑn4のｇｍが上昇することになる。
【００１３】このリングオシレータは、これら各Ｎチャ
ネルＭＯＳトランジスタＱ14，Ｑ24，・・・，Ｑn4のｇ
ｍに動作スピードが依存するので温度の上昇と共に周期
が早くなる。ちなみに、第一抵抗手段における接続点Ｎ
A1と、ＰチャネルＭＯＳトランジスタＱ11，Ｑ21，・・
・，Ｑn1の場合も同様である。
ネルＭＯＳトランジスタＱ14，Ｑ24，・・・，Ｑn4のｇ
ｍに動作スピードが依存するので温度の上昇と共に周期
が早くなる。ちなみに、第一抵抗手段における接続点Ｎ
A1と、ＰチャネルＭＯＳトランジスタＱ11，Ｑ21，・・
・，Ｑn1の場合も同様である。
【００１４】すなわち、温度の上昇と共に周期が早くな
るので、セルフリフレッシュの周期が短縮され、これに
よって、オシレータ回路の温度特性が改善され、高い温
度での信頼性が高められる。また、この場合、通常使用
温度では、リフレッシュタイミングに余裕がもたせられ
るため、実動作におけるセルフリフレッシュ時の動作電
流が抑えられる。
るので、セルフリフレッシュの周期が短縮され、これに
よって、オシレータ回路の温度特性が改善され、高い温
度での信頼性が高められる。また、この場合、通常使用
温度では、リフレッシュタイミングに余裕がもたせられ
るため、実動作におけるセルフリフレッシュ時の動作電
流が抑えられる。
【００１５】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係るオシレータ回路の実施例１を示す図で
あり、その要部構成を示す回路図である。まず、構成を
説明する。
２は本発明に係るオシレータ回路の実施例１を示す図で
あり、その要部構成を示す回路図である。まず、構成を
説明する。
【００１６】なお、図２において、図１に示した原理図
に付された番号と同一番号は同一部分を示す。本実施例
のオシレータ回路は、大別して、インバータ回路ＩＮＶ
１〜ＩＮＶｎ、第一抵抗手段１、第二抵抗手段２から構
成されている。インバータ回路ＩＮＶ１〜ＩＮＶｎは、
図１の原理図と同様に、高電位電源線ＶCCと低電位電源
線ＶSSとの間に、ゲートに第一抵抗手段１からの信号を
受けるＰチャネルＭＯＳトランジスタＱ11（Ｑ21〜
Ｑn1）、ゲートに入力信号を受けるＰチャネルＭＯＳト
ランジスタＱ12（Ｑ22〜Ｑn2）及びＮチャネルＭＯＳト
ランジスタＱ13（Ｑ23〜Ｑn3）、ゲートに第二抵抗手段
２からの信号を受けるＮチャネルＭＯＳトランジスタＱ
14（Ｑ24〜Ｑn4）を順に直列接続したものである。
に付された番号と同一番号は同一部分を示す。本実施例
のオシレータ回路は、大別して、インバータ回路ＩＮＶ
１〜ＩＮＶｎ、第一抵抗手段１、第二抵抗手段２から構
成されている。インバータ回路ＩＮＶ１〜ＩＮＶｎは、
図１の原理図と同様に、高電位電源線ＶCCと低電位電源
線ＶSSとの間に、ゲートに第一抵抗手段１からの信号を
受けるＰチャネルＭＯＳトランジスタＱ11（Ｑ21〜
Ｑn1）、ゲートに入力信号を受けるＰチャネルＭＯＳト
ランジスタＱ12（Ｑ22〜Ｑn2）及びＮチャネルＭＯＳト
ランジスタＱ13（Ｑ23〜Ｑn3）、ゲートに第二抵抗手段
２からの信号を受けるＮチャネルＭＯＳトランジスタＱ
14（Ｑ24〜Ｑn4）を順に直列接続したものである。
【００１７】第一抵抗手段１は、図１に示す第一抵抗手
段１における高電位電源線ＶCCと第一ＰチャネルＭＯＳ
トランジスタＱA1との間に、ゲートを第一ＰチャネルＭ
ＯＳトランジスタＱA1のソースに接続する第二Ｐチャネ
ルＭＯＳトランジスタＱA2を直列に設けたものであり、
同様に第二抵抗手段２は、図１に示す第二抵抗手段２に
おける第一ＮチャネルＭＯＳトランジスタＱB1と低電位
電源線ＶSSとの間に、ゲートを第一ＮチャネルＭＯＳト
ランジスタＱB1のソースに接続する第二ＮチャネルＭＯ
ＳトランジスタＱB2を直列に設けたものである。
段１における高電位電源線ＶCCと第一ＰチャネルＭＯＳ
トランジスタＱA1との間に、ゲートを第一ＰチャネルＭ
ＯＳトランジスタＱA1のソースに接続する第二Ｐチャネ
ルＭＯＳトランジスタＱA2を直列に設けたものであり、
同様に第二抵抗手段２は、図１に示す第二抵抗手段２に
おける第一ＮチャネルＭＯＳトランジスタＱB1と低電位
電源線ＶSSとの間に、ゲートを第一ＮチャネルＭＯＳト
ランジスタＱB1のソースに接続する第二ＮチャネルＭＯ
ＳトランジスタＱB2を直列に設けたものである。
【００１８】図１に示すオシレータ回路では、接続点
（以下、ノードという）ＮB1の電位がＮチャネルＭＯＳ
トランジスタＱ14の閾値＋αとなるようにＮチャネルＭ
ＯＳトランジスタＱB1と抵抗ＲB1との抵抗比を調節する
ことが必要である。しかし、ＮチャネルＭＯＳトランジ
スタＱ14の閾値にバラツキが生じると、ＮチャネルＭＯ
ＳトランジスタＱ14に流れる電流は大きく変化する危険
がある。
（以下、ノードという）ＮB1の電位がＮチャネルＭＯＳ
トランジスタＱ14の閾値＋αとなるようにＮチャネルＭ
ＯＳトランジスタＱB1と抵抗ＲB1との抵抗比を調節する
ことが必要である。しかし、ＮチャネルＭＯＳトランジ
スタＱ14の閾値にバラツキが生じると、ＮチャネルＭＯ
ＳトランジスタＱ14に流れる電流は大きく変化する危険
がある。
【００１９】そこで、本実施例では、第一抵抗手段１に
ＰチャネルＭＯＳトランジスタＱA2を、第二抵抗手段２
にＮチャネルＭＯＳトランジスタＱB2を追加することに
より、この点を改善している。すなわち、ＮチャネルＭ
ＯＳトランジスタＱB2によりノードＮB2は閾値分上昇
し、ノードＮB1の電位は、
ＰチャネルＭＯＳトランジスタＱA2を、第二抵抗手段２
にＮチャネルＭＯＳトランジスタＱB2を追加することに
より、この点を改善している。すなわち、ＮチャネルＭ
ＯＳトランジスタＱB2によりノードＮB2は閾値分上昇
し、ノードＮB1の電位は、
【００２０】
【数１】
【００２１】となる。ここで、ＮチャネルＭＯＳトラン
ジスタＱ14はほとんどサチュレーション領域で動作して
いるため、ＮチャネルＭＯＳトランジスタＱ14に流れる
電流Ｉ（Ｑ14）は、
ジスタＱ14はほとんどサチュレーション領域で動作して
いるため、ＮチャネルＭＯＳトランジスタＱ14に流れる
電流Ｉ（Ｑ14）は、
【００２２】
【数２】
【００２３】となり、式中にＶth（Ｎ）の項がないた
め、閾値の依存がなくなり、ＮチャネルＭＯＳトランジ
スタＱB1のソース〜ドレイン間に発生する電圧のみでＮ
チャネルＭＯＳトランジスタＱ14のｇｍが決定する。以
下、具体的な数値に基づいて説明する。
め、閾値の依存がなくなり、ＮチャネルＭＯＳトランジ
スタＱB1のソース〜ドレイン間に発生する電圧のみでＮ
チャネルＭＯＳトランジスタＱ14のｇｍが決定する。以
下、具体的な数値に基づいて説明する。
【００２４】一般に、温度が５０°Ｃ上昇すると、トラ
ンジスタのβは７０％程度に減少する。２０°Ｃの時の
ＮチャネルＭＯＳトランジスタＱB1のソース〜ドレイン
間電圧をＶ（ＱB1Ｒ）とすると、７０°Ｃの時のＮチャ
ネルＭＯＳトランジスタＱB1のソース〜ドレイン間電圧
Ｖ（ＱB1Ｈ）は、
ンジスタのβは７０％程度に減少する。２０°Ｃの時の
ＮチャネルＭＯＳトランジスタＱB1のソース〜ドレイン
間電圧をＶ（ＱB1Ｒ）とすると、７０°Ｃの時のＮチャ
ネルＭＯＳトランジスタＱB1のソース〜ドレイン間電圧
Ｖ（ＱB1Ｈ）は、
【００２５】
【数３】
【００２６】となり、この時、ＮチャネルＭＯＳトラン
ジスタＱ14に流れる電流Ｉ（Ｑ14Ｈ）は、
ジスタＱ14に流れる電流Ｉ（Ｑ14Ｈ）は、
【００２７】
【数４】
【００２８】となる。このように本実施例では、温度上
昇と共にＮチャネルＭＯＳトランジスタＱ14に流れる電
流が増大するため、オシレータ回路のセルフリフレッシ
ュ周期が早くなる。
昇と共にＮチャネルＭＯＳトランジスタＱ14に流れる電
流が増大するため、オシレータ回路のセルフリフレッシ
ュ周期が早くなる。
【００２９】図３は本発明に係るオシレータ回路の実施
例２を示す図であり、その要部構成を示す回路図であ
る。なお、図３において、図２に示した実施例１に付さ
れた番号と同一番号は同一部分を示す。本実施例のオシ
レータ回路では、第一抵抗手段１の低電位出力端と第二
抵抗手段２の高電位出力端との間を抵抗Ｒを介して接続
したものである。
例２を示す図であり、その要部構成を示す回路図であ
る。なお、図３において、図２に示した実施例１に付さ
れた番号と同一番号は同一部分を示す。本実施例のオシ
レータ回路では、第一抵抗手段１の低電位出力端と第二
抵抗手段２の高電位出力端との間を抵抗Ｒを介して接続
したものである。
【００３０】すなわち、実施例１では第一抵抗手段１及
び第二抵抗手段２にそれぞれ電流を供給してやる必要が
あったが、第一抵抗手段１及び第二抵抗手段２を抵抗Ｒ
を介して共通化することにより直流電流を低減できる。
したがって本実施例では、実施例１と比較して、特に、
スタンバイ時において消費電力を低減することができ
る。
び第二抵抗手段２にそれぞれ電流を供給してやる必要が
あったが、第一抵抗手段１及び第二抵抗手段２を抵抗Ｒ
を介して共通化することにより直流電流を低減できる。
したがって本実施例では、実施例１と比較して、特に、
スタンバイ時において消費電力を低減することができ
る。
【００３１】図４は本発明に係るオシレータ回路の実施
例３を示す図であり、その要部構成を示す回路図であ
る。なお、図４において、図２に示した実施例１に付さ
れた番号と同一番号は同一部分を示す。本実施例のオシ
レータ回路では、図２に示す第一抵抗手段１の抵抗ＲA1
を、ゲートを入力端とするＮチャネルＭＯＳトランジス
タＱRAに置換した第三抵抗手段３，３’と、同様に、図
２に示す第二抵抗手段２の抵抗ＲB1を、ゲートを入力端
とするＰチャネルＭＯＳトランジスタＱRBに置換した第
四抵抗手段４とを設け、第二抵抗手段２からの出力を第
三抵抗手段３、第四抵抗手段４、第三抵抗手段３’の順
に接続し、第三抵抗手段３’の出力端をインバータ回路
ＩＮＶ１〜ＩＮＶｎにおける最も高電位電源線ＶCC寄り
のＰチャネルＭＯＳトランジスタＱ11（Ｑ 21〜Ｑn1）の
ゲートに接続するとともに、第四抵抗手段４の出力端を
インバータ回路ＩＮＶ１〜ＩＮＶｎにおける最も低電位
電源線ＶSS寄りのＮチャネルＭＯＳトランジスタＱ
14（Ｑ24〜Ｑn4）のゲートに接続したものである。
例３を示す図であり、その要部構成を示す回路図であ
る。なお、図４において、図２に示した実施例１に付さ
れた番号と同一番号は同一部分を示す。本実施例のオシ
レータ回路では、図２に示す第一抵抗手段１の抵抗ＲA1
を、ゲートを入力端とするＮチャネルＭＯＳトランジス
タＱRAに置換した第三抵抗手段３，３’と、同様に、図
２に示す第二抵抗手段２の抵抗ＲB1を、ゲートを入力端
とするＰチャネルＭＯＳトランジスタＱRBに置換した第
四抵抗手段４とを設け、第二抵抗手段２からの出力を第
三抵抗手段３、第四抵抗手段４、第三抵抗手段３’の順
に接続し、第三抵抗手段３’の出力端をインバータ回路
ＩＮＶ１〜ＩＮＶｎにおける最も高電位電源線ＶCC寄り
のＰチャネルＭＯＳトランジスタＱ11（Ｑ 21〜Ｑn1）の
ゲートに接続するとともに、第四抵抗手段４の出力端を
インバータ回路ＩＮＶ１〜ＩＮＶｎにおける最も低電位
電源線ＶSS寄りのＮチャネルＭＯＳトランジスタＱ
14（Ｑ24〜Ｑn4）のゲートに接続したものである。
【００３２】すなわち、前述の実施例１，２では、確か
に温度の上昇と共にオシレータ回路のセルフリフレッシ
ュ周期は早くなるが、その効果は１．４２倍程度であ
る。本実施例は、抵抗手段を複数段用いることにより効
果をより高めるものである。つまり、一段目の第二抵抗
手段２により、ＮチャネルＭＯＳトランジスタＱB1のソ
ース〜ドレイン間電圧Ｖ（ＱB1Ｈ）は、
に温度の上昇と共にオシレータ回路のセルフリフレッシ
ュ周期は早くなるが、その効果は１．４２倍程度であ
る。本実施例は、抵抗手段を複数段用いることにより効
果をより高めるものである。つまり、一段目の第二抵抗
手段２により、ＮチャネルＭＯＳトランジスタＱB1のソ
ース〜ドレイン間電圧Ｖ（ＱB1Ｈ）は、
【００３３】
【数５】
【００３４】となり、この時、ＮチャネルＭＯＳトラン
ジスタＱB1に流れる電流Ｉ（ＱB1Ｈ）は、
ジスタＱB1に流れる電流Ｉ（ＱB1Ｈ）は、
【００３５】
【数６】
【００３６】となる。ここで、ＮチャネルＭＯＳトラン
ジスタＱRAの電流が１．４２倍になり、かつ、Ｐチャネ
ルＭＯＳトランジスタＱA1のｇｍが０．７倍となるの
で、
ジスタＱRAの電流が１．４２倍になり、かつ、Ｐチャネ
ルＭＯＳトランジスタＱA1のｇｍが０．７倍となるの
で、
【００３７】
【数７】
【００３８】同様に、
【００３９】
【数８】
【００４０】
【数９】
【００４１】
【数１０】
【００４２】となり、抵抗手段を複数段接続することに
より、セルフリフレッシュ周期を大きく変更することが
できる。図５は本発明に係るオシレータ回路の実施例４
を示す図であり、その要部構成を示す回路図である。
より、セルフリフレッシュ周期を大きく変更することが
できる。図５は本発明に係るオシレータ回路の実施例４
を示す図であり、その要部構成を示す回路図である。
【００４３】なお、図５において、図２に示した実施例
１に付された番号と同一番号は同一部分を示す。本実施
例のオシレータ回路では、図２に示すインバータ回路Ｉ
ＮＶ１〜ＩＮＶｎにおける最も高電位電源線ＶCC寄りの
ＰチャネルＭＯＳトランジスタＱ11（Ｑ 21〜Ｑn1）のゲ
ートに、一端が高電位電源に接続された容量Ｃ0 の他端
を接続するとともに、インバータ回路ＩＮＶ１〜ＩＮＶ
ｎにおける最も低電位電源線ＶSS寄りのＮチャネルＭＯ
ＳトランジスタＱ14（Ｑ24〜Ｑn4）のゲートに、一端が
低電位電源に接続された容量Ｃ1 の他端を接続したもの
である。
１に付された番号と同一番号は同一部分を示す。本実施
例のオシレータ回路では、図２に示すインバータ回路Ｉ
ＮＶ１〜ＩＮＶｎにおける最も高電位電源線ＶCC寄りの
ＰチャネルＭＯＳトランジスタＱ11（Ｑ 21〜Ｑn1）のゲ
ートに、一端が高電位電源に接続された容量Ｃ0 の他端
を接続するとともに、インバータ回路ＩＮＶ１〜ＩＮＶ
ｎにおける最も低電位電源線ＶSS寄りのＮチャネルＭＯ
ＳトランジスタＱ14（Ｑ24〜Ｑn4）のゲートに、一端が
低電位電源に接続された容量Ｃ1 の他端を接続したもの
である。
【００４４】すなわち、前述の実施例１のノードＮB1，
ＮB2は、電源電圧に対するインピーダンスが高く、電源
電圧が変動した場合にはＰチャネルＭＯＳトランジスタ
Ｑ11（Ｑ21〜Ｑn1）のｇｍが変動してしまうことにな
る。つまり本実施例では、電源電圧の変動に対してＭＯ
Ｓトランジスタのｇｍの変動を防止するものである。
ＮB2は、電源電圧に対するインピーダンスが高く、電源
電圧が変動した場合にはＰチャネルＭＯＳトランジスタ
Ｑ11（Ｑ21〜Ｑn1）のｇｍが変動してしまうことにな
る。つまり本実施例では、電源電圧の変動に対してＭＯ
Ｓトランジスタのｇｍの変動を防止するものである。
【００４５】これによって、本実施例では前述の実施例
１と比較してさらに安定した動作が得られる。なお、上
記実施例はそれぞれ第二抵抗手段を中心に説明している
が、第一抵抗手段における作用も同様である。
１と比較してさらに安定した動作が得られる。なお、上
記実施例はそれぞれ第二抵抗手段を中心に説明している
が、第一抵抗手段における作用も同様である。
【００４６】
【発明の効果】本発明では、温度の上昇と共にセルフリ
フレッシュ周期を早くすることができ、セルフリフレッ
シュ周期が短縮することにより、オシレータ回路の温度
特性を改善し、高い温度での信頼性を高めることができ
る。また、この場合、通常使用温度では、リフレッシュ
タイミングに余裕がもたせられるため、実動作における
セルフリフレッシュ時の動作電流を抑えることができ、
低消費電力かを図ることができる。
フレッシュ周期を早くすることができ、セルフリフレッ
シュ周期が短縮することにより、オシレータ回路の温度
特性を改善し、高い温度での信頼性を高めることができ
る。また、この場合、通常使用温度では、リフレッシュ
タイミングに余裕がもたせられるため、実動作における
セルフリフレッシュ時の動作電流を抑えることができ、
低消費電力かを図ることができる。
【図１】本発明のオシレータ回路の原理図である。
【図２】実施例１の要部構成を示す回路図である。
【図３】実施例２の要部構成を示す回路図である。
【図４】実施例３の要部構成を示す回路図である。
【図５】実施例４の要部構成を示す回路図である。
【図６】セルフリフレッシュ機能付きのＤＲＡＭの全体
構成を示すブロック図である。
構成を示すブロック図である。
【図７】図６の動作例を説明するための波形図である。
【図８】従来例の要部構成を示す回路図である。
【図９】従来例の問題点を説明するための図である。
１ 第一抵抗手段 ２ 第二抵抗手段 ３ 第三抵抗手段 ４ 第四抵抗手段 ＩＮＶ１〜ＩＮＶｎ インバータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊藤 成真 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉浦 朗 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 山口 和子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】高電位電源線と低電位電源線との間に、所
定数のＰチャネルＭＯＳトランジスタ及び所定数のＮチ
ャネルＭＯＳトランジスタを順に直列接続してなるイン
バータ回路と、 前記高電位電源線と前記低電位電源線との間に、ゲート
に該低電位電源線の電位レベルを入力する第一Ｐチャネ
ルＭＯＳトランジスタ及び抵抗を順に直列接続し、該第
一ＰチャネルＭＯＳトランジスタと該抵抗との接続点を
低電位出力端とする第一抵抗手段と、 該高電位電源線と該低電位電源線との間に、抵抗及びゲ
ートに該高電位電源線の電位レベルを入力する第一Ｎチ
ャネルＭＯＳトランジスタを順に直列接続し、該抵抗と
該第一ＮチャネルＭＯＳトランジスタとの接続点を高電
位出力端とする第二抵抗手段と、 を備え、 前記第一抵抗手段の低電位出力端を前記インバータ回路
における最も高電位電源線寄りのＰチャネルＭＯＳトラ
ンジスタのゲートに接続するとともに、前記第二抵抗手
段の高電位出力端を該インバータ回路における最も低電
位電源線寄りのＮチャネルＭＯＳトランジスタのゲート
に接続し、該インバータ回路を複数段環状に接続して所
定のクロック周期を生成することを特徴とするオシレー
タ回路。 - 【請求項２】前記第一抵抗手段は、前記高電位電源線と
前記第一ＰチャネルＭＯＳトランジスタとの間に、ゲー
トを該第一ＰチャネルＭＯＳトランジスタのソースに接
続する第二ＰチャネルＭＯＳトランジスタを直列に設
け、 前記第二抵抗手段は、前記第一ＮチャネルＭＯＳトラン
ジスタと低電位電源線との間に、ゲートを該第一Ｎチャ
ネルＭＯＳトランジスタのソースに接続する第二Ｎチャ
ネルＭＯＳトランジスタを直列に設けることを特徴とす
る請求項１記載のオシレータ回路。 - 【請求項３】前記第一抵抗手段の低電位出力端と前記第
二抵抗手段の高電位出力端とを抵抗を介して接続するこ
とを特徴とする請求項１、または２記載のオシレータ回
路。 - 【請求項４】前記第一抵抗手段の抵抗を、ゲートを入力
端とするＮチャネルＭＯＳトランジスタに置換してなる
第三抵抗手段と、 前記第二抵抗手段の抵抗を、ゲートを入力端とするＰチ
ャネルＭＯＳトランジスタに置換してなる第四抵抗手段
と、 を備え、 前記第三抵抗手段及び前記第四抵抗手段を交互に所定数
段接続し、最終出力段における該第三抵抗手段の低電位
出力端を前記インバータ回路における最も高電位電源線
寄りのＰチャネルＭＯＳトランジスタのゲートに接続す
るとともに、最終段における該第四抵抗手段の高電位出
力端を該インバータ回路における最も低電位電源線寄り
のＮチャネルＭＯＳトランジスタのゲートに接続するこ
とを特徴とする請求項２記載のオシレータ回路。 - 【請求項５】前記インバータ回路における最も高電位電
源線寄りのＰチャネルＭＯＳトランジスタのゲートに、
一端が高電位電源に接続された容量の他端を接続すると
ともに、該インバータ回路における最も低電位電源線寄
りのＮチャネルＭＯＳトランジスタのゲートに、一端が
低電位電源に接続された容量の他端を接続することを特
徴とする請求項１、または２記載のオシレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04109959A JP3137422B2 (ja) | 1992-04-28 | 1992-04-28 | オシレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04109959A JP3137422B2 (ja) | 1992-04-28 | 1992-04-28 | オシレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307883A true JPH05307883A (ja) | 1993-11-19 |
| JP3137422B2 JP3137422B2 (ja) | 2001-02-19 |
Family
ID=14523479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04109959A Expired - Lifetime JP3137422B2 (ja) | 1992-04-28 | 1992-04-28 | オシレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137422B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376260B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 오실레이터 |
| US6618310B2 (en) | 2000-11-02 | 2003-09-09 | Fujitsu Limited | Synchronous semiconductor memory device and refresh method thereof |
| US6856566B2 (en) | 2000-08-04 | 2005-02-15 | Nec Electronics Corporation | Timer circuit and semiconductor memory incorporating the timer circuit |
-
1992
- 1992-04-28 JP JP04109959A patent/JP3137422B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856566B2 (en) | 2000-08-04 | 2005-02-15 | Nec Electronics Corporation | Timer circuit and semiconductor memory incorporating the timer circuit |
| US6618310B2 (en) | 2000-11-02 | 2003-09-09 | Fujitsu Limited | Synchronous semiconductor memory device and refresh method thereof |
| KR100376260B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 오실레이터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3137422B2 (ja) | 2001-02-19 |
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