JPH0695752A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0695752A JPH0695752A JP5147673A JP14767393A JPH0695752A JP H0695752 A JPH0695752 A JP H0695752A JP 5147673 A JP5147673 A JP 5147673A JP 14767393 A JP14767393 A JP 14767393A JP H0695752 A JPH0695752 A JP H0695752A
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- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 外部から供給される電源電圧よりも低い電圧
（降圧電圧）をチップ内で発生し、この降圧電圧をチッ
プ内の電源電圧として使用する半導体集積回路に関し、
構成を複雑化することなく、しかも電力消費の点でも有
利な正の温度特性をもつ降圧電源回路の提供を目的とす
る。 【構成】 第１の電源線の電位Ｖccよりも低く、且つ、
第２の電源線の電位Ｖssよりも高い電位の降圧電源電圧
ＶINT を発生する降圧電源回路２２を具備する半導体集
積回路であって、前記降圧電源回路２２が発生する降圧
電源電圧ＶINT を、前記半導体集積回路の温度の上昇に
伴って、より高い電位の電圧となるように構成する。
（降圧電圧）をチップ内で発生し、この降圧電圧をチッ
プ内の電源電圧として使用する半導体集積回路に関し、
構成を複雑化することなく、しかも電力消費の点でも有
利な正の温度特性をもつ降圧電源回路の提供を目的とす
る。 【構成】 第１の電源線の電位Ｖccよりも低く、且つ、
第２の電源線の電位Ｖssよりも高い電位の降圧電源電圧
ＶINT を発生する降圧電源回路２２を具備する半導体集
積回路であって、前記降圧電源回路２２が発生する降圧
電源電圧ＶINT を、前記半導体集積回路の温度の上昇に
伴って、より高い電位の電圧となるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から供給される電
源電圧よりも低い電圧（降圧電圧）をチップ内で発生
し、この降圧電圧をチップ内の電源電圧として使用する
半導体集積回路に関する。一般に、半導体集積回路の電
力消費を抑えるため、あるいはトランジスタ等の素子サ
イズの微細化に伴う耐圧不足を解消するために、電源電
圧よりも低い降圧電圧が使用される。
源電圧よりも低い電圧（降圧電圧）をチップ内で発生
し、この降圧電圧をチップ内の電源電圧として使用する
半導体集積回路に関する。一般に、半導体集積回路の電
力消費を抑えるため、あるいはトランジスタ等の素子サ
イズの微細化に伴う耐圧不足を解消するために、電源電
圧よりも低い降圧電圧が使用される。
【０００２】
【従来の技術】図１６は降圧電源発生回路の一例を示す
ブロック回路図である。図１６において、降圧電源回路
１（２２）で作られた降圧電圧ＶINT は、外部から供給
される高電位側の電源ＶCCよりも低く、且つ、同じく外
部から供給される低電位側の電源ＶSSよりも高い一定の
電圧であり、この降圧電圧ＶINT は、特に限定しない
が、リングオシレータ７を構成する多段のインバータゲ
ート２〜６（段数は一例）の＋（プラス）電源に与えら
れる。なお、インバータゲート２〜６の−（マイナス）
電源には低電位電圧ＶSSが与えられている。
ブロック回路図である。図１６において、降圧電源回路
１（２２）で作られた降圧電圧ＶINT は、外部から供給
される高電位側の電源ＶCCよりも低く、且つ、同じく外
部から供給される低電位側の電源ＶSSよりも高い一定の
電圧であり、この降圧電圧ＶINT は、特に限定しない
が、リングオシレータ７を構成する多段のインバータゲ
ート２〜６（段数は一例）の＋（プラス）電源に与えら
れる。なお、インバータゲート２〜６の−（マイナス）
電源には低電位電圧ＶSSが与えられている。
【０００３】リングオシレータ７の周波数φＯＳＣは、
例えば、ＤＲＡＭ，ＰＳＲＡＭ，ＶＳＲＡＭなどのリフ
レッシュ時間の制御に使用され、インバータゲート２〜
６の段数をＮ、遅延時間をｔpLH ，ｔpHL とすると、次
式で与えられる。 φＯＳＣ＝１／｛Ｎ（ｔpLH ＋ｔpHL ）｝ … ここで、ｔpLH は入力がＬレベルに変化した際に出力が
Ｈレベルにスイッチするまでの遅延時間、ｔpHL はその
反対の場合の遅延時間であり、電源電圧や温度の変動に
敏感である。
例えば、ＤＲＡＭ，ＰＳＲＡＭ，ＶＳＲＡＭなどのリフ
レッシュ時間の制御に使用され、インバータゲート２〜
６の段数をＮ、遅延時間をｔpLH ，ｔpHL とすると、次
式で与えられる。 φＯＳＣ＝１／｛Ｎ（ｔpLH ＋ｔpHL ）｝ … ここで、ｔpLH は入力がＬレベルに変化した際に出力が
Ｈレベルにスイッチするまでの遅延時間、ｔpHL はその
反対の場合の遅延時間であり、電源電圧や温度の変動に
敏感である。
【０００４】図１７は、複数のＰＮダイオードＤ1 ，Ｄ
2 ，…，Ｄn-1 ，Ｄn をシリーズ接続した降圧電源回路
の例である。ダイオード１個の順方向電圧をＶFR、接続
個数をＭとすると、降圧電圧（降圧電源電圧）ＶINT は
次式で与えられる。 ＶINT ＝ＶFR×Ｍ … 少ない部品点数で済むが、ダイオードは温度に対して約
２mV／℃の負の温度依存性（温度が上がるとＶFRが下が
る）をもつため、特に、リフレッシュ時間制御用のリン
グオシレータ７と組み合せたときに、以下に述べる不都
合を生ずることがある。
2 ，…，Ｄn-1 ，Ｄn をシリーズ接続した降圧電源回路
の例である。ダイオード１個の順方向電圧をＶFR、接続
個数をＭとすると、降圧電圧（降圧電源電圧）ＶINT は
次式で与えられる。 ＶINT ＝ＶFR×Ｍ … 少ない部品点数で済むが、ダイオードは温度に対して約
２mV／℃の負の温度依存性（温度が上がるとＶFRが下が
る）をもつため、特に、リフレッシュ時間制御用のリン
グオシレータ７と組み合せたときに、以下に述べる不都
合を生ずることがある。
【０００５】一般に、ＤＲＡＭ，ＰＳＲＡＭ，ＶＳＲＡ
Ｍなどのリフレッシュ時間は、温度が高くなるほど短く
する必要がある。これは、高温下ではセルの電荷が失わ
れやすくなるからである。すなわち、セル側から見た場
合の適正なリフレッシュサイクル（言い替えれば、記憶
保持時間（要求リフレッシュサイクル))ｔREF は、図１
８に示すように、温度が高くなるほど短くなる傾向を示
し、例えば０℃と１００℃の間では「１：１／１０」も
の開きがある。
Ｍなどのリフレッシュ時間は、温度が高くなるほど短く
する必要がある。これは、高温下ではセルの電荷が失わ
れやすくなるからである。すなわち、セル側から見た場
合の適正なリフレッシュサイクル（言い替えれば、記憶
保持時間（要求リフレッシュサイクル))ｔREF は、図１
８に示すように、温度が高くなるほど短くなる傾向を示
し、例えば０℃と１００℃の間では「１：１／１０」も
の開きがある。
【０００６】一方、かかるリフレッシュ時間を決めるた
めのリングオシレータの出力φＯＳＣのサイクル時間
（言い替えれば実際のリフレッシュサイクル）ｔ
CYC は、ＶIN T の温度変化、すなわち、ダイオードＤ1
〜Ｄn の負の温度依存性の影響で温度が高くなるほど長
くなる傾向を示し、例えば、０℃と１００℃の間では
「１：２」もの開きがある。このｔCYC の変化は、図１
８に示すように、ｔREF とは逆向きであるから、特に、
中・高温域にかけてリフレッシュが間に合わなくなり、
セルの保持情報を消失するという致命的な不都合を生じ
る。
めのリングオシレータの出力φＯＳＣのサイクル時間
（言い替えれば実際のリフレッシュサイクル）ｔ
CYC は、ＶIN T の温度変化、すなわち、ダイオードＤ1
〜Ｄn の負の温度依存性の影響で温度が高くなるほど長
くなる傾向を示し、例えば、０℃と１００℃の間では
「１：２」もの開きがある。このｔCYC の変化は、図１
８に示すように、ｔREF とは逆向きであるから、特に、
中・高温域にかけてリフレッシュが間に合わなくなり、
セルの保持情報を消失するという致命的な不都合を生じ
る。
【０００７】これを回避するために、従来は、φＯＳＣ
を高周波数側に設定することにより、ワーストケースと
なる高温域（例えば１００°）でのｔCYC がほぼｔREF
と一致するようにしていた。すなわち、図４のｔCYC を
図面下側に平行移動させていた。
を高周波数側に設定することにより、ワーストケースと
なる高温域（例えば１００°）でのｔCYC がほぼｔREF
と一致するようにしていた。すなわち、図４のｔCYC を
図面下側に平行移動させていた。
【０００８】
【発明が解決しようとする課題】しかしながら、かかる
対策では、高温域でのリフレッシュ回数を適正化できる
ものの、中・低温域ではリフレッシュ回数が過剰となっ
てしまい、この中・高温域は常用温度域でもあるから、
電力消費が大幅に増えるといった不具合がある。なお、
図１９に示すバンドギャップ基準電圧形基本回路（band
gap voltage reference)を降圧電源回路とすることも考
えられる。この図１９において、Ｑ1 〜Ｑ3 はｎｐｎ型
のバイポーラトランジスタ、Ｒ1 〜Ｒ3 は抵抗、ＩC は
定電流源である。出力電圧ＶINT は、Ｑ3 のベース−エ
ミッタ間電圧ＶBE3 と負荷抵抗Ｒ 2 の両端電圧Ｉ2 Ｒ2
の和で与えられる。ＶBE3 は負の温度係数、Ｉ2 Ｒ2 は
正の温度係数を持つために、ＶBE3 とＩ2 Ｒ2 の割合を
最適化することにより、温度が高くなるほどＶINT が大
きくなるような温度特性を持たせることができる。これ
によれば、ｔCYC の傾きを右肩下がりに変化させて、ｔ
REF の傾きに近づけることができるが、バイポーラトラ
ンジスタを使うので、電力消費を十分に抑制できない欠
点がある。
対策では、高温域でのリフレッシュ回数を適正化できる
ものの、中・低温域ではリフレッシュ回数が過剰となっ
てしまい、この中・高温域は常用温度域でもあるから、
電力消費が大幅に増えるといった不具合がある。なお、
図１９に示すバンドギャップ基準電圧形基本回路（band
gap voltage reference)を降圧電源回路とすることも考
えられる。この図１９において、Ｑ1 〜Ｑ3 はｎｐｎ型
のバイポーラトランジスタ、Ｒ1 〜Ｒ3 は抵抗、ＩC は
定電流源である。出力電圧ＶINT は、Ｑ3 のベース−エ
ミッタ間電圧ＶBE3 と負荷抵抗Ｒ 2 の両端電圧Ｉ2 Ｒ2
の和で与えられる。ＶBE3 は負の温度係数、Ｉ2 Ｒ2 は
正の温度係数を持つために、ＶBE3 とＩ2 Ｒ2 の割合を
最適化することにより、温度が高くなるほどＶINT が大
きくなるような温度特性を持たせることができる。これ
によれば、ｔCYC の傾きを右肩下がりに変化させて、ｔ
REF の傾きに近づけることができるが、バイポーラトラ
ンジスタを使うので、電力消費を十分に抑制できない欠
点がある。
【０００９】そこで、本発明は、構成を複雑化すること
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路の提供を目的とする。
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路の提供を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の半導体集
積回路における降圧電源回路の原理構成を示す回路図で
ある。本発明によれば、第１の電源線の電位Ｖccよりも
低く、且つ、第２の電源線の電位Ｖssよりも高い電位の
降圧電源電圧ＶINT を発生する降圧電源回路２２を具備
する半導体集積回路であって、前記降圧電源回路２２が
発生する降圧電源電圧ＶINT を、前記半導体集積回路の
温度の上昇に伴って、より高い電位の電圧となるように
したことを特徴とする半導体集積回路が提供される。
積回路における降圧電源回路の原理構成を示す回路図で
ある。本発明によれば、第１の電源線の電位Ｖccよりも
低く、且つ、第２の電源線の電位Ｖssよりも高い電位の
降圧電源電圧ＶINT を発生する降圧電源回路２２を具備
する半導体集積回路であって、前記降圧電源回路２２が
発生する降圧電源電圧ＶINT を、前記半導体集積回路の
温度の上昇に伴って、より高い電位の電圧となるように
したことを特徴とする半導体集積回路が提供される。
【００１１】また、降圧電源回路２２は、デプリーショ
ン型ＭＯＳトランジスタＤＭＯＳおよび抵抗手段Ｒを備
え、該デプリーション型ＭＯＳトランジスタＤＭＯＳの
ドレインを前記第１の電源線に接続し、ゲートを前記第
２の電源線に接続し、且つ、ソースを前記抵抗手段Ｒを
介して前記第２の電源線に接続するようになっている。
ン型ＭＯＳトランジスタＤＭＯＳおよび抵抗手段Ｒを備
え、該デプリーション型ＭＯＳトランジスタＤＭＯＳの
ドレインを前記第１の電源線に接続し、ゲートを前記第
２の電源線に接続し、且つ、ソースを前記抵抗手段Ｒを
介して前記第２の電源線に接続するようになっている。
【００１２】
【作用】本発明では、デプリーション型ＭＯＳトランジ
スタ（以下、ＤＭＯＳ）のゲート−ソース間電圧が抵抗
手段Ｒの両端に現れ、この電圧が降圧電圧として取り出
される。ここで、上記構成のＤＭＯＳのゲート−ソース
間電圧ＶGSは、ゲート側を基準とするとソース側が正極
性となる一定の電位であり、ＤＭＯＳは、この電位を下
回る負電位がゲートに与えられるまでオンを接続するい
わゆるノーマリオン型の素子である。上記一定の電位
は、エンハンスメント型ＭＯＳトランジスタ（以下、Ｅ
ＭＯＳ）のしきい値に相当するものである。一般にしき
い値はＥＭＯＳに対してだけ用いられる呼称であるが、
本明細書中では便宜的に同呼称を使用するものとする
と、ＤＭＯＳのしきい値は正の温度依存性を持つため、
上記実施例によって取り出される降圧電圧は、温度が高
くなるほどその電位を上昇させることになる。
スタ（以下、ＤＭＯＳ）のゲート−ソース間電圧が抵抗
手段Ｒの両端に現れ、この電圧が降圧電圧として取り出
される。ここで、上記構成のＤＭＯＳのゲート−ソース
間電圧ＶGSは、ゲート側を基準とするとソース側が正極
性となる一定の電位であり、ＤＭＯＳは、この電位を下
回る負電位がゲートに与えられるまでオンを接続するい
わゆるノーマリオン型の素子である。上記一定の電位
は、エンハンスメント型ＭＯＳトランジスタ（以下、Ｅ
ＭＯＳ）のしきい値に相当するものである。一般にしき
い値はＥＭＯＳに対してだけ用いられる呼称であるが、
本明細書中では便宜的に同呼称を使用するものとする
と、ＤＭＯＳのしきい値は正の温度依存性を持つため、
上記実施例によって取り出される降圧電圧は、温度が高
くなるほどその電位を上昇させることになる。
【００１３】したがって、かかる降圧電圧を、例えば、
リフレッシュ時間を決定するためのオシレータ回路に適
用すれば、その発振周波数φＯＳＣの周期を温度の上昇
に伴って短くなるように補正でき、ＤＲＡＭ，ＰＳＲＡ
Ｍ，ＶＳＲＡＭなどのリフレッシュ回数を環境温度に合
わせて適正化できる。なお、ＤＭＯＳの個数を増やすほ
ど、温度に対する降圧電圧の変化幅すなわち温度感度を
大きくできるので好ましい。
リフレッシュ時間を決定するためのオシレータ回路に適
用すれば、その発振周波数φＯＳＣの周期を温度の上昇
に伴って短くなるように補正でき、ＤＲＡＭ，ＰＳＲＡ
Ｍ，ＶＳＲＡＭなどのリフレッシュ回数を環境温度に合
わせて適正化できる。なお、ＤＭＯＳの個数を増やすほ
ど、温度に対する降圧電圧の変化幅すなわち温度感度を
大きくできるので好ましい。
【００１４】また、ＥＭＯＳを併用すれば、その温度係
数（負）によって降圧電圧を減少側に修正できるから、
その修正分だけＤＭＯＳの個数を増やすことができ、温
度感度をとらにアップできる。
数（負）によって降圧電圧を減少側に修正できるから、
その修正分だけＤＭＯＳの個数を増やすことができ、温
度感度をとらにアップできる。
【００１５】
【実施例】以下、図面を参照して、本発明に係る半導体
集積回路の実施例を説明する。図２〜図１０は本発明に
係る半導体集積回路の第１の実施例を示す図であり、Ｄ
ＲＡＭに適用した例である。まず、構成を説明する。図
２において、参照符号１０は第１クロックジェネレー
タ、１１は第２クロックジェネレータ、１２はライトク
ロックジェネレータ、１３はモードコントロール回路、
１４はデータ入力バッファ、１５はデータ出力バッフ
ァ、１６はアドレスバッファ（含むプリデコーダ）、１
７はロウデコーダ、１８はコラムデコーダ、１９はセン
スアンプ（含むＩ／Ｏゲート）、２０はメモリセルアレ
イ、２１はリフレッシュアドレスカウンタ、２２は降圧
電源回路、２３は、リングオシレータ２３ａ、分周回路
２３ｂ、基板バイアスジェネレータ２３ｃおよびタイミ
ング回路２３ｄ等を含むセルフリフレッシュ系回路群で
ある。
集積回路の実施例を説明する。図２〜図１０は本発明に
係る半導体集積回路の第１の実施例を示す図であり、Ｄ
ＲＡＭに適用した例である。まず、構成を説明する。図
２において、参照符号１０は第１クロックジェネレー
タ、１１は第２クロックジェネレータ、１２はライトク
ロックジェネレータ、１３はモードコントロール回路、
１４はデータ入力バッファ、１５はデータ出力バッフ
ァ、１６はアドレスバッファ（含むプリデコーダ）、１
７はロウデコーダ、１８はコラムデコーダ、１９はセン
スアンプ（含むＩ／Ｏゲート）、２０はメモリセルアレ
イ、２１はリフレッシュアドレスカウンタ、２２は降圧
電源回路、２３は、リングオシレータ２３ａ、分周回路
２３ｂ、基板バイアスジェネレータ２３ｃおよびタイミ
ング回路２３ｄ等を含むセルフリフレッシュ系回路群で
ある。
【００１６】なお、ＲＡＳ（バー）はロウアドレススト
ローブ信号、ＣＡＳ（バー）はコラムアドレスストロー
ブ信号、ＷＥ（バー）はライトイネーブル信号、ＯＥ
（バー）はアウトプットイネーブル信号、Ａ0 〜Ａ11は
アドレス信号、ＤＱi は入出力データ、ＶCCは高電位側
電源、ＶSSは低電位側電源、ＶINT は降圧電源、φＳＲ
はリフレッシュサイクルモード信号である。
ローブ信号、ＣＡＳ（バー）はコラムアドレスストロー
ブ信号、ＷＥ（バー）はライトイネーブル信号、ＯＥ
（バー）はアウトプットイネーブル信号、Ａ0 〜Ａ11は
アドレス信号、ＤＱi は入出力データ、ＶCCは高電位側
電源、ＶSSは低電位側電源、ＶINT は降圧電源、φＳＲ
はリフレッシュサイクルモード信号である。
【００１７】このような構成において、ＲＡＳの立ち下
がりタイミングでＡ1 〜Ａ11がロウアドレスとして取り
込まれ、また、ＣＡＳの立ち下がりタイミングでＡ1 〜
Ａ11がコラムアドレスとして取り込まれる。そして、こ
れらのアドレスによってメモリセルアレイ２０がアクセ
スされ、ＷＥがアクティブであればデータの書き込み、
あるいはＯＥがアクティブであればデータの読み出しが
行われる。
がりタイミングでＡ1 〜Ａ11がロウアドレスとして取り
込まれ、また、ＣＡＳの立ち下がりタイミングでＡ1 〜
Ａ11がコラムアドレスとして取り込まれる。そして、こ
れらのアドレスによってメモリセルアレイ２０がアクセ
スされ、ＷＥがアクティブであればデータの書き込み、
あるいはＯＥがアクティブであればデータの読み出しが
行われる。
【００１８】ここで、ＤＲＡＭのメモリセルは、所定時
間（リフレッシュタイム）ごとに内容をリフレッシュし
なければならない。リフレッシュタイムの規格内に、リ
ードサイクル、ライトサイクル、またはリードモディフ
ァイライトサイクル等を実行したときは、当該処理の対
象となったセルは自動的にリフレッシュされるが、そう
でないときは、強制的にリフレッシュ動作を実行させる
必要がある。
間（リフレッシュタイム）ごとに内容をリフレッシュし
なければならない。リフレッシュタイムの規格内に、リ
ードサイクル、ライトサイクル、またはリードモディフ
ァイライトサイクル等を実行したときは、当該処理の対
象となったセルは自動的にリフレッシュされるが、そう
でないときは、強制的にリフレッシュ動作を実行させる
必要がある。
【００１９】すなわち、リフレッシュタイムの規格内に
リードライトが行われなかったことをモードコントロー
ル回路１３が検知すると、この回路から信号φＳＲが出
力され、これにより、リフレッシュアドレスカウンタ２
１が動作を開始してリフレッシュ用の内部アドレスを発
生すると共に、セルフリフレッシュ系回路２３が動作を
開始し、リングオシレータ２３ａからのφＯＳＣを分周
回路２３ｂで分周した後、その分周出力とタイミング回
路２３ｄからの出力とのアンド論理結果が第１クロック
ジェネレータ１０に与えられ、セルフリフレッシュが開
始される。
リードライトが行われなかったことをモードコントロー
ル回路１３が検知すると、この回路から信号φＳＲが出
力され、これにより、リフレッシュアドレスカウンタ２
１が動作を開始してリフレッシュ用の内部アドレスを発
生すると共に、セルフリフレッシュ系回路２３が動作を
開始し、リングオシレータ２３ａからのφＯＳＣを分周
回路２３ｂで分周した後、その分周出力とタイミング回
路２３ｄからの出力とのアンド論理結果が第１クロック
ジェネレータ１０に与えられ、セルフリフレッシュが開
始される。
【００２０】図３は、降圧電源回路２２の構成図であ
る。降圧電源発生回路２２は、外部から供給される高電
位側電源（線）ＶCCにドレインを接続した２個のデプリ
ーション型ＭＯＳトランジスタＤＭＯＳ11，ＤＭＯＳ12
と、ＤＭＯＳ11のソースと低電位側電源（線）ＶSSとの
間に接続された抵抗（抵抗手段）Ｒ11と、ＤＭＯＳ12の
ソースとＶSSとの間に抵抗（抵抗手段）Ｒ12を介して接
続されたダイオード接続のエンハンスメント型ＭＯＳト
ランジスタＥＭＯＳ11とを備え、ＤＭＯＳ11のゲートを
ＶSSに接続して構成する。
る。降圧電源発生回路２２は、外部から供給される高電
位側電源（線）ＶCCにドレインを接続した２個のデプリ
ーション型ＭＯＳトランジスタＤＭＯＳ11，ＤＭＯＳ12
と、ＤＭＯＳ11のソースと低電位側電源（線）ＶSSとの
間に接続された抵抗（抵抗手段）Ｒ11と、ＤＭＯＳ12の
ソースとＶSSとの間に抵抗（抵抗手段）Ｒ12を介して接
続されたダイオード接続のエンハンスメント型ＭＯＳト
ランジスタＥＭＯＳ11とを備え、ＤＭＯＳ11のゲートを
ＶSSに接続して構成する。
【００２１】このような構成において、ＤＭＯＳ11およ
びＤＭＯＳ12は共にノーマリオン型の素子、すなわちゲ
ート電位をソース電位よりも "ある電位" だけ低下させ
たときにオフとなる素子である。ある電位はＥＭＯＳ
（ノーマリィオフ型の素子）のしきい値ＶTHに相当する
電位であり、ゲート電位を基準（０Ｖ）とすると、ＥＭ
ＯＳでは「負」のソース電位、ＤＭＯＳでは「正」のソ
ース電位となる（但し、ｎチャネル型ＭＯＳの場合）。
びＤＭＯＳ12は共にノーマリオン型の素子、すなわちゲ
ート電位をソース電位よりも "ある電位" だけ低下させ
たときにオフとなる素子である。ある電位はＥＭＯＳ
（ノーマリィオフ型の素子）のしきい値ＶTHに相当する
電位であり、ゲート電位を基準（０Ｖ）とすると、ＥＭ
ＯＳでは「負」のソース電位、ＤＭＯＳでは「正」のソ
ース電位となる（但し、ｎチャネル型ＭＯＳの場合）。
【００２２】例えば、ＤＭＯＳ11，ＤＭＯＳ12およびＥ
ＭＯＳ11の各しきい値（の絶対値）を０．５Ｖとする
と、ＤＭＯＳ11のゲート−ソース間電圧ＶGS(DMOS11)と
ＤＭＯＳ12のゲート−ソース間電圧ＶGS(DMOS12)は共に
＋０．５Ｖ、ＥＭＯＳ11のゲート−ソース間電圧Ｖ
GS(EMOS11)は逆極性の−０．５Ｖとなる。したがって、
ＤＭＯＳ11のゲート電位（ＶSS）を基準にすると、ＤＭ
ＯＳ11のソース電位は＋０．５Ｖ（＝ＶGS(DMOS11)）、
ＤＭＯＳ12のソース電位は＋１．０Ｖ（＝ＶGS(DMOS1 1)
＋ＶGS(DMOS12)）、ＥＭＯＳ11のソース電位は＋０．５
（＝ＶGS(DMOS11)＋Ｖ GS(DMOS12)＋ＶGS(EMOS11)）で与
えられる。すなわち、ＶINT は、図４に示すように、０
Ｖ＋ＶGS(DMOS11)＋ＶGS(DMOS12)のレベルＡ（＋１．０
Ｖ）からＶGS(E MOS11)だけ下がったレベルＢ（＋０．５
Ｖ）に安定する。
ＭＯＳ11の各しきい値（の絶対値）を０．５Ｖとする
と、ＤＭＯＳ11のゲート−ソース間電圧ＶGS(DMOS11)と
ＤＭＯＳ12のゲート−ソース間電圧ＶGS(DMOS12)は共に
＋０．５Ｖ、ＥＭＯＳ11のゲート−ソース間電圧Ｖ
GS(EMOS11)は逆極性の−０．５Ｖとなる。したがって、
ＤＭＯＳ11のゲート電位（ＶSS）を基準にすると、ＤＭ
ＯＳ11のソース電位は＋０．５Ｖ（＝ＶGS(DMOS11)）、
ＤＭＯＳ12のソース電位は＋１．０Ｖ（＝ＶGS(DMOS1 1)
＋ＶGS(DMOS12)）、ＥＭＯＳ11のソース電位は＋０．５
（＝ＶGS(DMOS11)＋Ｖ GS(DMOS12)＋ＶGS(EMOS11)）で与
えられる。すなわち、ＶINT は、図４に示すように、０
Ｖ＋ＶGS(DMOS11)＋ＶGS(DMOS12)のレベルＡ（＋１．０
Ｖ）からＶGS(E MOS11)だけ下がったレベルＢ（＋０．５
Ｖ）に安定する。
【００２３】ここで、ＤＭＯＳのしきい値が「正」の温
度係数をもつのに対し、ＥＭＯＳのしきい値は「負」の
温度係数をもつ。すなわち、温度の上昇に伴ってＤＭＯ
Ｓのしきい値はその値を増大側に変化させるのに対し、
ＥＭＯＳのしきい値は減少側に変化する。ある温度変化
におけるＤＭＯＳのしきい値変化量をΔＶTHD 、ＥＭＯ
Ｓのしきい値変化量をΔＶTHE とすると、ＶINT は、 ＶINT ＝｜ＶTH(DMOS11)＋ＶTH(DMOS12)＋２ΔＶTHD ｜ −ＶTH(EMOS11)＋ΔＶTH(EMOS11) … で与えられ、２ΔＶTHD ＋ΔＶTHE の上昇が見込める。
図５は、レベルＡとレベルＢ（＝ＶINT ）の温度特性を
示す図であり、両特性線の傾きの違いは、ＤＭＯＳとＥ
ＭＯＳの温度係数の違いに依存する。
度係数をもつのに対し、ＥＭＯＳのしきい値は「負」の
温度係数をもつ。すなわち、温度の上昇に伴ってＤＭＯ
Ｓのしきい値はその値を増大側に変化させるのに対し、
ＥＭＯＳのしきい値は減少側に変化する。ある温度変化
におけるＤＭＯＳのしきい値変化量をΔＶTHD 、ＥＭＯ
Ｓのしきい値変化量をΔＶTHE とすると、ＶINT は、 ＶINT ＝｜ＶTH(DMOS11)＋ＶTH(DMOS12)＋２ΔＶTHD ｜ −ＶTH(EMOS11)＋ΔＶTH(EMOS11) … で与えられ、２ΔＶTHD ＋ΔＶTHE の上昇が見込める。
図５は、レベルＡとレベルＢ（＝ＶINT ）の温度特性を
示す図であり、両特性線の傾きの違いは、ＤＭＯＳとＥ
ＭＯＳの温度係数の違いに依存する。
【００２４】以上述べたように、本実施例では、ＶSSの
レベル（０Ｖ）にＥＭＯＳ２段分のしきい値を加え、そ
の加算電位からＥＭＯＳ１段分のしきい値を減算した電
位を抵抗Ｒ12の両端から取り出すので、例えば、ＤＲＡ
Ｍ等のリフレッシュ周期を決定するためのリングオシレ
ータに好適な降圧電圧ＶINT を生成することができる。
レベル（０Ｖ）にＥＭＯＳ２段分のしきい値を加え、そ
の加算電位からＥＭＯＳ１段分のしきい値を減算した電
位を抵抗Ｒ12の両端から取り出すので、例えば、ＤＲＡ
Ｍ等のリフレッシュ周期を決定するためのリングオシレ
ータに好適な降圧電圧ＶINT を生成することができる。
【００２５】すなわち、温度の上昇に伴って降圧電圧Ｖ
INT の電位が高くなるため、リングオシレータ２３ａ
（図２参照）の出力φＯＳＣが温度上昇と共に高周波数
側へと変化し、その結果、図１８のｔCYC の傾きが左肩
下がりになってｔREF との差が詰められる。したがっ
て、要求リフレッシュサイクルに合わせてφＯＳＣが変
化するようになり、低温域から高温域までの様々な温度
に対して常にリフレッシュサイクルを適正にコントロー
ルでき、特に、常用温度域での過剰なリフレッシュ動作
を回避して電力消費を抑えることができる。また、ＭＯ
Ｓトランジスタを使用するので、言い替えればバイアス
電流を必要とするバイポーラトランジスタを使用しない
ので、電力消費の小さい降圧電源回路２２を提供でき
る。
INT の電位が高くなるため、リングオシレータ２３ａ
（図２参照）の出力φＯＳＣが温度上昇と共に高周波数
側へと変化し、その結果、図１８のｔCYC の傾きが左肩
下がりになってｔREF との差が詰められる。したがっ
て、要求リフレッシュサイクルに合わせてφＯＳＣが変
化するようになり、低温域から高温域までの様々な温度
に対して常にリフレッシュサイクルを適正にコントロー
ルでき、特に、常用温度域での過剰なリフレッシュ動作
を回避して電力消費を抑えることができる。また、ＭＯ
Ｓトランジスタを使用するので、言い替えればバイアス
電流を必要とするバイポーラトランジスタを使用しない
ので、電力消費の小さい降圧電源回路２２を提供でき
る。
【００２６】なお、上記実施例では、２個のＤＭＯＳと
１個のＥＭＯＳを使用しているが、低電位の降圧電圧Ｖ
INT でよければ、１個のＤＭＯＳで構成することも可能
である。すなわち、図３のＤＭＯＳ11のソースからＶ
INT を取り出してもよく、この場合のＶINT は、ＤＭＯ
Ｓ11のしきい値だけＶSSから上がった電位となる。ま
た、ＤＭＯＳやＥＭＯＳのしきい値は、プロセスパラメ
ータの変動によりわずかにバラツクことがあるが、かか
るバラツキは、例えば図６に示すように、ＥＭＯＳ11の
ソースと抵抗Ｒ12の間に調整用の抵抗ＲT を設け、この
抵抗ＲT をトリミングすることにより修正可能である。
１個のＥＭＯＳを使用しているが、低電位の降圧電圧Ｖ
INT でよければ、１個のＤＭＯＳで構成することも可能
である。すなわち、図３のＤＭＯＳ11のソースからＶ
INT を取り出してもよく、この場合のＶINT は、ＤＭＯ
Ｓ11のしきい値だけＶSSから上がった電位となる。ま
た、ＤＭＯＳやＥＭＯＳのしきい値は、プロセスパラメ
ータの変動によりわずかにバラツクことがあるが、かか
るバラツキは、例えば図６に示すように、ＥＭＯＳ11の
ソースと抵抗Ｒ12の間に調整用の抵抗ＲT を設け、この
抵抗ＲT をトリミングすることにより修正可能である。
【００２７】また、図７に示すように、ＤＭＯＳを多段
に接続してもよい。例えば、図示のようにＤＭＯＳ21か
らＤＭＯＳ24までの４段とすると、しきい値４段分上が
ったレベル（１段分を＋０．５Ｖとすると、４段分で＋
２Ｖ）からＥＭＯＳ１段分下がったレベルをＶINT の電
位とすることができ、高電位のＶINT を必要とする用途
に好適なものとすることができる。なお、図７におい
て、Ｒ21〜Ｒ24は抵抗（抵抗手段）である。
に接続してもよい。例えば、図示のようにＤＭＯＳ21か
らＤＭＯＳ24までの４段とすると、しきい値４段分上が
ったレベル（１段分を＋０．５Ｖとすると、４段分で＋
２Ｖ）からＥＭＯＳ１段分下がったレベルをＶINT の電
位とすることができ、高電位のＶINT を必要とする用途
に好適なものとすることができる。なお、図７におい
て、Ｒ21〜Ｒ24は抵抗（抵抗手段）である。
【００２８】また、プロセスパラメータによってしきい
値が変動し、ＶINT が所望の電位に達しなかった場合
は、図８に示すように、ＤＭＯＳ21〜ＤＭＯＳ24のソー
ス側（またはドレイン側若しくは両側）に、トリミング
用の抵抗ＲT21 〜ＲT24 を挿入してもよい。また、図９
に示すように、ダイオード接続したＥＭＯＳ31，ＥＭＯ
Ｓ32（バイポーラトランジスタでもよい）を抵抗手段と
して用いても構わない。
値が変動し、ＶINT が所望の電位に達しなかった場合
は、図８に示すように、ＤＭＯＳ21〜ＤＭＯＳ24のソー
ス側（またはドレイン側若しくは両側）に、トリミング
用の抵抗ＲT21 〜ＲT24 を挿入してもよい。また、図９
に示すように、ダイオード接続したＥＭＯＳ31，ＥＭＯ
Ｓ32（バイポーラトランジスタでもよい）を抵抗手段と
して用いても構わない。
【００２９】また、図１０に示すように、各トランジス
タ（図ではＤＭＯＳ41，ＤＭＯＳ42およびＥＭＯＳ41）
の基板電位とそれぞれのソース電位とを同一電位として
もよい。バックバイアスの影響をなくすことができる。
すなわち、図１０の降圧電源回路によれば、各デプリー
ション型およびエンハンスメント型ＭＯＳトランジスタ
ＤＭＯＳ41，ＤＭＯＳ42；ＥＭＯＳ41におけるしきい値
電圧を正確に規定して、降圧電源回路における温度特性
をより正確に設定して、最適な温度補償を行うことがで
きる。
タ（図ではＤＭＯＳ41，ＤＭＯＳ42およびＥＭＯＳ41）
の基板電位とそれぞれのソース電位とを同一電位として
もよい。バックバイアスの影響をなくすことができる。
すなわち、図１０の降圧電源回路によれば、各デプリー
ション型およびエンハンスメント型ＭＯＳトランジスタ
ＤＭＯＳ41，ＤＭＯＳ42；ＥＭＯＳ41におけるしきい値
電圧を正確に規定して、降圧電源回路における温度特性
をより正確に設定して、最適な温度補償を行うことがで
きる。
【００３０】図１１〜図１５は本発明に係る半導体集積
回路の第２の実施例を示す図であり、図１１は本発明の
半導体集積回路における降圧電源回路の第２の実施例を
説明するための図である。図１１に示されるように、本
第２実施例の降圧電源回路１（２２）の出力（降圧電源
電圧）ＶINT は、図１６に示す降圧電源回路と同様に、
インバータ２〜６で構成されたリングオシレータ７に供
給されるようになっている。しかし、本実施例では、高
電位側の電源線には、通常の高電圧Ｖccよりも高い電位
の超高電圧ＳＶccが印加されるようになっている。
回路の第２の実施例を示す図であり、図１１は本発明の
半導体集積回路における降圧電源回路の第２の実施例を
説明するための図である。図１１に示されるように、本
第２実施例の降圧電源回路１（２２）の出力（降圧電源
電圧）ＶINT は、図１６に示す降圧電源回路と同様に、
インバータ２〜６で構成されたリングオシレータ７に供
給されるようになっている。しかし、本実施例では、高
電位側の電源線には、通常の高電圧Ｖccよりも高い電位
の超高電圧ＳＶccが印加されるようになっている。
【００３１】すなわち、本第２実施例の降圧電源回路１
（２２）では、第１の電源線を通常の高電位電圧Ｖccよ
りも高い超高電圧ＳＶccを供給する超高電位電源線と
し、且つ、第２の電源線を通常の低電位電圧Ｖssを供給
する低電位電源線とするようになっている。図１２は図
１１の降圧電源回路における温度特性を示す図である。
同図からも明らかなように、図１１の降圧電源回路にお
いて、通常の高電位電圧Ｖccを印加した場合の温度特性
αは、通常の高電位電圧Ｖccよりも高い超高電圧ＳＶcc
印加した場合には、温度特性α’のようになり、また、
通常の高電位電圧Ｖccを印加した場合の温度特性βは、
超高電圧ＳＶcc印加した場合には、温度特性β’のよう
になる。これによって、降圧電圧（降圧電源電圧）Ｖ
INT の電位を、通常の高電位電圧Ｖccを印加した場合よ
りも高い電位まで変化させ、すなわち、リフレッシュサ
イクル（リングオシレータの出力φＯＳＣ）をより短い
周期まで変化させ、より広い範囲において温度補償を行
えるようになっている。
（２２）では、第１の電源線を通常の高電位電圧Ｖccよ
りも高い超高電圧ＳＶccを供給する超高電位電源線と
し、且つ、第２の電源線を通常の低電位電圧Ｖssを供給
する低電位電源線とするようになっている。図１２は図
１１の降圧電源回路における温度特性を示す図である。
同図からも明らかなように、図１１の降圧電源回路にお
いて、通常の高電位電圧Ｖccを印加した場合の温度特性
αは、通常の高電位電圧Ｖccよりも高い超高電圧ＳＶcc
印加した場合には、温度特性α’のようになり、また、
通常の高電位電圧Ｖccを印加した場合の温度特性βは、
超高電圧ＳＶcc印加した場合には、温度特性β’のよう
になる。これによって、降圧電圧（降圧電源電圧）Ｖ
INT の電位を、通常の高電位電圧Ｖccを印加した場合よ
りも高い電位まで変化させ、すなわち、リフレッシュサ
イクル（リングオシレータの出力φＯＳＣ）をより短い
周期まで変化させ、より広い範囲において温度補償を行
えるようになっている。
【００３２】図１３は本発明の半導体集積回路における
降圧電源回路の第３の実施例を示す回路図である。同図
において、参照符号１０は、図１に示す降圧電源回路２
２に対応するものである。図１３に示されるように、本
第３実施例は、降圧電源回路１０（２２）の降圧電圧Ｖ
INT を出力する出力端に定電流源ＣＣＳとして機能する
Ｐチャネル型ＭＯＳトランジスタを接続するようになっ
ている。すなわち、Ｐチャネル型ＭＯＳトランジスタの
ソースを高電位電源線（Ｖcc）に接続し、ゲートを低電
位電源線（Ｖss）に接続し、そして、ドレインを降圧電
源回路の出力端（ＶINT ）に接続するようになってい
る。これにより、高電位電源線（Ｖcc）から低電位電源
線（Ｖss）へ、Ｐチャネル型ＭＯＳトランジスタ（ＣＣ
Ｓ）および抵抗Ｒを介して一定の電流が常に流れ、降圧
電源回路が発生する降圧電圧ＶINT を、所定温度以下の
温度の低下に対しても一定のレベル以上の電位に保持す
るようになっている。
降圧電源回路の第３の実施例を示す回路図である。同図
において、参照符号１０は、図１に示す降圧電源回路２
２に対応するものである。図１３に示されるように、本
第３実施例は、降圧電源回路１０（２２）の降圧電圧Ｖ
INT を出力する出力端に定電流源ＣＣＳとして機能する
Ｐチャネル型ＭＯＳトランジスタを接続するようになっ
ている。すなわち、Ｐチャネル型ＭＯＳトランジスタの
ソースを高電位電源線（Ｖcc）に接続し、ゲートを低電
位電源線（Ｖss）に接続し、そして、ドレインを降圧電
源回路の出力端（ＶINT ）に接続するようになってい
る。これにより、高電位電源線（Ｖcc）から低電位電源
線（Ｖss）へ、Ｐチャネル型ＭＯＳトランジスタ（ＣＣ
Ｓ）および抵抗Ｒを介して一定の電流が常に流れ、降圧
電源回路が発生する降圧電圧ＶINT を、所定温度以下の
温度の低下に対しても一定のレベル以上の電位に保持す
るようになっている。
【００３３】図１４は降圧電源回路における要求リフレ
ッシュサイクルｔREF とリングオシレータの出力φＯＳ
Ｃのサイクル時間ｔCYC1との関係を示す図であり、図１
５は図１３の降圧電源回路における要求リフレッシュサ
イクルｔREF とリングオシレータの出力φＯＳＣのサイ
クル時間ｔCYC2との関係を示す図である。まず、図１４
に示されるように、例えば、図１に示す降圧電源回路２
２の出力電圧（ＶINT ）をリングオシレータ（７）に供
給して、ＤＲＡＭのセルフリフレッシュ動作を行わせた
場合、温度Ｔ1 以下の温度に対しては、リングオシレー
タの出力φＯＳＣのサイクル時間（リフレッシュサイク
ル）ｔCYC1の方が、要求されるリフレッシュサイクル
（記憶保持時間）ｔREF よりも長くなってしまい、デー
タ保持が不可能となる。このことは、温度補償の温度設
定範囲を温度Ｔ1 よりも高い温度にしなければならな
ず、温度補償の範囲を狭めることをも意味する。
ッシュサイクルｔREF とリングオシレータの出力φＯＳ
Ｃのサイクル時間ｔCYC1との関係を示す図であり、図１
５は図１３の降圧電源回路における要求リフレッシュサ
イクルｔREF とリングオシレータの出力φＯＳＣのサイ
クル時間ｔCYC2との関係を示す図である。まず、図１４
に示されるように、例えば、図１に示す降圧電源回路２
２の出力電圧（ＶINT ）をリングオシレータ（７）に供
給して、ＤＲＡＭのセルフリフレッシュ動作を行わせた
場合、温度Ｔ1 以下の温度に対しては、リングオシレー
タの出力φＯＳＣのサイクル時間（リフレッシュサイク
ル）ｔCYC1の方が、要求されるリフレッシュサイクル
（記憶保持時間）ｔREF よりも長くなってしまい、デー
タ保持が不可能となる。このことは、温度補償の温度設
定範囲を温度Ｔ1 よりも高い温度にしなければならな
ず、温度補償の範囲を狭めることをも意味する。
【００３４】これに対して、図１５に示されるように、
例えば、図１３に示す本第３実施例の降圧電源回路１０
をリングオシレータ（７）に供給して、ＤＲＡＭのセル
フリフレッシュ動作を行わせた場合、Ｐチャネル型ＭＯ
ＳトランジスタＣＣＳによって、抵抗Ｒを介して一定の
電流が常に流れ、降圧電圧ＶINT は、常に一定のレベル
以上の電位に保持される。すなわち、温度Ｔ2 以下の温
度に対しても、リフレッシュサイクルｔCYC2が一定のレ
ベル以上に長くならず、リフレッシュサイクルｔ
CYC2は、常に、要求されるリフレッシュサイクルｔREF
よりも短くなって、データ保持を確実に行うことができ
る。換言すると、本第３実施例によれば、温度補償の範
囲を広げることができる。
例えば、図１３に示す本第３実施例の降圧電源回路１０
をリングオシレータ（７）に供給して、ＤＲＡＭのセル
フリフレッシュ動作を行わせた場合、Ｐチャネル型ＭＯ
ＳトランジスタＣＣＳによって、抵抗Ｒを介して一定の
電流が常に流れ、降圧電圧ＶINT は、常に一定のレベル
以上の電位に保持される。すなわち、温度Ｔ2 以下の温
度に対しても、リフレッシュサイクルｔCYC2が一定のレ
ベル以上に長くならず、リフレッシュサイクルｔ
CYC2は、常に、要求されるリフレッシュサイクルｔREF
よりも短くなって、データ保持を確実に行うことができ
る。換言すると、本第３実施例によれば、温度補償の範
囲を広げることができる。
【００３５】図２０は本発明の半導体集積回路における
降圧電源回路の基本的変形を示す回路図であり、図２１
は図２０の変形を適用した本発明に係る降圧電源回路の
一実施例を示す回路図である。図１〜図１２に示す実施
例において、降圧電源回路を構成するデプリーション型
ＭＯＳトランジスタおよびエンハンスメント型ＭＯＳト
ランジスタは、Ｎチャネル型ＭＯＳトランジスタとして
構成したが、本発明に係る半導体集積回路（降圧電源回
路）は、図２０〜図２４に示すように、デプリーション
型ＭＯＳトランジスタおよびエンハンスメント型ＭＯＳ
トランジスタをＰチャネル型ＭＯＳトランジスタとして
構成することもできる。
降圧電源回路の基本的変形を示す回路図であり、図２１
は図２０の変形を適用した本発明に係る降圧電源回路の
一実施例を示す回路図である。図１〜図１２に示す実施
例において、降圧電源回路を構成するデプリーション型
ＭＯＳトランジスタおよびエンハンスメント型ＭＯＳト
ランジスタは、Ｎチャネル型ＭＯＳトランジスタとして
構成したが、本発明に係る半導体集積回路（降圧電源回
路）は、図２０〜図２４に示すように、デプリーション
型ＭＯＳトランジスタおよびエンハンスメント型ＭＯＳ
トランジスタをＰチャネル型ＭＯＳトランジスタとして
構成することもできる。
【００３６】すなわち、図１の降圧電源回路２２におい
ては、Ｎチャネル型のデプリーション型ＭＯＳトランジ
スタＤＭＯＳのドレインが第１の電源線（高電位電源
線）Ｖccに接続され、ゲートが第２の電源線（低電位電
源線）Ｖssに接続され、そして、ソースがダイオード接
続されたＮチャネル型のエンハンスメント型ＭＯＳトラ
ンジスタＥＭＯＳおよび抵抗Ｒを介して第２の電源線Ｖ
ssに接続されている。そして、出力電圧（降圧電源電
圧）ＶINT は、エンハンスメント型ＭＯＳトランジスタ
ＥＭＯＳと抵抗Ｒとの接続個所から取り出されるように
なっている。
ては、Ｎチャネル型のデプリーション型ＭＯＳトランジ
スタＤＭＯＳのドレインが第１の電源線（高電位電源
線）Ｖccに接続され、ゲートが第２の電源線（低電位電
源線）Ｖssに接続され、そして、ソースがダイオード接
続されたＮチャネル型のエンハンスメント型ＭＯＳトラ
ンジスタＥＭＯＳおよび抵抗Ｒを介して第２の電源線Ｖ
ssに接続されている。そして、出力電圧（降圧電源電
圧）ＶINT は、エンハンスメント型ＭＯＳトランジスタ
ＥＭＯＳと抵抗Ｒとの接続個所から取り出されるように
なっている。
【００３７】これに対して、図２０に示す基本的変形の
降圧電源回路９２２においては、Ｐチャネル型のデプリ
ーション型ＭＯＳトランジスタＤＭＯＳのドレインが第
１の電源線（低電位電源線）Ｖssに接続され、ゲートが
第２の電源線（高電位電源線）Ｖccに接続され、そし
て、ソースがダイオード接続されたＰチャネル型のエン
ハンスメント型ＭＯＳトランジスタＥＭＯＳおよび抵抗
Ｒを介して第２の電源線Ｖccに接続されている。そし
て、出力電圧（降圧電源電圧）ＶINT は、エンハンスメ
ント型ＭＯＳトランジスタＥＭＯＳと抵抗Ｒとの接続個
所から取り出されるようになっている。
降圧電源回路９２２においては、Ｐチャネル型のデプリ
ーション型ＭＯＳトランジスタＤＭＯＳのドレインが第
１の電源線（低電位電源線）Ｖssに接続され、ゲートが
第２の電源線（高電位電源線）Ｖccに接続され、そし
て、ソースがダイオード接続されたＰチャネル型のエン
ハンスメント型ＭＯＳトランジスタＥＭＯＳおよび抵抗
Ｒを介して第２の電源線Ｖccに接続されている。そし
て、出力電圧（降圧電源電圧）ＶINT は、エンハンスメ
ント型ＭＯＳトランジスタＥＭＯＳと抵抗Ｒとの接続個
所から取り出されるようになっている。
【００３８】図２１に示す降圧電源回路は、図３の降圧
電源回路に対応するもので、デプリーション型ＭＯＳト
ランジスタＤＭＯＳ11, ＤＭＯＳ12およびエンハンスメ
ント型ＭＯＳトランジスタＥＭＯＳ11をＰチャネル型Ｍ
ＯＳトランジスタとして構成したものである。ここで、
デプリーション型ＭＯＳトランジスタＤＭＯＳ11, ＤＭ
ＯＳ12のドレインは低電位電源線（第１の電源線）Ｖss
に接続され、デプリーション型ＭＯＳトランジスタＤＭ
ＯＳ11のソースは抵抗Ｒ11を介して高電位電源線（第２
の電源線）Ｖccに接続され、そして、デプリーション型
ＭＯＳトランジスタＤＭＯＳ12のソースはダイオード接
続されたエンハンスメント型ＭＯＳトランジスタＥＭＯ
Ｓ11を介して高電位電源線（第２の電源線）Ｖccに接続
されている。
電源回路に対応するもので、デプリーション型ＭＯＳト
ランジスタＤＭＯＳ11, ＤＭＯＳ12およびエンハンスメ
ント型ＭＯＳトランジスタＥＭＯＳ11をＰチャネル型Ｍ
ＯＳトランジスタとして構成したものである。ここで、
デプリーション型ＭＯＳトランジスタＤＭＯＳ11, ＤＭ
ＯＳ12のドレインは低電位電源線（第１の電源線）Ｖss
に接続され、デプリーション型ＭＯＳトランジスタＤＭ
ＯＳ11のソースは抵抗Ｒ11を介して高電位電源線（第２
の電源線）Ｖccに接続され、そして、デプリーション型
ＭＯＳトランジスタＤＭＯＳ12のソースはダイオード接
続されたエンハンスメント型ＭＯＳトランジスタＥＭＯ
Ｓ11を介して高電位電源線（第２の電源線）Ｖccに接続
されている。
【００３９】図２２は図２１の降圧電源回路における降
圧電圧の電位レベルを示す図であり、図４に対応するも
のである。また、図２３は図２１の降圧電源回路におけ
る降圧電圧の温度特性を示す図でり、図５に対応するも
のである。そして、図２４は図２１の降圧電源回路を適
用したリングオシレータの一例を示す回路図であり、図
１６に対応するものである。
圧電圧の電位レベルを示す図であり、図４に対応するも
のである。また、図２３は図２１の降圧電源回路におけ
る降圧電圧の温度特性を示す図でり、図５に対応するも
のである。そして、図２４は図２１の降圧電源回路を適
用したリングオシレータの一例を示す回路図であり、図
１６に対応するものである。
【００４０】図２４に示すように、図２１の降圧電源回
路９０１をインバータ９０２〜９０６で構成したリング
オシレータ９０７に適用した場合、該リングオシレータ
９０７の駆動電圧は高電位電源電圧ＶccとノードＤの電
圧（ＶINT ）との差電圧（Ｖcc−ＶINT ）となるため、
図２３に示すように、温度の上昇に対してノードＤの電
圧が低下すると、リングオシレータ９０７の発振周波数
は、温度の上昇に伴って高くなる。
路９０１をインバータ９０２〜９０６で構成したリング
オシレータ９０７に適用した場合、該リングオシレータ
９０７の駆動電圧は高電位電源電圧ＶccとノードＤの電
圧（ＶINT ）との差電圧（Ｖcc−ＶINT ）となるため、
図２３に示すように、温度の上昇に対してノードＤの電
圧が低下すると、リングオシレータ９０７の発振周波数
は、温度の上昇に伴って高くなる。
【００４１】すなわち、温度の上昇に伴って駆動電圧
（Ｖcc−ＶINT ）が高くなるため、リングオシレータ９
０７（図２４参照）の出力φＯＳＣが温度上昇と共に高
周波数側へと変化し、低温域から高温域までの様々な温
度に対して常にリフレッシュサイクルを適正にコントロ
ールでき、特に、常用温度域での過剰なリフレッシュ動
作を回避して電力消費を抑えることができる。
（Ｖcc−ＶINT ）が高くなるため、リングオシレータ９
０７（図２４参照）の出力φＯＳＣが温度上昇と共に高
周波数側へと変化し、低温域から高温域までの様々な温
度に対して常にリフレッシュサイクルを適正にコントロ
ールでき、特に、常用温度域での過剰なリフレッシュ動
作を回避して電力消費を抑えることができる。
【００４２】以上の説明では、主に、降圧電源回路をＤ
ＲＡＭのセルフリフレッシュ回路に適用する場合を説明
したが、本発明に係る降圧電源回路を有する半導体集積
回路は、ＤＲＡＭに限定されず、様々な回路に対して適
用することができるのはいうまでもない。
ＲＡＭのセルフリフレッシュ回路に適用する場合を説明
したが、本発明に係る降圧電源回路を有する半導体集積
回路は、ＤＲＡＭに限定されず、様々な回路に対して適
用することができるのはいうまでもない。
【００４３】
【発明の効果】本発明によれば、構成を複雑化すること
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路を提供でき、例えば、ＤＲＡＭ等のリフ
レッシュ周期を決定するためのリングオシレータに好適
な降圧電圧ＶINT を生成することができる。
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路を提供でき、例えば、ＤＲＡＭ等のリフ
レッシュ周期を決定するためのリングオシレータに好適
な降圧電圧ＶINT を生成することができる。
【図１】本発明の半導体集積回路における降圧電源回路
の原理構成を示す回路図である。
の原理構成を示す回路図である。
【図２】本発明に係る半導体集積回路の一実施例の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の半導体集積回路における降圧電源回路
の第１の実施例を示す回路図である。
の第１の実施例を示す回路図である。
【図４】図３の降圧電源回路における降圧電圧の電位レ
ベルを示す図である。
ベルを示す図である。
【図５】図３の降圧電源回路における降圧電圧の温度特
性を示す図である。
性を示す図である。
【図６】本発明の半導体集積回路における降圧電源回路
の第１の変形例を示す回路図である。
の第１の変形例を示す回路図である。
【図７】本発明の半導体集積回路における降圧電源回路
の第２の変形例を示す回路図である。
の第２の変形例を示す回路図である。
【図８】本発明の半導体集積回路における降圧電源回路
の第３の変形例を示す回路図である。
の第３の変形例を示す回路図である。
【図９】本発明の半導体集積回路における降圧電源回路
の第４の変形例を示す回路図である。
の第４の変形例を示す回路図である。
【図１０】本発明の半導体集積回路における降圧電源回
路の第５の変形例を示す回路図である。
路の第５の変形例を示す回路図である。
【図１１】本発明の半導体集積回路における降圧電源回
路の第２の実施例を示すブロック回路図である。
路の第２の実施例を示すブロック回路図である。
【図１２】図１１の降圧電源回路における温度特性を示
す図である。
す図である。
【図１３】本発明の半導体集積回路における降圧電源回
路の第３の実施例を示す回路図である。
路の第３の実施例を示す回路図である。
【図１４】降圧電源回路における要求リフレッシュサイ
クルとリングオシレータの出力のサイクル時間との関係
を示す図である。
クルとリングオシレータの出力のサイクル時間との関係
を示す図である。
【図１５】図１３の降圧電源回路における要求リフレッ
シュサイクルとリングオシレータの出力のサイクル時間
との関係を示す図である。
シュサイクルとリングオシレータの出力のサイクル時間
との関係を示す図である。
【図１６】降圧電源発生回路の一例を示すブロック回路
図である。
図である。
【図１７】従来の降圧電源発生回路の一例を示すブロッ
ク回路図である。
ク回路図である。
【図１８】図１６の降圧電源発生回路における要求リフ
レッシュサイクルとリングオシレータの出力のサイクル
時間との関係を示す図である。
レッシュサイクルとリングオシレータの出力のサイクル
時間との関係を示す図である。
【図１９】従来の降圧電源発生回路の他の例を示す回路
図である。
図である。
【図２０】本発明の半導体集積回路における降圧電源回
路の基本的変形を示す回路図である。
路の基本的変形を示す回路図である。
【図２１】図２０の変形を適用した本発明に係る降圧電
源回路の一実施例を示す回路図である。
源回路の一実施例を示す回路図である。
【図２２】図２１の降圧電源回路における降圧電圧の電
位レベルを示す図である。
位レベルを示す図である。
【図２３】図２１の降圧電源回路における降圧電圧の温
度特性を示す図である。
度特性を示す図である。
【図２４】図２１の降圧電源回路を適用したリングオシ
レータの一例を示す回路図である。
レータの一例を示す回路図である。
ＤＭＯＳ，ＤＭＯＳ11，ＤＭＯＳ12…デプリーション型
ＭＯＳトランジスタ ＥＭＯＳ，ＥＭＯＳ11…エンハンスメント型ＭＯＳトラ
ンジスタ Ｒ，Ｒ11，Ｒ12…抵抗（抵抗手段） ＳＶCC…超高電位側電源（超高電位側電源線） ＶCC…高電位側電源（高電位側電源線） ＶSS…低電位側電源（低電位側電源線） ＶINT …降圧電圧（降圧電源電圧） １，１０，２２…降圧電源回路
ＭＯＳトランジスタ ＥＭＯＳ，ＥＭＯＳ11…エンハンスメント型ＭＯＳトラ
ンジスタ Ｒ，Ｒ11，Ｒ12…抵抗（抵抗手段） ＳＶCC…超高電位側電源（超高電位側電源線） ＶCC…高電位側電源（高電位側電源線） ＶSS…低電位側電源（低電位側電源線） ＶINT …降圧電圧（降圧電源電圧） １，１０，２２…降圧電源回路
Claims (11)
- 【請求項１】 第１の電源線の電位（Ｖcc, ＳＶcc）よ
りも低く、且つ、第２の電源線の電位（Ｖss）よりも高
い電位の降圧電源電圧（ＶINT ）を発生する降圧電源回
路（２２）を具備する半導体集積回路であって、 前記降圧電源回路（２２）が発生する降圧電源電圧を、
前記半導体集積回路の温度の上昇に伴って、より高い電
位の電圧となるようにしたことを特徴とする半導体集積
回路。 - 【請求項２】 前記降圧電源回路（２２）は、デプリー
ション型ＭＯＳトランジスタ（ＤＭＯＳ）および抵抗手
段（Ｒ）を備え、該デプリーション型ＭＯＳトランジス
タ（ＤＭＯＳ）のドレインを前記第１の電源線に接続
し、ゲートを前記第２の電源線に接続し、且つ、ソース
を前記抵抗手段（Ｒ）を介して前記第２の電源線に接続
するようにしたことを特徴とする請求項１の半導体集積
回路。 - 【請求項３】 前記降圧電源回路（２２）は、さらに、
ダイオード接続のエンハンスメント型ＭＯＳトランジス
タ（ＥＭＯＳ）を備え、該エンハンスメント型ＭＯＳト
ランジスタを、前記デプリーション型ＭＯＳトランジス
タ（ＤＭＯＳ）と前記抵抗手段（Ｒ）との間に挿入した
ことを特徴とする請求項２の半導体集積回路。 - 【請求項４】 前記降圧電源回路（２２）は、 第１番目から第ｎ番目までのｎ個のデプリーション型Ｍ
ＯＳトランジスタ（ＤＭＯＳ11，ＤＭＯＳ12；ＤＭＯＳ
21〜ＤＭＯＳ24）および該ｎ個のデプリーション型ＭＯ
Ｓトランジスタに対してそれぞれ設けたｎ個の抵抗手段
（Ｒ11，Ｒ12；Ｒ21〜Ｒ24）を備え、 前記ｎ個のデプリーション型ＭＯＳトランジスタのドレ
インをそれぞれ前記第１の電源線に接続し、 前記ｎ個のデプリーション型ＭＯＳトランジスタのソー
スを対応するｎ個の抵抗手段（Ｒ11，Ｒ12；Ｒ21〜
Ｒ24）を介してそれぞれ前記第２の電源線に接続し、前
記第１番目のデプリーション型ＭＯＳトランジスタ（Ｄ
ＭＯＳ11；ＤＭＯＳ 21）のゲートを前記第２の電源線に
接続し、そして、 第ｉ（ｉは２〜ｎ）番目のデプリーション型ＭＯＳトラ
ンジスタのゲートを第ｉ−１番目のデプリーション型Ｍ
ＯＳトランジスタのソースに接続したことを特徴とする
請求項１の半導体集積回路。 - 【請求項５】 前記降圧電源回路（２２）は、さらに、
ダイオード接続のエンハンスメント型ＭＯＳトランジス
タ（ＥＭＯＳ11）を備え、該エンハンスメント型ＭＯＳ
トランジスタを、前記第ｎ番目のデプリーション型ＭＯ
Ｓトランジスタ（ＤＭＯＳ12；ＤＭＯＳ24）のソースと
当該第ｎ番目のデプリーション型ＭＯＳトランジスタに
対応する抵抗手段（Ｒ12；Ｒ24）との間に挿入したこと
を特徴とする請求項４の半導体集積回路。 - 【請求項６】 前記各デプリーション型およびエンハン
スメント型ＭＯＳトランジスタ（ＤＭＯＳ41，ＤＭＯＳ
42；ＥＭＯＳ41）のソースを、前記半導体集積回路の基
板にそれぞれ接続するようにしたことを特徴とする請求
項２〜５のいずれかの半導体集積回路。 - 【請求項７】 前記半導体集積回路は、ダイナミック・
ランダム・アクセス・メモリを構成し、前記降圧回路
（２２）が発生する降圧電圧（ＶINT ）を、該ダイナミ
ック・ランダム・アクセス・メモリにおけるセルフリフ
レッシュ回路（２３；２３ａ）に供給し、該セルフリフ
レッシュ回路におけるリフレッシュ周期を、前記半導体
集積回路の温度の上昇に伴って、より短くするようにし
たことを特徴とする請求項１の半導体集積回路。 - 【請求項８】 前記第１の電源線を通常の高電位電圧
（Ｖcc）を供給する高電位電源線とし、且つ、前記第２
の電源線を通常の低電位電圧（Ｖss）を供給する低電位
電源線としたことを特徴とする請求項１の半導体集積回
路。 - 【請求項９】 前記第１の電源線を通常の高電位電圧
（Ｖcc）よりも高い超高電圧（ＳＶcc）を供給する超高
電位電源線とし、且つ、前記第２の電源線を通常の低電
位電圧（Ｖss）を供給する低電位電源線としたことを特
徴とする請求項１の半導体集積回路。 - 【請求項１０】 前記半導体集積回路は、さらに、前記
降圧電源回路（２２）の降圧電圧（ＶINT ) を出力する
出力端に接続された定電流供給手段（ＣＣＳ）を備え、
該降圧電源回路が発生する降圧電圧（ＶINT ) を、所定
温度以下の温度の低下に対しても一定のレベル以上の電
位に保持するようにしたことを特徴とする請求項１の半
導体集積回路。 - 【請求項１１】 前記定電流供給手段（ＣＣＳ）を、Ｐ
チャネル型ＭＯＳトランジスタで構成したことを特徴と
する請求項１０の半導体集積回路。
Priority Applications (5)
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|---|---|---|---|
| JP14767393A JP3285664B2 (ja) | 1992-06-29 | 1993-06-18 | ダイナミック・ランダム・アクセス・メモリ |
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| IT93MI001390A IT1265136B1 (it) | 1992-06-29 | 1993-06-29 | Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica |
| KR1019930011959A KR0126243B1 (ko) | 1992-06-29 | 1993-06-29 | 자기재생기능을 갖는 반도체 메모리장치 |
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| JP17060292 | 1992-06-29 | ||
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| Publication Number | Publication Date |
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|---|---|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
| JP2007014082A (ja) * | 2005-06-29 | 2007-01-18 | Sharp Corp | スイッチング電源回路及びそれを用いた電子機器 |
| US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
| JP2009188609A (ja) * | 2008-02-05 | 2009-08-20 | Seiko Instruments Inc | プルダウン回路を備える半導体装置 |
| CN110168934A (zh) * | 2017-01-04 | 2019-08-23 | 罗伯特·博世有限公司 | 振荡器设备 |
-
1993
- 1993-06-18 JP JP14767393A patent/JP3285664B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7019418B2 (en) | 2003-03-06 | 2006-03-28 | Fujitsu Limited | Power control circuit with reduced power consumption |
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| TWI456899B (zh) * | 2008-02-05 | 2014-10-11 | Seiko Instr Inc | 下拉電路及半導體裝置 |
| CN110168934A (zh) * | 2017-01-04 | 2019-08-23 | 罗伯特·博世有限公司 | 振荡器设备 |
| KR20190102247A (ko) * | 2017-01-04 | 2019-09-03 | 로베르트 보쉬 게엠베하 | 오실레이터 장치 |
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