JP3399616B2

JP3399616B2 - オシレータ回路、そのオシレータ回路を用いたセルフリフレッシュ用オシレータ及び基板バイアス回路

Info

Publication number: JP3399616B2
Application number: JP00998594A
Authority: JP
Inventors: 和樹小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-31
Filing date: 1994-01-31
Publication date: 2003-04-21
Anticipated expiration: 2018-04-21
Also published as: JPH07221604A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はオシレータ回路に係り、
詳しくは半導体記憶装置に内蔵されその動作に応じた基
準信号（クロック）を生成することのできるオシレータ
回路に関するものである。

【０００２】近年、半導体記憶装置においては、高集積
化，高速化が進められている。また、駆動電源の低電圧
化にともなって低消費電力化が要求されている。一方、
半導体記憶装置はその動作温度によってデータの記憶時
間等の特性が変化し、基準信号（クロック信号）による
消費電力が増加する傾向にある。そのため、動作温度の
変化に応じて基準信号の周波数を変化させ、消費電流を
抑えることが要求されている。

【０００３】

【従来の技術】従来、半導体記憶装置にはその動作のタ
イミングをとるためのオシレータ回路が内蔵されている
ものがある。例えば、ダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭという）はそのメモリセルに記憶
されたデータを保持するために定期的にデータの再書き
込み（リフレッシュ）を行う必要がある。そのため、Ｄ
ＲＡＭには一定時間毎にリフレッシュを行うための基準
信号（クロック信号）を生成するためのオシレータ回路
が内蔵されたものがある。そのＤＲＡＭを図１７に示
す。

【０００４】図１７はＤＲＡＭ５０の一部ブロック回路
図であって、ｎビットのメモリセルアレイＳＡ１〜ＳＡ
ｎが設けられている。メモリセルアレイＳＡ１〜ＳＡｎ
は二次元的に配列されたメモリセルから構成され、各メ
モリセルには１ビットのデータが記憶される。そのメモ
リセルアレイＳＡ１〜ＳＡｎにはロウ・デコーダ５１、
センスアンプ５２及びコラム・デコーダ５３がそれぞれ
設けられている。又、メモリセルアレイＳＡ１〜ＳＡｎ
のロウ・デコーダ５１はロウアドレスバッファ・プリデ
コーダ５４に接続されている。更に、メモリセルアレイ
ＳＡ１〜ＳＡｎのコラム・デコーダ５３はコラムアドレ
スバッファ・プリデコーダ５５に接続されている。そし
て、コラムアドレスバッファ・プリデコーダ５５には図
示しない制御装置からアドレスＡDD及びコラム選択信号
バーＣＡＳが入力される。

【０００５】又、ＤＲＡＭ５０はアドレスマルチプレク
ス方式であって、ＣＢＲ検出回路５６、マルチプレクサ
（ＭＰＸ）５７，５８、ＣＢＲ用カウンタ５９が設けら
れている。ＭＰＸ５７には制御装置からロウ選択信号バ
ーＲＡＳが入力される。そして、このＭＰＸ５７は前記
ロウアドレスバッファ・プリデコーダ５４に接続されて
いる。ＭＰＸ５８には制御装置からアドレスＡDDが入力
される。ＣＢＲ検出回路５６にはロウ選択信号バーＲＡ
Ｓとコラム選択信号バーＣＡＳとが入力される。

【０００６】所定のタイミングでアドレスＡDD、両選択
信号バーＲＡＳ，バーＣＡＳがＤＲＡＭ５０に入力され
ると、ＣＢＲ検出回路５６は両選択信号バーＲＡＳ，バ
ーＣＡＳの入力に応じた信号をＭＰＸ５８とＣＢＲ用カ
ウンタ５９に出力する。すると、ＭＰＸ５８は入力した
アドレスＡDDをロウアドレスとしてロウアドレスバッフ
ァ・プリデコーダ５４を介してロウ・デコーダ５１に出
力する。そして、ロウ・デコーダ５１によってメモリセ
ルアレイＳＡ１〜ＳＡｎの図示しない１本のワード線が
選択される。

【０００７】また、コラムアドレスバッファ・プリデコ
ーダ５５は入力したアドレスＡDDとコラム選択信号バー
ＣＡＳとに基づいてコラムアドレスをコラム・デコーダ
５３に出力する。そして、コラム・デコーダ５３によっ
てメモリセルアレイＳＡ１〜ＳＡｎの図示しないビット
線を選択する。この選択されたワード線とビット線とに
よりその交点に接続されたメモリセルが決定され、読み
出し及び書き込み動作の対象となる。その決定されたメ
モリセルに記憶されたデータがセンスアンプ５２によっ
て増幅され、図示しない出力回路に出力される。このと
き、決定されたメモリセルのデータはセンスアンプ５２
で増幅されると同時にその決定されたメモリセルに再書
き込みが行われる。

【０００８】又、ＤＲＡＭ５０にはセルフリフレッシュ
回路６０が設けられている。セルフリフレッシュ回路６
０はセルフリフレッシュモード検出回路６１とセルフリ
フレッシュ用オシレータ６２とにより構成されている。
セルフリフレッシュモード検出回路６１にはロウ選択信
号バーＲＡＳとコラム選択信号バーＣＡＳとが入力され
る。読み出し又は書き込みが行われない間、メモリセル
のデータはセルフリフレッシュ回路６０によりそのデー
タが保持される。即ち、セルフリフレッシュ検出回路６
１に所定のタイミングで両選択信号バーＲＡＳ，バーＣ
ＡＳが入力されるとセルフリフレッシュが行われるよう
になっている。

【０００９】即ち、コラム選択信号バーＣＡＳが立ち下
がってからロウ選択信号バーＲＡＳが立ち下がった後、
所定の時間（例えば１００μ秒）経過すると、セルフリ
フレッシュモード検出回路６１はセルフリフレッシュを
行うべく、Ｈレベルとなるモード検出信号をＣＢＲ検出
回路５６、セルフリフレッシュ用オシレータ６２及びＭ
ＰＸ５７に出力する。すると、ＭＰＸ５７はセルフリフ
レッシュ用オシレータ６２から所定時間毎に出力される
クロック信号ＣＫに基づいて内部バーＲＡＳ信号をロウ
アドレスバッファ・プリデコーダ５４及びＣＢＲ検出回
路５６に出力する。

【００１０】そして、ＣＢＲ検出回路５６はアドレスア
ップカウンタ信号をＣＢＲ用カウンタ５９に出力する。
そのため、ＣＢＲ用カウンタ５９はアドレスをアップカ
ウントし、アップカウントされた内部ロウアドレスをＭ
ＰＸ５８及びロウアドレスバッファ・プリデコーダ５４
を介してロウ・デコーダ５１に出力する。すると、ロウ
・デコーダ５１は内部ロウアドレスに基づいてワード線
を選択する。そして、選択されたワード線に接続される
メモリセルのデータはセンスアンプ５２によって増幅さ
れ、そのデータは再びメモリセルに書き込まれリフレッ
シュされる。

【００１１】そして、再び内部バーＲＡＳ信号の立ち上
がりがロウアドレスバッファ・プリデコーダ５４及びＣ
ＢＲ検出回路５６に入力されると、その内部バーＲＡＳ
信号に基づいてアップカウントされた内部ロウアドレス
がＭＰＸ５７及びロウアドレスバッファ・プリデコーダ
５４を介してロウ・デコーダ５１に出力される。ロウ・
デコーダ５１は内部ロウアドレスに基づいて次のワード
線を選択する。選択されたワード線に接続されるメモリ
セルのデータはセンスアンプ５２によって増幅され、そ
のデータは再びメモリセルに書き込まれる。

【００１２】従って、セルフリフレッシュ用オシレータ
６２から出力されるクロック信号ＣＫに基づいて内部ロ
ウアドレスが順次アップカウントされ、その内部ロウア
ドレスにより選択されたワード線に接続されたメモリの
データがリフレッシュされることになる。即ち、ＤＲＡ
Ｍ５０のリフレッシュのタイミングはセルフリフレッシ
ュ用オシレータ６２により決定される。そのセルフリフ
レッシュ用オシレータ６２の回路の一例を図１３に示
す。

【００１３】図１３はセルフリフレッシュ用オシレータ
６２の一部回路図であって、リングオシレータ回路７０
である。リングオシレータ回路７０はインバータ回路Ｉ
ＮＶ１〜ＩＮＶ３、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタという）ＴＰ１〜ＴＰ３及び
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタという）ＴＮ１〜ＴＮ３により構成されている。
インバータ回路ＩＮＶ１〜ＩＮＶ３は縦列に接続され、
リングを構成している。インバータ回路ＩＮＶ１〜ＩＮ
Ｖ３と高電位側電源Ｖccとの間にはＰＭＯＳトランジス
タＴＰ１〜ＴＰ３がそれぞれ接続されている。また、イ
ンバータ回路ＩＮＶ１〜ＩＮＶ３と低電位側電源Ｖssと
の間にはＮＭＯＳトランジスタＴＮ１〜ＴＮ３がそれぞ
れ接続されている。

【００１４】各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３の
ゲート端子は低電位側電源Ｖssに接続され、各ＮＭＯＳ
トランジスタＴＮ１〜ＴＮ３のゲート端子は高電位側電
源Ｖccに接続されている。従って、各ＭＯＳトランジス
タＴＰ１〜ＴＰ３，ＴＮ１〜ＴＮ３は常にオンとなって
いる。各ＭＯＳトランジスタＴＰ１〜ＴＰ３，ＴＮ１〜
ＴＮ３を介してインバータ回路ＩＮＶ１〜ＩＮＶ３に電
流が流れ、その電流に基づいた周波数ｆ_OSCのクロック
信号ＣＫが出力される。そして、そのクロック信号ＣＫ
に基づいてＤＲＡＭ５０のセルフリフレッシュが行われ
る。

【００１５】ところで、一般にＤＲＡＭ５０のメモリセ
ルは、図１４に示すように、その動作温度が常温ＲＴか
ら高温ＨＴになるほど記憶されたデータの保持時間ｔｍ
が短くなる傾向にある。一方、リングオシレータ回路７
０の周波数ｆ_OSCはそのパルス間隔が高温ＨＴほど長く
なる傾向にある。そのため、クロック信号ＣＫの周波数
ｆ_OSCはその高温ＨＴにおける動作においても確実にリ
フレッシュすることができる値に設定されている。

【００１６】即ち、セルフリフレッシュの間隔は高温Ｈ
Ｔにおけるデータ保持時間ｔｍより短い間隔で行われる
ようにクロック信号の周波数ｆ_OSCが設定されている。
従って、常温ＲＴにおいては、メモリセルのデータ保持
時間ｔｍに比べてクロック信号のパルス間隔が短くなる
ので、メモリセルのデータが保持されている時間内に複
数回のセルフリフレッシュが行われることになる。その
ため、過度のリフレッシュにより消費電力が大きくな
る。

【００１７】そのため、リングオシレータ回路７０の周
波数ｆ_OSCの温度変動を改善したものが利用されてい
る。そのリングオシレータ回路を図１５に示す。図１５
に示すように、リングオシレータ回路８０はカレントミ
ラー型のオシレータ回路であって、ＰＭＯＳトランジス
タＴＰ４、ＮＭＯＳトランジスタＴＮ４及び抵抗Ｒを備
えている。ＰＭＯＳトランジスタＴＰ４はドレイン端子
とゲート端子とが互いに接続されるとともに、各ＰＭＯ
ＳトランジスタＴＰ１〜ＴＰ３のゲート端子に接続され
ている。ＮＭＯＳトランジスタＴＮ４はそのドレイン端
子とゲート端子とが互いに接続されるとともに、各ＮＭ
ＯＳトランジスタＴＮ１〜ＴＮ３のゲート端子に接続さ
れている。ＰＭＯＳトランジスタＴＰ４のソース端子は
高電位側電源Ｖccに接続され、ＮＭＯＳトランジスタＴ
Ｎ４のソース端子は低電位側電源Ｖssに接続されてい
る。また、ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトラ
ンジスタＴＮ４のドレイン端子間には抵抗Ｒが接続され
ている。抵抗Ｒはポリシリコンよりなり、その抵抗値の
温度特性は一定である。従って、温度の変化にかかわら
ずＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタ
ＴＮ４に流れる電流は一定となる。その結果、各インバ
ータ回路ＩＮＶ１〜ＩＮＶ３の負荷容量を充放電する電
流が一定となる。従って、リングオシレータ回路８０の
周波数ｆ_OSCを、図１６に示すように温度の変化に対し
てほぼ一定とすることができる。

【００１８】

【発明が解決しようとする課題】しかしながら、この改
善したリングオシレータ回路８０の周波数ｆ_OSCであっ
ても常温ＲＴにおけるメモリセルのデータ保持時間ｔｍ
に対してその間隔がまだ短くなっている。そのため、過
度のセルフリフレッシュを防ぐことができずにＤＲＡＭ
５０の消費電力を抑えることができないという問題があ
った。

【００１９】また、オシレータ回路を備えた基板バイア
ス回路においても同様にその消費電力をおさえることが
できないという問題があった。本発明は上記問題点を解
決するためになされたものであって、その目的は温度特
性に対応した発振周波数を得ることのできるオシレータ
回路を提供することにある。また、その他の目的は温度
特性に対応したセルフリフレッシュタイミングを生成
し、ひいては半導体記憶装置の低消費電力化を図ること
ができるセルフリフレッシュ用オシレータを提供するこ
とにある。更に、他の目的は温度特性に対応した電圧を
得ることができ、ひいては半導体装置の消費電力を抑え
ることができる基板バイアス回路を提供することにあ
る。

【００２０】

【課題を解決するための手段】本発明は上記目的を達成
するため、奇数段のインバータ回路ＩＮＶ１〜ＩＮＶ３
を直列接続し、各インバータ回路ＩＮＶ１〜ＩＮＶ３と
高電位側電源Ｖccとの間にはＰチャネルＭＯＳトランジ
スタＴＰ１〜ＴＰ３をそれぞれ接続し、各インバータ回
路ＩＮＶ１〜ＩＮＶ３と低電位側電源Ｖssとの間にはＮ
チャネルＭＯＳトランジスタＴＮ１〜ＴＮ３をそれぞれ
接続し、各ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ
３のゲート端子にはゲート端子とドレイン端子とを互い
に接続しカレントミラーを構成するＰチャネルＭＯＳト
ランジスタＴＰ４のゲート端子を接続し、各Ｎチャネル
ＭＯＳトランジスタＴＮ１〜ＴＮ３のゲート端子にはゲ
ート端子とドレイン端子とを互いに接続しカレントミラ
ーを構成するＮチャネルＭＯＳトランジスタＴＮ４のゲ
ート端子を接続し、ＰチャネルＭＯＳトランジスタＴＰ
４とＮチャネルＭＯＳトランジスタＴＮ４とのドレイン
端子間にはその温度上昇に応じて電流を増加させる電流
制御素子ＤＴ１を接続したことを要旨とする。

【００２１】

【作用】従って、本発明によれば、電流制御素子ＤＴ１
は温度上昇に応じて電流を増加させる。この電流はＰチ
ャネルＭＯＳトランジスタＴＰ４とＮチャネルＭＯＳト
ランジスタＴＮ４とに流れ、それぞれカレントミラーを
構成する各ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ
３とＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ３とに
流れる。従って、各インバータ回路ＩＮＶ１〜ＩＮＶ３
にもこの電流が流れ、その電流に基づいて各インバータ
回路ＩＮＶ１〜ＩＮＶ３が発振動作を行う。

【００２２】

【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。尚、説明の便宜上、図１３〜図
１７と同様の構成については同一の符号を付してその説
明を一部省略する。

【００２３】図１は、ＤＲＡＭ５０に内蔵されたオシレ
ータ回路の回路図を示している。オシレータ回路１０に
はリングオシレータ部１１と電源バイアス回路部１２と
が設けられている。リングオシレータ部１１は奇数段
（本実施例では３段）のインバータ回路ＩＮＶ１〜ＩＮ
Ｖ３と、そのインバータ回路ＩＮＶ１〜ＩＮＶ３の段数
に対応したＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタという）ＴＰ１〜ＴＰ３及びＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）ＴＮ１〜ＴＮ３とから構成されている。

【００２４】インバータ回路ＩＮＶ１〜ＩＮＶ３は縦列
接続されるとともに、インバータ回路ＩＮＶ３の出力を
インバータ回路ＩＮＶ１の入力に接続したリング状に形
成されている。各インバータ回路ＩＮＶ１〜ＩＮＶ３は
ＣＭＯＳ構造であって、同一に形成されている。従っ
て、各インバータ回路ＩＮＶ１〜ＩＮＶ３の電気的特性
は同じになっている。

【００２５】ＰＭＯＳトランジスタＴＰ１〜ＴＰ３及び
ＮＭＯＳトランジスタＴＮ１〜ＴＮ３はそれぞれエンハ
ンスメント型であって、ゲート電圧がゼロのときにソー
ス・ドレイン端子間に電流が流れないノーマルオフとな
っている。各インバータ回路ＩＮＶ１〜ＩＮＶ３と高電
位側電源Ｖccとの間にはＰＭＯＳトランジスタＴＰ１〜
ＴＰ３がそれぞれ接続されている。また、各インバータ
回路ＩＮＶ１〜ＩＮＶ３と低電位側電源Ｖss（高電位側
電源Ｖccに対して低電位側であって、本実施例ではゼロ
ボルト）との間にはＮＭＯＳトランジスタＴＮ１〜ＴＮ
３がそれぞれ接続されている。各ＭＯＳトランジスタＴ
Ｐ１〜ＴＰ３，ＴＮ１〜ＴＮ３のゲート端子は電源バイ
アス回路部１２に接続されている。

【００２６】電源バイアス回路部１２はＰＭＯＳトラン
ジスタＴＰ４、ＮＭＯＳトランジスタＴＮ４及び電流制
御素子としてのデプレッション型のＮチャネルＭＯＳト
ランジスタ（以下ＤｐＮＭＯＳトランジスタという）Ｄ
Ｔ１とから構成されている。ＰＭＯＳトランジスタＴＰ
４及びＮＭＯＳトランジスタＴＮ４は前記ＭＯＳトラン
ジスタＴＰ１〜ＴＰ３，ＴＮ１〜ＴＮ３と同様にエンハ
ンスメント型に形成されている。ＤｐＮＭＯＳトランジ
スタＤＴ１ゲート電圧がゼロであってもソース・ドレイ
ン端子間に電流が流れるようになっている。

【００２７】ＰＭＯＳトランジスタＴＰ４とＮＭＯＳト
ランジスタＴＮ４はそれぞれゲート端子とドレイン端子
とが互いに接続されている。ＰＭＯＳトランジスタＴＰ
４のソース端子は高電位側電源Ｖccに接続され、ＮＭＯ
ＳトランジスタＴＮ４のソース端子は低電位側電源Ｖss
に接続されている。

【００２８】ＰＭＯＳトランジスタＴＰ４のゲート端子
は各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３のゲート端子
に接続され、カレントミラーを形成している。また、Ｎ
ＭＯＳトランジスタＴＮ４のゲート端子は各ＮＭＯＳト
ランジスタＴＮ１〜ＴＮ３のゲート端子に接続され、カ
レントミラーを形成している。従って、ＰＭＯＳトラン
ジスタＴＰ４及びＮＭＯＳトランジスタＴＮ４を流れる
電流と、各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３及びＮ
ＭＯＳトランジスタＴＮ１〜ＴＮ３を流れる電流とは同
一となる。

【００２９】ＰＭＯＳトランジスタＴＰ４とＮＭＯＳト
ランジスタＴＮ４との間にはＤｐＮＭＯＳトランジスタ
ＤＴ１が接続され、そのＤｐＮＭＯＳトランジスタＤＴ
１のゲート端子は低電位側電源Ｖssに接続されている。

【００３０】ＤｐＮＭＯＳトランジスタＤＴ１は、図２
に示すようにそのゲート・ソース間の電圧Ｖgsがしきい
値電圧Ｖth以下の領域（サブスレッショルド領域であっ
て、以下テーリング領域という）において、ソース・ド
レイン端子間に流れる電流Ｉｄの温度特性が逆転してい
る。即ち、通常の使用（ゲート電圧がしきい値電圧Ｖth
以上）において、ＤｐＮＭＯＳトランジスタＤＴ１は常
温ＲＴにおける電流Ｉｄより高温ＨＴにおける電流Ｉｄ
のほうが少なくなっている。一方、テーリング領域にお
いて、常温ＲＴにおける電流Ｉｄの方が高温ＨＴにおけ
る電流Ｉｄより多く流れるようになっている。尚、テー
リング領域においてＤｐＮＭＯＳトランジスタＤＴ１に
流れる電流は指数関数的に変化する。そのため、図２に
おいて電流Ｉｄを対数で示している。

【００３１】ＤｐＮＭＯＳトランジスタＤＴ１のゲート
端子は低電位側電源Ｖssに接続され、ゼロボルトになっ
ている。従って、ＤｐＮＭＯＳトランジスタＤＴ１とＮ
ＭＯＳトランジスタＴＮ４との間のノードＡの電圧はＮ
ＭＯＳトランジスタＴＮ４のしきい値電圧Ｖthn とな
る。一方、ＮＭＯＳトランジスタＴＮ４のソース端子は
低電位側電源Ｖssに接続され、ゼロボルトになってい
る。従って、このノードＡ、即ち、ＤｐＮＭＯＳトラン
ジスタＤＴ１のソース・ゲート端子間の電圧Ｖgsは電圧
−Ｖthn となる。その結果、ＤｐＮＭＯＳトランジスタ
ＤＴ１はテーリング領域で動作することになり、そのと
きの高温ＨＴにおける電流ＩHTは、常温ＲＴにおける電
流ＩRTより多く流れることになる。尚、本実施例におい
ては、ＤｐＮＭＯＳトランジスタＤＴ１は電圧Ｖgsが電
圧−Ｖthn のときにテーリング領域として動作し、常温
ＲＴにおける電流ＩRTが高温ＨＴにおける電流ＩHTより
小さくなるように形成されている。

【００３２】この電流ＩRT，ＩHTはリングオシレータ部
１１の各インバータ回路ＩＮＶ１〜ＩＮＶ３にも同じだ
けの電流が流れることになる。その結果、図３に示すよ
うに、常温ＲＴにおける周波数ｆ_OSCのほうが高温ＨＴ
に於ける周波数ｆ_OSCよりもそのパルス間隔がメモリセ
ルのデータ保持時間ｔｍに応じて長くなる。従って、常
温ＲＴ時の動作においてメモリセルのデータ保持時間ｔ
ｍに対応した時間間隔のセルフリフレッシュタイミング
を生成することができ、そのタイミングでセルフリフレ
ッシュを行うことで過度のセルフリフレッシュを抑える
ことができるので、ＤＲＡＭ５０の消費電力を抑えるこ
とができる。

【００３３】このように、本実施例では、オシレータ回
路１０の電源バイアス回路部１２を構成するＰＭＯＳト
ランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４とのド
レイン端子間にデプレッション型のＤｐＮＭＯＳトラン
ジスタＤＴ１を接続する。そして、ＤｐＮＭＯＳトラン
ジスタＤＴ１のゲート端子を低電位側電源Ｖssに接続し
てテーリング領域で動作させるようにした。この時、Ｄ
ｐＮＭＯＳトランジスタＤＴ１に流れる電流は高温ＨＴ
における電流ＩHTに比べて常温ＲＴにおける電流ＩRTが
少なくなる。この電流ＩRT，ＩHTに基づいてインバータ
回路ＩＮＶ１〜ＩＮＶ３が発振動作することになる。そ
の結果、オシレータ回路１０の周波数ｆ _OSCのパルス間
隔は温度の上昇に対応して短くなり、温度特性に対応し
た発振周波数を得ることができる。

【００３４】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。（１）上記実施例のオシレータ回路１０を図４に示すよ
うに構成してセルフリフレッシュ用オシレータ６２に実
施してもよい。即ち、各ＰＭＯＳトランジスタＴＰ１〜
ＴＰ４と高電位側電源Ｖccとの間にＰＭＯＳトランジス
タＴＰ１１〜ＴＰ１４をそれぞれ接続し、そのゲート端
子には反転イネーブル信号バーＥＮを入力する。また、
インバータ回路ＩＮＶ１，ＩＮＶ３に変えてナンド回路
Ｎ１，Ｎ２を接続してリングオシレータ部１１を構成す
る。そして、ナンド回路Ｎ１，Ｎ２の一方の端子にイネ
ーブル信号ＥＮを入力する。

【００３５】イネーブル信号ＥＮ，バーＥＮはＤＲＡＭ
５０の制御信号であって、ＤＲＡＭ５０全体を使用可能
（能動状態：アクティブ）と使用不可能（待機状態：ス
タンバイ）にしている。即ち、イネーブル信号ＥＮがＨ
レベル（反転イネーブル信号バーＥＮがＬレベル）のと
きにＤＲＡＭ５０はアクティブとなり、イネーブル信号
ＥＮがＬレベル（反転イネーブル信号バーＥＮがＨレベ
ル）のときにＤＲＡＭ５０はスタンバイとなる。

【００３６】従って、ＰＭＯＳトランジスタＴＰ１１〜
ＴＰ１４はＤＲＡＭ５０がアクティブのときにオンとな
り、スタンバイのときにオフとなる。また、ナンド回路
Ｎ１，Ｎ２はアクティブのときに発振可能となり、スタ
ンバイのときに発振不可能となる。その結果、上記実施
例の効果に加えて、ＤＲＡＭ５０がスタンバイのときに
はオシレータ回路１０に流れる貫通電流をなくすことが
できるので、更にＤＲＡＭ５０の消費電力を低減するこ
とができる。

【００３７】また、図５に示すように、電源バイアス回
路部１２とリングオシレータ部１１との間にＰＭＯＳト
ランジスタとＮＭＯＳトランジスタとからなるトランス
ミッションゲートＴ１，Ｔ２をそれぞれ接続する。ま
た、各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３のゲート端
子と低電位側電源Ｖss間にＮＭＯＳトランジスタＴＮ２
１を接続し、各ＮＭＯＳトランジスタＴＮ１〜ＴＮ３の
ゲート端子と高電位側電源Ｖcc間にＰＭＯＳトランジス
タＴＰ２１を接続する。

【００３８】そして、トランスミッションゲートＴ１，
Ｔ２のＰＭＯＳトランジスタ、ＰＭＯＳトランジスタＴ
Ｐ１４及びＮＭＯＳトランジスタＴＮ２１のゲート端子
に反転イネーブル信号バーＥＮを入力する。トランスミ
ッションゲートＴ１，Ｔ２のＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタＴＰ２１のゲート端子にイネーブ
ル信号ＥＮを入力する。

【００３９】その結果、上記実施例の効果に加えて、Ｐ
ＭＯＳトランジスタＴＰ１４によりスタンバイ時のＤｐ
ＮＭＯＳトランジスタＤＴ１に流れる貫通電流をなくす
ことができ、ＤＲＡＭ５０の消費電力を低減することが
できる。一方、リングオシレータ部１１のナンド回路Ｎ
１，Ｎ２及びインバータ回路ＩＮＶ２には各ＭＯＳトラ
ンジスタＴＰ２１及びＴＮ２１により電流が供給され、
イネーブル信号ＥＮによりスタンバイ時においてその発
振のみが停止される。従って、ＤＲＡＭ５０がスタンバ
イからアクティブになったときにすぐに発振を開始する
ことができ、周波数ｆ_OSCのレベル確定を速くすること
ができる。

【００４０】（２）上記実施例のオシレータ回路１０
を、図６に示すようにポンピング回路２０に接続して基
板バイアス回路を構成し、基板又はウェルに印加する電
圧を温度に対して変更するようにしてもよい。基板バイ
アス回路は基板又はウェルにバイアスを加えてＭＯＳト
ランジスタのカットオフ特性を改善するとともに、接合
容量を小さくして高速化をするために設けている。一般
的に、ウェルの基板に対するジャンクションリークは常
温ＲＴに比べて高温ＨＴのほうが大きいので、より高い
バイアスを印加する必要がある。

【００４１】ポンピング回路２０は、オシレータ回路１
０より入力した信号をインバータ回路ＩＮＶ１１とイン
バータ回路ＩＮＶ１２，ＩＮＶ１３とにより互いに相補
な交流に変換してチャージポンピングキャパシタＣ１，
Ｃ２を駆動してリップルを減少させる。そして、ＰＭＯ
ＳトランジスタＴＰ３１〜ＴＰ３４を整流素子として用
いて印加する電圧Ｖ_BBを生成する。そして、この生成す
る電圧Ｖ_BBはオシレータ回路１０の周波数ｆ_OSCのパル
ス間隔が短い（周波数が高い）ほど高くなる。従って、
オシレータ回路１０の周波数ｆ_OSCによりポンピング回
路２０にて温度に対するリーク電圧に応じたバイアス電
圧Ｖ_BBを生成し、基板又はウェルに印加することができ
る。その結果、基板バイアス回路においても温度に応じ
たバイアス電圧を生成することができ、消費電力を低下
させることができる。

【００４２】また、オシレータ回路１０をＤＲＡＭ５０
や高速のスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）のトランスファゲートによる電圧降下や速度の低下
を防ぐためにワード線のＨレベルを昇圧するブートスト
ラップ回路に応用してもよい。また、不揮発性メモリ
（例えばＥＰＲＯＭ：Erasable Read Only Memory ）等
の書き込み電圧を生成する昇圧回路に応用してもよい。

【００４３】（３）上記実施例のＤｐＮＭＯＳトランジ
スタＤＴ１に代えて、図７に示すように電流制御素子と
してのエンハンスメント型のＮＭＯＳトランジスタＴＮ
４１を接続する。ＮＭＯＳトランジスタＴＮ４１はＤｐ
ＮＭＯＳトランジスタＤＴ１と同様に、そのテーリング
領域において常温ＲＴにおける電流の方が高温ＨＴにお
ける電流より多く流れる。従って、ＮＭＯＳトランジス
タＴＮ４１のゲート電圧をそのテーリング領域となる電
圧に設定することにより上記実施例と同様の効果が得ら
れる。即ち、そのＮＭＯＳトランジスタＴＮ４１のゲー
ト端子に抵抗とエンハンスメント型のＮＭＯＳトランジ
スタとからなるリファレンス電圧発生回路３０を接続す
る。そして、リファレンス電圧発生回路３０はＮＭＯＳ
トランジスタＴＮ４１のゲートバイアスを行い、ＮＭＯ
ＳトランジスタＴＮ４１をテーリング領域にて動作させ
る。

【００４４】また、図８に示すように、電流制御素子と
してのエンハンスメント型のＰＭＯＳトランジスタＴＰ
４１をＤｐＮＭＯＳトランジスタＤＴ１に代えて接続す
る。ＰＭＯＳトランジスタＴＰ４１はＤｐＮＭＯＳトラ
ンジスタＤＴ１と同様に、そのテーリング領域において
常温ＲＴにおける電流の方が高温ＨＴにおける電流より
多く流れる。従って、ＰＭＯＳトランジスタＴＰ４１の
ゲート電圧をそのテーリング領域となる電圧に設定する
ことにより上記実施例と同様の効果が得られる。即ち、
そのＰＭＯＳトランジスタＴＰ４１のゲート端子に抵抗
とエンハンスメント型のＰＭＯＳトランジスタとからな
るリファレンス電圧発生回路３１を接続する。そして、
リファレンス電圧発生回路３１はＰＭＯＳトランジスタ
ＴＰ４１のゲートバイアスを行い、ＰＭＯＳトランジス
タＴＰ４１をテーリング領域にて動作させる。

【００４５】（４）上記実施例のＤｐＮＭＯＳトランジ
スタＤＴ１を、図９に示すようにゲート端子とソース端
子とを互いに接続して実施する。ＤｐＮＭＯＳトランジ
スタＤＴ１は図１０に示すようにソース・ゲート端子間
の電圧Ｖgsがゼロボルトとなる。即ち、このＤｐＮＭＯ
ＳトランジスタＤＴ１は電圧Ｖgsがゼロボルトのときに
テーリング領域として動作し、常温ＲＴにおける電流Ｉ
RTが高温ＨＴにおける電流ＩHTより小さくなるように形
成する必要がある。その結果、ＤｐＮＭＯＳトランジス
タＤＴ１はソース・ゲート端子間の電圧Ｖgsがゼロボル
トのときにテーリング領域にて動作する。

【００４６】（５）上記実施例のＤｐＮＭＯＳトランジ
スタＤＴ１を、図１１に示すように電流制御素子として
のデプレッション型のＰチャネルＭＯＳトランジスタ
（以下、ＤｐＰＭＯＳトランジスタという）ＤＴ２に代
えて実施する。ＤｐＰＭＯＳトランジスタＤＴ２はＤｐ
ＮＭＯＳトランジスタＤＴ１と同様に、そのテーリング
領域（この場合はソース・ゲート端子間の電圧がしきい
値以上の領域）において常温ＲＴにおける電流の方が高
温ＨＴにおける電流より多く流れる。従って、このＤｐ
ＰＭＯＳトランジスタＤＴ２はゲート端子が高電位側電
源Ｖccに接続され、テーリング領域にて動作する。その
結果、上記実施例と同様の効果がある。

【００４７】また、図１２に示すように、ＤｐＰＭＯＳ
トランジスタＤＴ２のゲート端子とソース端子とを互い
に接続して実施する。このＤｐＮＭＯＳトランジスタＤ
Ｔ１は電圧Ｖgsがゼロボルトのときにテーリング領域と
して動作し、常温ＲＴにおける電流ＩRTが高温ＨＴにお
ける電流ＩHTより小さくなるように形成する必要があ
る。その結果、ＤｐＮＭＯＳトランジスタＤＴ１はソー
ス・ゲート端子間の電圧Ｖgsがゼロボルトのときにテー
リング領域にて動作する。その結果、上記実施例と同様
の効果がある。

【００４８】（６）上記実施例のオシレータ回路１０を
セルフリフレッシュ用オシレータ６２以外に、セルフリ
フレッシュ・モード検出回路６１に内蔵し、コラム選択
信号バーＣＡＳ及びロウ選択信号バーＲＡＳの立ち下が
りから所定時間経過するのを検出するようにしてもよ
い。また、セルフリフレッシュ用オシレータ６２とセル
フリフレッシュ・モード検出回路６１とを兼用して実施
してもよい。

【００４９】また、ＤＲＡＭ５０にバイナリカウンタを
設け、オシレータ回路１０により生成した周波数ｆ_OSC
を分周又は逓倍するようにしてもよい。バイナリカウン
タはオシレータ回路１０により生成した周波数ｆ_OSCが
製造のぶれ等によりメモリセルのデータ保持時間ｔｍと
その特性が対応しているにもかかわらず、その周波数ｆ
_OSCではセルフリフレッシュの間隔が短すぎたり長すぎ
たりするのを補正し、適切な時間間隔のセルフリフレッ
シュタイミングを生成し、そのタイミングでセルフリフ
レッシュを行うことができるようにするためのものであ
る。

【００５０】（７）上記実施例及び別例において、リン
グオシレータ部１１のインバータ回路又はナンド回路の
段数を５段以上の奇数段接続して実施する。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
オシレータ回路は温度特性に対応した発振周波数を得る
ことができる。また、セルフリフレッシュ用オシレータ
は温度特性に対応したセルフリフレッシュタイミングを
生成し、ひいては半導体記憶装置の低消費電力化を図る
ことができる。更に、基板バイアス回路は温度特性に対
応したバイアス電圧を生成し、ひいては半導体装置の消
費電力を抑えることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のオシレータ回路を説明する
回路図である。

【図２】一実施例のデプレッション型のＮチャネルＭＯ
Ｓトランジスタの常温と高温における特性図である。

【図３】一実施例のオシレータ特性とＤＲＡＭのデータ
保持時間を説明する特性図である。

【図４】別例のオシレータ回路を説明する回路図であ
る。

【図５】別例のオシレータ回路を説明する回路図であ
る。

【図６】別例の基板バイアス回路を構成するオシレータ
回路を説明する回路図である。

【図７】別例のエンハンスメント型のＮチャネルＭＯＳ
トランジスタを用いたオシレータ回路を説明する回路図
である。

【図８】別例のエンハンスメント型のＰチャネルＭＯＳ
トランジスタを用いたオシレータ回路を説明する回路図
である。

【図９】別例のデプレッション型のＮチャネルＭＯＳト
ランジスタを用いたオシレータ回路を説明する回路図で
ある。

【図１０】図９のデプレッション型のＮチャネルＭＯＳ
トランジスタの特性図である。

【図１１】別例のデプレッション型のＰチャネルＭＯＳ
トランジスタを用いたオシレータ回路を説明する回路図
である。

【図１２】別例のデプレッション型のＰチャネルＭＯＳ
トランジスタを用いたオシレータ回路を説明する回路図
である。

【図１３】従来のオシレータ回路を説明する回路図であ
る。

【図１４】従来のオシレータ回路の温度特性とＤＲＡＭ
のデータ保持時間を示す特性図である。

【図１５】従来の温度特性を改善したオシレータ回路を
説明する回路図である。

【図１６】温度特性を改善したオシレータ回路の特性と
ＤＲＡＭのデータ保持時間を示す特性図である。

【図１７】セルフリフレッシュ回路を設けたＤＲＡＭの
電気的構成を説明する一部ブロック回路図である。

【符号の説明】

ＩＮＶ１〜ＩＮＶ３インバータ回路ＴＰ１〜ＴＰ４ＰチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４ＮチャネルＭＯＳトランジスタＤＴ１電流制御素子Ｖcc 高電位側電源Ｖss 低電位側電源

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/354

Claims

(57)【特許請求の範囲】

【請求項１】奇数段のインバータ回路（ＩＮＶ１〜Ｉ
ＮＶ３）を直列接続し、各インバータ回路（ＩＮＶ１〜
ＩＮＶ３）と高電位側電源（Ｖcc）との間にはＰチャネ
ルＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）をそれぞれ接
続し、各インバータ回路（ＩＮＶ１〜ＩＮＶ３）と低電
位側電源（Ｖss）との間にはＮチャネルＭＯＳトランジ
スタ（ＴＮ１〜ＴＮ３）をそれぞれ接続し、各Ｐチャネ
ルＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）のゲート端子
にはゲート端子とドレイン端子とを互いに接続したＰチ
ャネルＭＯＳトランジスタ（ＴＰ４）のゲート端子を接
続し、各ＮチャネルＭＯＳトランジスタ（ＴＮ１〜ＴＮ
３）のゲート端子にはゲート端子とドレイン端子とを互
いに接続したＮチャネルＭＯＳトランジスタ（ＴＮ４）
のゲート端子を接続し、ＰチャネルＭＯＳトランジスタ
（ＴＰ４）とＮチャネルＭＯＳトランジスタ（ＴＮ４）
とのドレイン端子間にはその温度上昇に応じて電流を増
加させる電流制御素子（ＤＴ１）を接続したオシレータ
回路。
【請求項２】その一方の入力にイネーブル信号（Ｅ
Ｎ）を入力した複数のナンド回路（Ｎ１，Ｎ２）とイン
バータ回路（ＩＮＶ２）とを奇数段直列に接続し、ナン
ド回路（Ｎ１，Ｎ２）及びインバータ回路（ＩＮＶ２）
と高電位側電源（Ｖcc）との間にはＰチャネルＭＯＳト
ランジスタ（ＴＰ１〜ＴＰ３）をそれぞれ接続し、ナン
ド回路（Ｎ１，Ｎ２）及びインバータ回路（ＩＮＶ２）
と低電位側電源（Ｖss）との間にはＮチャネルＭＯＳト
ランジスタ（ＴＮ１〜ＴＮ３）をそれぞれ接続し、各Ｐ
チャネルＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）のゲー
ト端子にはゲート端子とドレイン端子とを互いに接続し
たＰチャネルＭＯＳトランジスタ（ＴＰ４）のゲート端
子を接続し、そのＰチャネルＭＯＳトランジスタ（ＴＰ
４）と高電位側電源（Ｖcc）との間にはそのゲート端子
に反転イネーブル信号（バーＥＮ）を入力したＰチャネ
ルＭＯＳトランジスタ（ＴＰ１４）を接続し、各Ｎチャ
ネルＭＯＳトランジスタ（ＴＮ１〜ＴＮ３）のゲート端
子にはゲート端子とドレイン端子とを互いに接続したＮ
チャネルＭＯＳトランジスタ（ＴＮ４）のゲート端子を
接続し、ＰチャネルＭＯＳトランジスタ（ＴＰ４）とＮ
チャネルＭＯＳトランジスタ（ＴＮ４）とのドレイン端
子間にはその温度上昇に応じて電流を増加させる電流制
御素子（ＤＴ１）を接続したオシレータ回路。
【請求項３】請求項２に記載のオシレータ回路におい
て、各ＰチャネルＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）と
ＰチャネルＭＯＳトランジスタ（ＴＰ４）との間にはＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとからなるトランスミッションゲート（Ｔ１）を
接続するとともにソース端子を低電位側電源（Ｖss）に
接続したＮチャネルＭＯＳトランジスタ（ＴＮ２１）の
ドレイン端子を接続し、各ＮチャネルＭＯＳトランジス
タ（ＴＮ１〜ＴＮ３）とＮチャネルＭＯＳトランジスタ
（ＴＮ４）との間にはＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとからなるトランスミッ
ションゲート（Ｔ２）を接続するとともにソース端子を
高電位側電源（Ｖcc）に接続したＰチャネルＭＯＳトラ
ンジスタ（ＴＰ２１）のドレイン端子を接続し、各トラ
ンスミッションゲート（Ｔ１，Ｔ２）のＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタ（ＴＮ
２１）のゲート端子には反転イネーブル信号（バーＥ
Ｎ）を入力し、各トランスミッションゲート（Ｔ１，Ｔ
２）のＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタ（ＴＰ２１）のゲート端子にはイネーブ
ル信号（ＥＮ）を入力するようにしたオシレータ回路。
【請求項４】請求項１〜３に記載のオシレータ回路に
おいて、前記電流制御素子（ＤＴ１）は、サブスレッショルド領
域で動作させるようにしたＭＯＳトランジスタであるこ
とを特徴とするオシレータ回路。
【請求項５】請求項４に記載のオシレータ回路におい
て、前記ＭＯＳトランジスタは、デプレッション型のＮチャ
ネルＭＯＳトランジスタであって、そのゲート端子を低
電位側電源（Ｖss）に接続し、サブスレッショルド領域
で動作させるようにしたことを特徴とするオシレータ回
路。
【請求項６】請求項１〜３に記載のオシレータ回路を
備えたセルフリフレッシュ用オシレータ。
【請求項７】請求項１〜３に記載のオシレータ回路に
ポンピング回路（２０）を接続した基板バイアス回路。
【請求項８】請求項１に記載のオシレータ回路におい
て、前記電流制御素子（ＤＴ１）に高電位側電源（Ｖcc）か
ら電源を供給される経路にトランジスタ（ＴＰ１１〜Ｔ
Ｐ１４）が備えられ、オシレータの能動状態／待機状態
を制御する信号が待機状態である時、前記トランジスタ
（ＴＰ１１〜ＴＰ１４）を遮断することを特徴とするオ
シレータ回路。