JP3058339B2

JP3058339B2 - ダイナミック型半導体記憶装置

Info

Publication number: JP3058339B2
Application number: JP2193152A
Authority: JP
Inventors: 毅彦原; 秀壮藤井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 2000-07-04
Anticipated expiration: 2015-07-04
Also published as: JPH0479095A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ダイナミック型半導体記憶装置に係り、と
くに選択ワード線電位の遷移を検出してビット線センス
動作等を開始するまでの遅延時間を設定する遅延回路部
の改良に関する。

（従来の技術）ダイナミック型半導体記憶装置（DRAM）は微細加工技
術の進歩により、次々と大容量，高速のものが開発され
ている。高速のDRAMを実現するためには、デバイス技術
のみならず、回路設計技術の進歩も不可欠である。

DRAMは通常、サブセルアレイとビット線センスアンプ
が繰り返し配列された周期的構成のメモリセルアレイを
有する。したがってこれらを周期的に制御するための各
種制御信号の発生回路を必要とする。これらの制御信号
発生回路ののなかでも特に、選択ワード線を立ち上げを
開始してからビット線センスを開始するまでの遅延時
間、およびワード線立ち下げを開始してからビット線イ
コライズを開始するまでの遅延時間を設定する回路は重
要である。ワード線が立ち上りセル・データがビット線
に読み出される前にビット線センス動作を開始すると、
セル・データが破壊されてしまう。またワード線が立ち
下がりセル・トランジスタがオフする前にビット線イコ
ライズを開始すると同様にセル・データは破壊される。
したがってこれらのタイミングを設定する遅延時間は、
従来、チップ温度，電源電位，トランジスタのしきい値
や駆動能力等にばらつきがあってもチップが正常に動作
するようにマージンを大きくとる事が行われてきた。し
かし、この様にマージンを大きくとることは、DRAMのア
クセスタイムが長くなることを意味する。DRAMの高速ア
クセスを可能とするためには、チップ温度、電源電位等
の動作条件が異なっても、上述した遅延時間が一定に保
たれることが望まれる。

このような要求を満すべく、疑似ワード線電位発生回
路をチップ内部に形成して、ワード線の立ち上がり，立
ち下がりを判定するようにしたDRAMが考えられている。

第９図はその様なDRAMのワード線立ち上がり検知信号
およびワード線立ち下がり検知信号を得る回路である。
疑似ワード線電位発生回路１は、DRAMチップの周辺回路
内に形成され、メモリセルアレイの中で動作タイミング
が最も遅くなるワード線の先端の電位変化と同様の電位
変化を示す出力を発生する回路である。この電位発生回
路１の出力線がすなわち疑似ワード線PWLである。この
疑似ワード線PWLは、インバータ列I₁₀,I₁₁およびI₁₂か
らなる第１のしきい値回路２、およびインバータ列I₁₃
およびI₁₄からなる第２のしきい値回路３に接続されて
いる。第１のしきい値回路２は疑似ワード線PWLの立ち
下がりを検出して立ち下がり検知信号▲▼を
得るためのものである。その初段インバータI₁₀は、回
路しきい値が（1/2）Vccより低めに設定される。第２の
しきい値回路３は疑似ワード線PWLの立ちあがりを検出
して立ち上り検知信号WUPを得るためのものである。そ
の初段インバータI₁₃は回路しきい値が（1/2）Vccより
も高めに設定される。

この回路動作を簡単に説明すれば、次の通りである。
DRAMチップのロウ・アドレス・ストローブ信号▲
▼が“H"レベルから“L"レベルに変化してアクティブサ
イクルに入り、ワード線駆動回路によってワード線が選
択されると、これに同期して疑似ワード線PWLが立ち上
る。疑似ワード線PWLの立ち上がりのタイミングは前述
したように、ワード線の中で最も立ち上がり，立ち下が
りが遅れる先端部のそれとほぼ一致する。この疑似ワー
ド線PWLの立ち上りが第２のしきい値回路３により検出
されて、ワード線立ち上がり検知信号WUPが出力され
る。選択されたワード線が立ちさがると、同様にして疑
似ワード線PWLが立ちさがる。この疑似ワード線PWLの立
ち下がりが第１のしきい値回路２により検知されて、ワ
ード線立ちさがり検知信号▲▼が出力され
る。そして立ち上り検知信号WUPが“H"レベルになる
と、ビット線センスアンプの活性化信号が出力されてセ
ンス動作が開始される。立ちさがり検知信号▲
▼が“H"レベルになるとイコライズ信号が出力されて
ビット線イコライズが開始される。

こうして疑似ワード線電位発生回路を用いてワード線
電位の変化判定を行うことにより、タイミングマージン
を比較的小さくして、しかも確実なDRAM動作を実現する
ことができる。しかしながら、タイミングマージンをさ
らに小さくして高速アクセス可能なDRAMを得ようとする
と、上述した疑似ワード線電位発生回路を用いてもま
だ、次のような問題がある。DRAMのメモリセルは、第10
図に示すように、ビット線BLとワード線WLの交差位置に
配置された１個のセル・キャパシタC_Mと１個のセル・ト
ランジスタQ_Mにより構成される。セル・キャパシタC_Mの
“1"データのレベルが電源電位Vccであるとすると、デ
ータ読出し時、ワード線WLの電位がVcc＋Vth（Vthはセ
ル・トランジスタQ_Mのしきい値電圧）に達してから始め
てビット線BLに読出しが開始される。チップの安定動作
のためには、ビット線センス動作はメモリセルの“1"デ
ータがビット線に読み出されてから行う必要があるが、
そのタイミングはセル・トランジスタQ_Mのしきい値に依
存することになる。そこで従来の第９図に示す回路方式
では、例えば第２のしきい値回路３はその回路しきい値
が、ビット線プリチャージ電位とセル・トランジスタの
しきい値電圧の和になるべく近くなるように設定され
る。しかし実際に回路しきい値を上述のような値に厳密
に設定することは難しい。特に、セル・トランジスタの
しきい値やしきい値回路を構成するインバータの回路し
きい値はプロセスのばらつきによって変動するから、設
計値通りの回路しきい値を得ることは困難である。これ
らの理由で従来の方式では、タイミングマージンを余り
小さくする事ができなかった。

（発明が解決しようとする課題）以上のように従来のDRAMにおいては、ワード線電位の
遷移を検出してビット線センス動作やイコライズ動作を
開始する場合に、安定動作を確保する上でタイミングマ
ージンを必要とし、これが更なる高速アクセスを阻害す
る原因になっていた。

本発明は上記した点に鑑み成されたもので、ワード線
電位の立ち上がりからビット線センス開始までの無用な
タイミングマージンをとることなく、従って高速アクセ
スを可能としたDRAMを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明の請求項１に係るダイナミック型半導体記憶装
置は、複数のワード線と複数のビット線対が交差して配
設され、その交差位置にダイナミック型メモリセルが配
置されたメモリセルアレイと、前記ビット線対に設けら
れたビット線センスアンプと、前記メモリセルアレイの
行選択を行うロウ・デコーダと、前記メモリセルアレイ
の列選択を行うカラム・デコーダと、前記ロウ・デコー
ダにより選択されたワード線の先端部の電位変化に追従
する電位を出力する疑似ワード線電位発生回路と、この
疑似ワード線電位発生回路の出力端子に設けられてその
出力端子電位が所定レベル以下になったときにワード線
立ち下げ検知信号を出力する第１のしきい値回路と、前
記疑似ワード線電位発生回路の出力端子にゲートとドレ
インが共通接続された、前記メモリセルのセル・トラン
ジスタとしきい値電圧が等しいMOSトランジスタをレベ
ルシフト素子として用いたレベルシフト回路と、このレ
ベルシフト回路の出力端子に設けられてその出力端子電
位がビット線プリチャージ電位を越えたときにワード線
立ち上げ検知信号を出力する第２のしきい値回路と、前
記第１のしきい値回路から得られるワード線立ち下げ検
知信号により制御されて前記メモリセルアレイのビット
線対をイコライズするイコライズ回路と、前記第２のし
きい値回路から得られるワード線立ち上げ検知信号によ
り制御されて前記ビット線センスアンプを活性化するセ
ンスアンプ活性化回路とを具備している。

また、本発明において、疑似ワード線電位発生回路
は、メモリセルアレイの領域とは離間した周辺回路部に
配置され、ワード線の電位が選択ワード線に伝搬される
経路と等価な伝搬経路となるようロウ・デコーダと同様
のトランジスタで構成される疑似デコーダ、及びこの疑
似デコーダに接続されワード線電位の立ち上がりの疑似
的な電位変化を得る出力線を有し、ロウ・デコーダによ
り選択されたワード線の先端部の電位変化に追従する電
位を出力する。

さらに、ワード線の電位を発生する回路も周辺回路部
に配置されている。

また、周辺回路部には制御回路が設けられ、この制御
回路は疑似ワード線電位発生回路の出力線の電位がイコ
ライズ回路におけるビット線プリチャージ電位を越えて
からビット線センスアンプを活性化するように構成され
ている。

さらに、疑似ワード線電位発生回路の出力線に接続さ
れた制御回路は、出力線の電位を一定値シフトするレベ
ルシフト回路を含んでいる。このレベルシフト回路は、
メモリセルのセル・トランジスタとしきい値電圧が等し
いMOSトランジスタをレベルシフト素子を含んでいる。

また、本発明において、疑似ワード線電位発生回路
は、例えばロウ・デコーダとカラム・デコーダとにより
選択されるメモリセルアレイの領域とは離間した周辺回
路部に配置されている。

（作用）本発明において、レベルシフト回路は疑似ワード線電
位発生回路の出力電位をシフトし、第２のしきい値回路
はレベルシフト回路の出力電位がビット線プリチャージ
電位を超えたときワード線立ち上げ検知信号を出力す
る。ビット線センスアンプは、このワード線立ち上がり
検知信号を用いてビット線センス動作を開始する。これ
により、ワード線電位の立ち上がりからビット線センス
動作開始までの遅延時間は、レベルシフト回路により決
まる必要最小限の値になる。特に、レベルシフト回路に
セル・トランジスタのしきい値電圧と同じしきい値電圧
を有するMOSトランジスタを用いることにより、従来の
ようにセル・トランジスタのプロセスのばらつきによる
しきい値の変動を考慮したタイミングマージンをとる必
要がなくなる。この結果、従来にない高速アクセスが可
能なダイナミック型半導体記憶装置を構成できる。

また、メモリセルアレイの領域とは離間した周辺回路
部に疑似ワード線電位発生回路及び制御回路を配置して
いる。したがって、疑似ワード線電位発生回路及び制御
回路をメモリセルアレイから離れた空き領域に配置する
ことができるため、配線が密集したメモリセルアレイの
領域に影響を及ぼすことを防止でき、チップ内の領域を
有効に利用できる。

（実施例）以下、本発明の実施例を説明する。

第１図は一実施例のDRAMにおけるワード線電位の遷移
検知回路部の構成を示し、第２図は同じく疑似ワード線
電位発生回路の構成を示し、第３図は第１図の遷移検知
回路の出力により制御される回路部の構成を示す。また
第５図および第６図は、この実施例のDRAMの全体構成を
示すブロック図とレイアウト図である。

第５図に示すようにこの実施例のDRAMは、外部アドレ
スを取り込むロウ・アドレス・バッファ21,カラム・ア
ドレス・バッファ22、これらのアドレス・バッファ21,2
2を駆動するクロック・ジェネレータ23,24、取り込まれ
たアドレスをデコードするカラム・デコーダ25,ロウ・
デコーダ26、これらのデコーダ出力により駆動される１
トランジスタ/1キャパシタのメモリセルが配列されたメ
モリセルアレイ27、メモリセルアレイ27とデータのやり
取りを行うセンスアンプおよびI/Oゲート28、入出力デ
ータをラッチする入力バッファ29,出力バッファ30、基
板バイアス発生回路31、メモリセルアレイのセルフ・リ
フレッシュのためのリフレッシュ・カウンタ32を有す
る。これら主要な構成は従来のDRAMと変わらない。この
実施例ではこれらのほか、カラム方向のシリアル・アド
レスを発生させるシリアル・アドレス・カウンタ33を内
蔵している。このシリアル・アドレス・カウンタ33は、
CASのトグルに対応してカウント・アップされるように
構成されており、その出力がカラム・アドレス・バッフ
ァ22に入力されるようになっている。

第６図に示すようにDRAMチップ41上のメモリセルアレ
イは、４つのセルアレイ・ブロック42（421〜424）に分
割されて、各セルアレイ・ブロック42にはそれぞれ、サ
ブセルアレイとビット線センスアンプ列が交互に多数配
列形成されている。そしてこれらセルアレイ・ブロック
42の端部に図示のようにカラム・デコーダ25（251〜25
4）およびロウ・デコーダ26（261〜264）が配置されて
いる。チップ中央部に、ワード線昇圧回路その他各種制
御信号を発生する周辺回路43が形成されている。

DRAMのワード線電位の遷移、すなわち立上がりと立ち
下がりを検知する回路部は、第１図のように構成されて
いる。疑似ワード線電位発生回路11は、後に説明するよ
うにDRAMチップの周辺回路部に形成される。この疑似ワ
ード線電位発生回路11の出力端子すなわち疑似ワード線
PWLは、ワード線電位の立ちさがりを検出する第１のし
きい値回路12に接続されると同時に、レベルシフト回路
13を介して第２のしきい値回路14に接続されている。

第１のしきい値回路12は、ワード線立ち下がり検知信
号▲▼を出力するもので、直列接続された３
個のインバータI1〜I3により構成されている。その初段
インバータI1は、回路しきい値が（1/2）Vccより低めに
設定されている。第２のしきい値回路14は、ワード線立
ち上り検知信号WUPを出力するもので、直列接続された
２個のインバータI4,I5により構成されている。その初
段インバータI4は、回路しきい値がビット線プリチャー
ジ電位に設定されている。レベルシフト回路13は、ゲー
ト・ソースを共通にして、すなわちダイオード接続され
て疑似ワード線PWLと第２のしきい値回路14の入力端子
間に接続されたレベルシフト用のｎチャネルMOSトラン
ジスタQ1と、このMOSトランジスタQ1のソース端子N1に
接続されて、プリチャージ信号▲▼により制御
されるスイッチング用ｎチャネルMOSトランジスタQ2に
より構成されている。レベルシフト用MOSトランジスタQ
1は、メモリセルのセル・トランジスタと同じデバイス
条件、すなわちチャネル幅，チャネル長，ゲート酸化膜
厚等の全てがセル・トランジスタと同じであり、したが
ってしきい値電圧もセル・トランジスタと同じである。

第１図の疑似ワード線電位発生回路11は、具体的には
第２図のように構成される。ワード線昇圧回路15は、第
６図の周辺回路43内に形成される。このワード線昇圧回
路15の出力線であるワード線駆動線WDRVは、プリ・デコ
ーダを含むデコーダ部16の複数個（図の場合３個）のデ
コーダ・トランジスタQ11〜Q13を介して、メモリセルア
レイ17内のワード線WLに接続されるようになっている。
そこで、疑似ワード線電位発生回路11は、上述したワー
ド線昇圧電位が選択ワード線に伝搬される経路と等価な
伝搬経路となるように、デコーダ・トランジスタQ11〜Q
13と同様のトランジスタQ21〜Q23を含む疑似デコーダ11
1、およびこれに繋がる一本の疑似ワード線PWLを含む疑
似メモリセルアレイ112により形成する。すなわちこの
疑似ワード線PWLの先端電位を疑似ワード線電位として
利用する。疑似メモリセルアレイ112は、一般にワード
線WLに接続されているのと同数のメモリセルで構成され
るが、ワード線WLのCR時定数と同じになるように抵抗と
容量の組合わせで簡略化してもよい。

第３図は、第１図のワード線立ち上がり検知信号WUP
および立ち下がり検知信号▲▼によってそれ
ぞれ制御される、ビット線センスアンプ18およびビット
線イコライズ回路19の構成を示している。ビット線セン
スアンプ18は、ビット線対BL,▲▼の間に設けられ
たｎチャネルMOSトランジスタQ31,Q32からなるNMOSフリ
ップフロップと、ｐチャネルMOSトランジスタQ33,Q34か
らなるPMOSフリップフロップにより構成されている。NM
OSフリップフロップの共通ソースと接地電位間に設けら
れたｎチャネルの活性化用MOSトランジスタQ35、および
PMOSフリップフロップの共通ソースと電源の間に設けら
れたｎチャネルの活性化用MOSトランジスタQ36が、この
ビット線センスアンプ18の活性化回路を構成している。
そしてこの活性化回路を構成するMOSトランジスタQ35,Q
36のゲートにそれぞれ、ワード線立ち上り検知信号WUP,
▲▼に基づいて作られる活性化信号SEN,▲
▼が入力される。

ビット線イコライズ回路19は、プリチャージ電位V_BL
をビット線対BL,▲▼に供給するｎチャネルMOSトラ
ンジスタQ41,Q42と、ビット線対BL,▲▼間を短絡す
るイコライズ用ｎチャネルMOSトランジスタQ43により構
成されている。これらのMOSトランジスタQ41〜Q43のゲ
ートに共通に、ワード線立ち下がり検知信号▲
▼に基づいて作られるプリチャージ信号▲▼
が入力される。

第４図は、第１図の回路構成によるワード線電位の遷
移を検知する動作を示すタイミング図である。ロウ・ア
ドレス・ストローブ信号▲▼が“H"レベルにある
状態では、疑似ワード線PWLの電位は“L"レベルであ
る。このとき第１のしきい値回路12の出力すなわちワー
ド線立ち下がり検知信号▲▼は“H"レベルに
なっている。またプリチャージ信号▲▼は“H"
レベルである。したがってレベルシフト回路13の出力ノ
ードN1は“L"レベルであり、第２のしきい値回路14の出
力すなわちワード線立ち上り検知信号WUPは“L"レベル
である。制御信号▲▼が“H"レベルから“L"レベ
ルに変化すると、プリチャージ信号▲▼が“H"
レベルから“L"レベルになる。これによりレベルシフト
回路13のスイッチング用MOSトランジスタQ2がオフにな
る。そしてチップにアドレスの取り込みが行われ、ロウ
・アドレスにより選択されたワード線WLの昇圧が開始さ
れると、これにしたがって疑似ワード線PWLの昇圧が開
始され、第１のしきい値回路12はこれを検出して、ワー
ド線立ち下がり検知信号▲▼は“L"レベルに
なる。疑似ワード線PWLの電位がさらに上昇して、ビッ
ト線プリチャージ電位からレベルシフト用MOSトランジ
スタQ1のしきい値電圧Vth分高い値になると、第２のし
きい値回路12が反転して、ワード線立ち上り検知信号WU
Pが“H"レベルになる。このワード線立ち上がり検知信
号WUPが、第３図に示すようにビット線センスアンプの
活性化信号として用いられて、センス動作が開始され
る。

制御信号▲▼が“L"レベルから“H"レベルに復
帰してチップが待機状態に入ると、ワード線WLおよび疑
似ワード線PWLの立ち下げが開始される。疑似ワード線P
WLの電位が低下すると、このMOSトランジスタQ1はオフ
になり、ノードN1はフローティングになるが“H"レベル
に保たれる。疑似ワード線PWLの電位が十分下がると、
第１のしきい値回路12が反転してワード線立ち下がり検
知信号▲▼が“H"レベルになる。このワード
線立ち下がり検知信号▲▼の変化を受けてプ
リチャージ信号▲▼が“H"レベルになる。この
プリチャージ信号▲▼は、第３図のビット線イ
コライズ回路19に入力されて、ビット線イコライズが開
始される。またプリチャージ信号▲▼が“H"レ
ベルになると、これによりレベルシフト回路13のスイッ
チング用MOSトランジスタQ2がオンになり、ノードN1は
“L"レベルになる。このノードN1の電位変化は第２のし
きい値回路14より検出されて、ワード線立ち上がり検知
信号WUPが“H"レベルから“L"レベルに変化して初期状
態に戻る。

以上のようにしてこの実施例によれば、レベルシフト
回路を介して疑似ワード線電位の立ち上がりを検出して
いる。したがって実際のワード線電位の立ち上がりに対
して常にこのレベルシフト回路によるシフト分だけの僅
かの時間遅れをもってワード線立ち上がり検知信号を得
ることができ、大きいタイミングマージンを必要とせ
ず、しかも誤りなくビット線センス動作の開始時刻を設
定することができる。特にこの実施例では、レベルシフ
ト素子として、セル・トランジスタと同じしきい値電圧
を持つMOSトランジスタをダイオード接続したものを用
いて、そのしきい値電圧分のレベルシフトにより決まる
遅延時間を得ている。したがってプロセスのばらつきに
よりセル・トランジスタのしきい値が変化しても、ワー
ド線の立ち上がりに対して疑似ワード線の立ち上がりの
検出は、常に上述したしきい値分に相当する遅延がかか
ることになり、ビット線センスアンプの活性化のタイミ
ングに誤りが生じることはない。以上により、タイミン
グマージンを減らして高速アクセスを可能とした、しか
も安定動作可能なDRAMが得られる。

第７図は本発明の他の実施例のDRAMにおけるワード線
電位の遷移検知回路の構成である。第１図と対応する部
分には第１図と同一符号を付してある。疑似ワード線電
位発生回路11、第１のしきい値回路12およびレベルシフ
ト回路13の部分は第１図と変わらない。この実施例で
は、第２のしきい値回路14の部分に、単なるインバータ
列ではなく、より高速動作可能な回路を用いている。こ
れは、レベルシフト回路13の出力ノードN1の電位変化が
緩やかであり、これによりワード線立ち上がり検知信号
WUPの立ち上がりが遅れる事を考慮したものである。

抵抗R1およびR2の部分は、電源電位Vccを抵抗分割し
てノードN10にビット線プリチャージ電位VBLを得る基準
電位発生回路51を構成している。ｐチャネルMOSトラン
ジスタQ52,Q53およびｎチャネルMOSトランジスタQ54,Q5
5,Q56の部分は、ノードN1の電位と基準電位発生回路の
出力ノードN10の電位を比較検知するカレントミラー型C
MOS差動増幅回路52を構成している。このCMOS差動増幅
回路52の電源側には活性化用のｐチャネルMOSトランジ
スタQ51が設けられている。CMOS差動増幅回路および基
準電位発生回路の接地側にもそれぞれ、活性化用のｎチ
ャネルMOSトランジスタQ57,Q58が設けられている。CMOS
差動増幅回路52の出力ノードN5は、インバータI6および
I7を介して、ワード線立ち上がり検知信号WUPを得る出
力端子に接続されている。インバータI6の入力ノードに
は、接地電位との間にプリチャージ信号▲▼に
より制御されるｎチャネルMOSトランジスタQ60が設けら
れ、また電源電位との間にこのインバータI6の出力ノー
ドN6により帰還制御されるｐチャネルMOSトランジスタQ
59が設けられている。インバータI6の出力ノードN6は、
遅延回路DC12を介して２入力NANDゲートNA1の一つの入
力端子に接続されている。このNANDゲートNA1の他方の
入力端子には、チップ内部でロウ・アドレス・ストロー
ブ信号▲▼に同期して得られるこれと逆論理の制
御信号RINTが入力される。この制御信号RINTはまたイン
バータI8を介してCMOS差動増幅回路52の電源側MOSトラ
ンジスタQ51のゲートに入力されている。NANDゲートNA1
の出力ノードN8は、インバータI9を介して、CMOS差動増
幅回路52および基準電位発生回路51の接地側MOSトラン
ジスタQ57,Q58のゲートに帰還されている。

この実施例によるワード線電位遷移の動作を次に説明
する。制御信号▲▼が“H"レベルの初期状態で
は、先の実施例で説明したように疑似ワード線PWLの電
位は“L"レベルである。したがってこのとき、第１のし
きい値回路12の出力であるワード線立ち下がり検知信号
▲▼は“H"レベルである。またこのとき、プ
リチャージ信号▲▼が“H"レベルでレベルシフ
ト回路13の出力ノードN1、すなわちCMOS差動増幅回路52
の入力端子は“L"レベルである。さらに制御信号RINTは
“L"レベルであって、CMOS差動増幅回路52の電源側MOS
トランジスタQ51はオフ、CMOS差動増幅回路52および基
準電位発生回路51の接地側MOSトランジスタQ57,Q58もオ
フである。すなわちこれらのCMOS差動増幅回路52および
基準電位発生回路51は非活性の状態にある。そしてプリ
チャージ信号▲▼が“H"レベルであるから、MO
SトランジスタQ60がオン、MOSトランジスタQ59がオフで
あり、インバータI6の出力ノードN6が“H"レベル、した
がってワード線立ち上がり検知信号WUPは“L"レベル状
態にある。

制御信号▲▼が“H"レベルから“L"レベルに変
化すると、これに同期して制御信号RINTが“L"レベルか
ら“H"レベルになる。これにより、ノードN7,N8が“L"
レベル、N9が“H"レベルとなり、MOSトランジスタQ51,Q
57およびQ58がオンとなって、基準電位発生回路51およ
びCMOS差動増幅回路52は活性状態になる。この結果、基
準電位発生回路51の出力ノードN10,すなわちCMOS差動増
幅回路52の参照電位入力端子はプリチャージ電位V_BLに
なる。しかし、プリチャージ信号▲▼が“H"レ
ベルの間は、CMOS差動増幅回路52の入力ノードN1および
出力ノードN5は“L"レベルを保つ。その後、プリチャー
ジ信号▲▼が“H"レベルから“L"レベルに変化
してMOSトランジスタQ2およびQ60がオフになり、疑似ワ
ード線電位発生回路11が動作して疑似ワード線PWLの昇
圧が開始される。この疑似ワード線PWLがあるレベルを
こえると、先の実施例と同様に第１のしきい値回路12の
出力であるワード線立ち下がり検知信号▲▼
が“H"レベルから“L"レベルに変化する。疑似ワード線
PWLの電位がMOSトランジスタQ1のしきい値電圧を越える
と、CMOS差動増幅回路52の入力ノードN1が上昇を開始す
る。そしてこのノードN1の電位が基準電位発生回路51の
出力ノードN10の電位、すなわちプリチャージ電位V_BLを
越えると、CMOS差動増幅回路52の出力ノードN5が“H"レ
ベルになり、ワード線立ち上がり検知信号WUPが出力さ
れる。これにより、先の実施例で説明したと同様に、ビ
ット線センス動作が開始される。インバータI6の出力ノ
ードN6が“L"レベルになってから、遅延回路DC1で設定
された遅延時間経過すると、NANDゲートNA1の出力ノー
ドN8が“H"レベルとなる。このノードN8の電位変化を受
けてインバータI9の出力ノードN9が“H"レベルになり、
活性化用MOSトランジスタQ57,Q58はオフ駆動される。こ
れによって、CMOS差動増幅回路52および基準電位発生回
路51は非活性化される。しかしCMOS差動増幅回路52が非
活性化されても、インバータI6の出力ノードN6がゲート
に接続されたMOSトランジスタQ39がオン状態を保つた
め、ワード線立ち上がり検知信号WUPは“H"レベル状態
を保つ。

制御信号▲▼が“L"レベルから“H"レベルに変
化して待機状態に入ると、制御信号RINTが“L"レベルに
なり、したがってノードN7が“H"レベルになって、CMOS
差動増幅回路52の電源側の活性化用MOSトランジスタQ51
がオフになる。その後疑似ワード線PWLの立ち下げが開
始される。疑似ワード線PWLの電位が下がるとレベルシ
フト用MOSトランジスタQ1がオフになってノードN1はフ
ローティングの“H"レベル状態になる。疑似ワード線PW
Lの電位が第１のしきい値回路12の回路しきい値以下に
なると、ワード線立ち下がり検知信号▲▼が
“L"レベルから“H"レベルになる。このワード線立ち下
がり検知信号▲▼の変化を受けて、プリチャ
ージ信号▲▼は“L"レベルから“H"レベルにな
り、その後先の実施例と同様にビット線イコライズが行
われる。またプリチャージ信号▲▼が“H"レベ
ルに変化すると、レベルシフト回路のMOSトランジスタQ
2およびインバータI6の入力端子部のMOSトランジスタQ6
0がオンになる。これによりワード線立ち上がり検知信
号WUPが“L"レベルになって初期状態に戻る。

こうしてこの実施例によれば、疑似ワード線電位の遷
移をカレントミラー型CMOS差動増幅回路を用いて検知す
ることにより、検知出力の立ち上がりおよび立ち下がり
の高速化が図られる。この場合、電位の遷移検知後はCM
OS差動増幅回路および基準電位発生回路を非活性化する
ことにより、貫通電流を必要最小限に抑えることができ
る。

本発明は上記実施例に限られない。例えば、疑似ワー
ド線PWLの電位をシフトするレベルシフト回路13は、第
８図のような変形が可能である。第８図（ａ）は、上記
実施例で説明したセル・トランジスタと同様のｎチャネ
ルMOSトランジスタを２個並列に接続してレベルシフト
素子とした例である。第８図（ｂ）は、同様のMOSトラ
ンジスタを２個直列に接続して、上記各実施例より大き
いレベルシフト量を得るようにした例である。必要に応
じて更に使用するトランジスタ数を増やすことができ
る。第８図（ｃ）は、ｐチャネルMOSトランジスタをレ
ベルシフト素子として用いた例である。

第７図の実施例では、CMOS差動増幅回路52の参照入力
ノードN0に基準電位発生回路51を設けたが、この様な基
準電位発生回路を用いることなく、ノードN0に直接ビッ
ト線プリチャージ電位V_BLを入力してもよい。また第７
図の実施例では、ワード線立ち上がり検知信号WUPが
“L"レベルから“H"レベルに変化した後、CMOS差動増幅
回路52および基準電位発生回路51を非活性化して低消費
電力化を図ったが、消費電力がそれ程問題でなければ、
この様な非活性化の制御は行わなくてもよい。

［発明の効果］以上説明したように本発明によれば、ワード線電位の
立ち上がりを、疑似ワード線電位からレベルシフト回路
により一定レベルシフトした値とビット線プリチャージ
電位とを比較して検知し、これによりビット線センス動
作を開始することにより、無用なタイミングマージンを
とる必要がなくなり、高速アクセス可能のDRAMを得る事
ができる。しかも、メモリセルアレイの領域とは離間し
た周辺回路部に疑似ワード線電位発生回路及び制御回路
を配置しているため、疑似ワード線電位発生回路をメモ
リセルアレイから離れた空き領域に配置することができ
る。したがって、配線が密集したメモリセルアレイの領
域に影響を及ぼすことを防止でき、チップ内の領域を有
効に利用できる。

【図面の簡単な説明】

第１図は本発明の一実施例のDRAMにおけるワード線電位
の遷移検出回路を示す図、第２図はその疑似ワード線電位発生回路の構成を示す
図、第３図はワード線立ち上がり，立ち下がり検知信号によ
り制御される回路部の構成を示す図、第４図は第１図の回路動作を説明するためのタイミング
図、第５図はDRAMの全体構成を示すブロック図、第６図は同じくDRAMのレイアウト図、第７図は他の実施例のDRAMにおけるワード線電位の遷移
検出回路を示す図、第８図（ａ）〜（ｃ）は、レベルシフト回路の変形例を
示す図、第９図は従来のDRAMにおけるワード線電位の遷移検出回
路を示す図、第10図はDRAMのメモリセル構成を示す図である。 11……疑似ワード線電位発生回路、12……第１のしきい
値回路、13……レベルシフト回路、14……第２のしきい
値回路、15……ワード線昇圧回路、16……デコーダ部、
17……メモリセルアレイ、18……ビット線センスアン
プ、19……ビット線イコライズ回路、Q1……ｎチャネル
MOSトランジスタ（レベルシフト素子）、PWL……疑似ワ
ード線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−202398（ＪＰ，Ａ) 特開昭59−75493（ＪＰ，Ａ) 特開平１−159889（ＪＰ，Ａ) 特開昭63−204589（ＪＰ，Ａ) 特開昭63−282992（ＪＰ，Ａ) 特開昭62−24494（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と複数のビット線対が交差
して配設され、その交差位置にダイナミック型メモリセ
ルが配置されたメモリセルアレイと、前記ビット線対に設けられたビット線センスアンプと、前記メモリセルアレイの行選択を行うロウ・デコーダ
と、前記メモリセルアレイの列選択を行うカラム・デコーダ
と、前記ロウ・デコーダにより選択されたワード線の先端部
の電位変化に追従する電位を出力する疑似ワード線電位
発生回路と、この疑似ワード線電位発生回路の出力端子に設けられ、
その出力端子の電位が所定レベル以下になったとき、ワ
ード線立ち下げ検知信号を出力する第１のしきい値回路
と、前記疑似ワード線電位発生回路の出力端子にゲートとド
レインが共通接続された、前記メモリセルのセル・トラ
ンジスタとしきい値電圧が等しいMOSトランジスタをレ
ベルシフト素子として用いたレベルシフト回路と、このレベルシフト回路の出力端子に設けられ、その出力
端子の電位がビット線のプリチャージ電位を越えたと
き、ワード線立ち上げ検知信号を出力する第２のしきい
値回路と、前記第１のしきい値回路から得られるワード線立ち下げ
検知信号により制御されて前記メモリセルアレイのビッ
ト線対をイコライズするイコライズ回路と、前記第２のしきい値回路から得られるワード線立ち上げ
検知信号により制御されて前記ビット線センスアンプを
活性化するセンスアンプ活性化回路とを具備したことを特徴とするダイナミック型半導体記憶
装置。
【請求項２】複数のワード線と複数のビット線対が交差
して配設され、その交差位置にダイナミック型メモリセ
ルが配置されたメモリセルアレイと、前記ビット線対に設けられたビット線センスアンプと、前記メモリセルアレイの行選択を行うロウ・デコーダ
と、前記メモリセルアレイの列選択を行うカラム・デコーダ
と、前記メモリセルアレイの領域とは離間した周辺回路部
に、前記ワード線の電位が選択ワード線に伝搬される経
路と等価な伝搬経路となるよう前記ロウ・デコーダと同
様のトランジスタで構成される疑似デコーダ、及びこの
疑似デコーダに接続され、ワード線電位の立ち上がりの
疑似的な電位変化を得る出力線が設けられ、前記ロウ・
デコーダにより選択されたワード線の先端部の電位変化
に追従する電位を出力する疑似ワード線電位発生回路
と、前記疑似ワード線電位発生回路の前記出力線に接続さ
れ、前記出力線の電位を前記メモリセルのセル・トラン
ジスタのしきい値分低くシフトするレベルシフト回路
と、前記レベルシフト回路の出力端子に接続され、前記出力
線の電位がビット線のプリチャージ電位より前記レベル
シフト回路のシフト分高い電位となってから前記ビット
線センスアンプを活性化するワード線立ち上げ検知信号
を出力するしきい値回路とを具備することを特徴とするダイナミック型半導体記憶
装置。
【請求項３】複数のワード線と複数のビット線対が交差
して配設され、その交差位置にダイナミック型メモリセ
ルが配置されたメモリセルアレイと、前記ビット線対のイコライズ回路と、前記ビット線対に設けられたビット線センスアンプと、前記メモリセルアレイの行選択を行うロウ・デコーダ
と、前記メモリセルアレイの列選択を行うカラム・デコーダ
と、前記メモリセルアレイの領域とは離間した周辺回路部に
設けられ、前記ワード線の電位が選択ワード線に伝搬さ
れる経路と等価な伝搬経路となるよう前記ロウ・デコー
ダと同様のトランジスタで構成された疑似デコーダ、及
びこの疑似デコーダに接続され、前記疑似デコーダの出
力電位が供給される出力線が設けられた疑似ワード線電
位発生回路と、前記疑似ワード線電位発生回路の前記出力線に接続さ
れ、出力線の電位が所定レベル以下になったとき、前記
イコライズ回路を活性化するワード線立ち下げ検知信号
を出力する第１のしきい値回路と、前記疑似ワード線電位発生回路の前記出力線に接続さ
れ、前記出力線の電位を前記メモリセルのセル・トラン
ジスタのしきい値分低くシフトするレベルシフト回路
と、前記レベルシフト回路の出力端子に接続され、前記出力
線の電位がビット線のプリチャージ電位より前記レベル
シフト回路のシフト分高い電位となってから前記ビット
線センスアンプを活性化するワード線立ち上げ検知信号
を出力する第２のしきい値回路とを具備することを特徴とするダイナミック型半導体記憶
装置。
【請求項４】前記出力線は抵抗と容量からなる組み合わ
せで前記疑似的な電位変化を得ることを特徴とする請求
項２または３記載のダイナミック型半導体記憶装置。
【請求項５】複数のワード線と複数のビット線対が交差
して配設され、その交差位置にダイナミック型メモリセ
ルが配置されたメモリセルアレイと、前記ビット線対に設けられたビット線センスアンプと、前記メモリセルアレイの行選択を行うロウ・デコーダ
と、前記メモリセルアレイの列選択を行うカラム・デコーダ
と、前記メモリセルアレイの領域とは離間した周辺回路部に
設けられ、前記ワード線の電位が選択ワード線に伝搬さ
れる経路と等価な伝搬経路となるよう前記ロウ・デコー
ダと同様のトランジスタで構成された疑似デコーダ、及
びこの疑似デコーダに接続され、前記疑似デコーダの出
力電位が供給される出力線が設けられた疑似ワード線電
位発生回路と、前記疑似ワード線電位発生回路の前記出力線に接続さ
れ、前記メモリセルのセル・トランジスタとしきい値電
圧が等しいMOSトランジスタをレベルシフト素子とし、
前記出力線の電位を前記セル・トランジスタのしきい値
分シフトするレベルシフト回路と、前記レベルシフト回路の出力端子に接続され、前記出力
線の電位がビット線のプリチャージ電位より前記レベル
シフト回路のシフト分高い電位となってから、前記ビッ
ト線センスアンプを活性化するワード線立ち上げ検知信
号を出力するしきい値回路とを具備することを特徴とするダイナミック型半導体記憶
装置。
【請求項６】複数のワード線と複数のビット線対が交差
して配設され、その交差位置にダイナミック型メモリセ
ルが配置されたメモリセルアレイと、前記ビット線対のイコライズ回路と、前記ビット線対に設けられたビット線センスアンプと、前記メモリセルアレイの行選択を行うロウ・デコーダ
と、前記メモリセルアレイの列選択を行うカラム・デコーダ
と、前記メモリセルアレイの領域とは離間した周辺回路部に
設けられ、前記ワード線の電位が選択ワード線に伝搬さ
れる経路と等価な伝搬経路となるよう前記ロウ・デコー
ダと同様のトランジスタで構成された疑似デコーダ、及
びこの疑似デコーダに接続され、前記疑似デコーダの出
力電位が供給される出力線が設けられた疑似ワード線電
位発生回路と、前記疑似ワード線電位発生回路の出力端子に設けられ、
その出力端子の電位が所定レベル以下になったとき、前
記イコライズ回路を活性化するワード線立ち下げ検知信
号を出力する第１のしきい値回路と、前記疑似ワード線電位発生回路の前記出力線に接続さ
れ、前記メモリセルのセル・トランジスタとしきい値電
圧が等しいMOSトランジスタをレベルシフト素子とし、
前記出力線の電位を前記セル・トランジスタのしきい値
分シフトするレベルシフト回路と、前記レベルシフト回路の出力端子に接続され、前記出力
線の電位がビット線のプリチャージ電位より前記レベル
シフト回路のシフト分高い電位となってから、前記ビッ
ト線センスアンプを活性化するワード線立ち上げ検知信
号を出力する第２のしきい値回路とを具備することを特徴とするダイナミック型半導体記憶
装置。