JP2001093284A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001093284A JP2001093284A JP26614999A JP26614999A JP2001093284A JP 2001093284 A JP2001093284 A JP 2001093284A JP 26614999 A JP26614999 A JP 26614999A JP 26614999 A JP26614999 A JP 26614999A JP 2001093284 A JP2001093284 A JP 2001093284A
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Abstract
(57)【要約】
ビット線のレベルがビット線間のカップリングノイズに
よりレベル変動を起こすことを防止して、所定の書き込
みマージンを確保すること。 【課題】 【解決手段】 メモリセルｃｅｌｌが選択されていない
時、recover バー信号がローでＮＯＲ回路４、５がロー
になってＰＭＯＳトランジスタＴ４，Ｔ５がオンにな
り、ビット線ＢＬ，ＢＬバーをプリチャージする。その
後、カラム選択信号によりＮＭＯＳトランジスタＴ１，
Ｔ２がオンになってメモリセルが選択されると、recove
r バー信号がハイになると共に、書き込みパルス信号と
書き込みデータがＮＡＮＤ回路１、２に入力され、例え
ばデータ線５０、５０バーをロー、ハイレベルにするた
め、ＮＯＲ回路５はローのままであるが、ＮＯＲ回路４
はハイになる。これによって、Ｔ４をオンのままにして
ビット線ＢＬバーをＶＤＤレベルに固定する。Ｔ３はオ
フになって前記ビット線ＢＬはローレベルとなるが、こ
の時カップリングノイズにより、ＢＬバーのレベルは変
動しない。
よりレベル変動を起こすことを防止して、所定の書き込
みマージンを確保すること。 【課題】 【解決手段】 メモリセルｃｅｌｌが選択されていない
時、recover バー信号がローでＮＯＲ回路４、５がロー
になってＰＭＯＳトランジスタＴ４，Ｔ５がオンにな
り、ビット線ＢＬ，ＢＬバーをプリチャージする。その
後、カラム選択信号によりＮＭＯＳトランジスタＴ１，
Ｔ２がオンになってメモリセルが選択されると、recove
r バー信号がハイになると共に、書き込みパルス信号と
書き込みデータがＮＡＮＤ回路１、２に入力され、例え
ばデータ線５０、５０バーをロー、ハイレベルにするた
め、ＮＯＲ回路５はローのままであるが、ＮＯＲ回路４
はハイになる。これによって、Ｔ４をオンのままにして
ビット線ＢＬバーをＶＤＤレベルに固定する。Ｔ３はオ
フになって前記ビット線ＢＬはローレベルとなるが、こ
の時カップリングノイズにより、ＢＬバーのレベルは変
動しない。
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭ等の半導体
記憶装置に係り、特にデータ書き込み時のビット線対
（負荷）のレベル制御に関する。
記憶装置に係り、特にデータ書き込み時のビット線対
（負荷）のレベル制御に関する。
【０００２】
【従来の技術】図７はＳＲＡＭ等の従来の半導体記憶装
置の構成例を示した回路図である。一
置の構成例を示した回路図である。一
【外１】 複数のメモリセルｃｅｌｌが接続され、各ビット線Ｂ
Ｌ，ＢＬバーはＮＭＯＳト
Ｌ，ＢＬバーはＮＭＯＳト
【外２】 う）に接続されている。
【０００３】前記複数のメモリセルｃｅｌｌには、書き
込み対象メモリセルｃｅｌｌを選択するワード線ＷＬが
接続されている。
込み対象メモリセルｃｅｌｌを選択するワード線ＷＬが
接続されている。
【０００４】一対のビット線ＢＬ，ＢＬバーにはＰＭＯ
ＳトランジスタＴ３，Ｔ４が接続され、メモリセルｃｅ
ｌｌが選択されていない期間、ビット線ＢＬ，ＢＬバー
をＶＤＤレベルにプリチャージしている。
ＳトランジスタＴ３，Ｔ４が接続され、メモリセルｃｅ
ｌｌが選択されていない期間、ビット線ＢＬ，ＢＬバー
をＶＤＤレベルにプリチャージしている。
【０００５】書き込みデータ線５０、５０バーの終端に
はＮＡＮＤ回路１、２が接続されており、ＮＡＮＤ回路
１には書き込みパルス信号１００及びインバータ３によ
り極性反転された書き込みデータ２００が入力され、Ｎ
ＡＮＤ回路２には書き込みパルス信号１００及び書き込
みデータ２００が入力されるようになっている。
はＮＡＮＤ回路１、２が接続されており、ＮＡＮＤ回路
１には書き込みパルス信号１００及びインバータ３によ
り極性反転された書き込みデータ２００が入力され、Ｎ
ＡＮＤ回路２には書き込みパルス信号１００及び書き込
みデータ２００が入力されるようになっている。
【０００６】
【外３】 （以下recoverバーと言う）信号がローレベルで、ＮＭ
ＯＳトランジスタＴ３，Ｔ４がオン状態となり、ビット
線ＢＬ，ＢＬバーをＶＤＤレベルにプリチャージしてい
る。
ＯＳトランジスタＴ３，Ｔ４がオン状態となり、ビット
線ＢＬ，ＢＬバーをＶＤＤレベルにプリチャージしてい
る。
【０００７】その後、カラム選択信号（colum select）
によりＮＭＯＳトランジスタＴ１，Ｔ２が選択されてオ
ンすると共に、ワード線ＷＬが選択されて、データを書
き込むメモリセルｃｅｌｌが選択される。
によりＮＭＯＳトランジスタＴ１，Ｔ２が選択されてオ
ンすると共に、ワード線ＷＬが選択されて、データを書
き込むメモリセルｃｅｌｌが選択される。
【０００８】これとほぼ同時に、図８（Ｂ）に示すよう
に書き込みデータ及びその反転データがＮＡＮＤ回路
１、２に入力される。これと共に、図８（Ａ）に示すよ
うに書き込みパルス信号１００がハイレベルになると同
時に、recoverバー信号がハイレベルになって、ＰＭＯ
ＳトランジスタＴ３，Ｔ４をオフにする。
に書き込みデータ及びその反転データがＮＡＮＤ回路
１、２に入力される。これと共に、図８（Ａ）に示すよ
うに書き込みパルス信号１００がハイレベルになると同
時に、recoverバー信号がハイレベルになって、ＰＭＯ
ＳトランジスタＴ３，Ｔ４をオフにする。
【０００９】この時、ＮＡＮＤ回路１の出力がローレベ
ルになって、図８（Ｄ）に示すようにビット線ＢＬがロ
ーレベルになり、ＮＡＮＤ回路２の出力がハイレベルＶ
ＤＤ−Ｖｔｎ（Ｖｔｎはカラム選択のＮＭＯＳのバック
バイアス込の閾値）になって、図８（Ｅ）に示すように
ビット線ＢＬバーがハイレベルになる。これにより、前
記選択されたメモリセルｃｅｌｌにデータが書き込まれ
る。
ルになって、図８（Ｄ）に示すようにビット線ＢＬがロ
ーレベルになり、ＮＡＮＤ回路２の出力がハイレベルＶ
ＤＤ−Ｖｔｎ（Ｖｔｎはカラム選択のＮＭＯＳのバック
バイアス込の閾値）になって、図８（Ｅ）に示すように
ビット線ＢＬバーがハイレベルになる。これにより、前
記選択されたメモリセルｃｅｌｌにデータが書き込まれ
る。
【００１０】ところで、一対のビット線ＢＬ，ＢＬバー
は隣接して配置されているため、製造技術が進歩するこ
とにより、メモリセルｃｅｌｌの面積は次第に縮小し、
ビット線間のスペースも次第に小さくなる趨勢にある。
は隣接して配置されているため、製造技術が進歩するこ
とにより、メモリセルｃｅｌｌの面積は次第に縮小し、
ビット線間のスペースも次第に小さくなる趨勢にある。
【００１１】このため、図９に示すようにビット線の容
量中のビット線間の結合容量の占める割合は、一対のビ
ット線間のスペースが狭くなるにつれて、次第に増加す
る傾向にある。尚、図９の横軸はメモリセルｃｅｌｌの
サイズを示し、縦軸はビット線の容量中のビット線間の
結合容量の占める割合を示している。集積化が進み、メ
モリセルｃｅｌｌのサイズが小さくなる程、ビット線間
のスペースも狭くなる。
量中のビット線間の結合容量の占める割合は、一対のビ
ット線間のスペースが狭くなるにつれて、次第に増加す
る傾向にある。尚、図９の横軸はメモリセルｃｅｌｌの
サイズを示し、縦軸はビット線の容量中のビット線間の
結合容量の占める割合を示している。集積化が進み、メ
モリセルｃｅｌｌのサイズが小さくなる程、ビット線間
のスペースも狭くなる。
【００１２】
【発明が解決しようとする課題】上記のような従来のＳ
ＲＡＭにおいて、データがメモリセルに書き込まれる
時、データの書き込みはＮＭＯＳトランジスタＴ１（又
はＴ２）越しに行われるのため、ビット線ＢＬ，ＢＬバ
ーの内、ハイレベルになるビット線はフローティング状
態、上記例では、ビット線ＢＬバーがフローティング状
態になる。
ＲＡＭにおいて、データがメモリセルに書き込まれる
時、データの書き込みはＮＭＯＳトランジスタＴ１（又
はＴ２）越しに行われるのため、ビット線ＢＬ，ＢＬバ
ーの内、ハイレベルになるビット線はフローティング状
態、上記例では、ビット線ＢＬバーがフローティング状
態になる。
【００１３】それ故、ＬＳＩの高集積化により一対のビ
ット線対ＢＬ，ＢＬバーの線間容量が増加した場合、デ
ータの書き込み時に一方のビット線がローレベルになる
と、カップリングノイズによりハイレベルＶＤＤ−Ｖｔ
ｎであるべきビット線のレベルが変動して、このビット
線のレベルが低くなってしまうため、書き込みマージン
が減少してしまうという問題が発生し、特に高速動作に
は向かず、場合によっては誤書き込みなどが発生する恐
れがあった。
ット線対ＢＬ，ＢＬバーの線間容量が増加した場合、デ
ータの書き込み時に一方のビット線がローレベルになる
と、カップリングノイズによりハイレベルＶＤＤ−Ｖｔ
ｎであるべきビット線のレベルが変動して、このビット
線のレベルが低くなってしまうため、書き込みマージン
が減少してしまうという問題が発生し、特に高速動作に
は向かず、場合によっては誤書き込みなどが発生する恐
れがあった。
【００１４】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、書き込み時にビ
ット線のレベルがビット線間のカップリングノイズによ
りレベル変動を起こすことを防止して、所定の書き込み
マージンを確保することができる半導体記憶装置を提供
することである。
るためになされたもので、その目的は、書き込み時にビ
ット線のレベルがビット線間のカップリングノイズによ
りレベル変動を起こすことを防止して、所定の書き込み
マージンを確保することができる半導体記憶装置を提供
することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、入力アドレスによって選
択されるワード線と一対のビット線の交差点に位置する
メモリセルにデータを書き込む半導体記憶装置におい
て、選択されたメモリセルにデータを書き込む際に、一
対のビット線の中でハイレベルになる側のビット線をハ
イレベルに固定するレベル固定手段を具備することにあ
る。
に、請求項１の発明の特徴は、入力アドレスによって選
択されるワード線と一対のビット線の交差点に位置する
メモリセルにデータを書き込む半導体記憶装置におい
て、選択されたメモリセルにデータを書き込む際に、一
対のビット線の中でハイレベルになる側のビット線をハ
イレベルに固定するレベル固定手段を具備することにあ
る。
【００１６】請求項２の発明の前記レベル固定手段は、
アドレス選択信号と書き込みデータの論理を取って制御
信号を発生する論理回路を有し、前記制御信号により前
記一対のビット線をプリチャージするトランジスタのオ
ン、オフを制御する。
アドレス選択信号と書き込みデータの論理を取って制御
信号を発生する論理回路を有し、前記制御信号により前
記一対のビット線をプリチャージするトランジスタのオ
ン、オフを制御する。
【００１７】請求項３の発明の前記レベル固定手段が有
する論理回路は、アドレス選択信号と書き込みデータの
ＮＯＲ論理を取る。
する論理回路は、アドレス選択信号と書き込みデータの
ＮＯＲ論理を取る。
【００１８】請求項４の発明の特徴は、前記一対のビッ
ト線を選択するカラム選択信号として、前記レベル固定
手段で生成される制御信号を用いることにある。
ト線を選択するカラム選択信号として、前記レベル固定
手段で生成される制御信号を用いることにある。
【００１９】請求項５の発明の特徴は、前記選択された
メモリセルにデータを書き込む際に、一対のビット線の
中でローレベルになる側のビット線を、基準電位を用い
てローレベルとにするレベル付与手段を設けたことにあ
る。
メモリセルにデータを書き込む際に、一対のビット線の
中でローレベルになる側のビット線を、基準電位を用い
てローレベルとにするレベル付与手段を設けたことにあ
る。
【００２０】請求項６の発明の特徴は、前記レベル付与
手段では、カラム選択信号で前記一対のビット線を選択
するトランスファーゲートのソースを前記基準電位に固
定することにある。
手段では、カラム選択信号で前記一対のビット線を選択
するトランスファーゲートのソースを前記基準電位に固
定することにある。
【００２１】請求項７の発明の前記レベル固定手段は、
書き込みサイクル時のみ活性化して、一対のビット線の
中でハイレベルになる側のビット線をハイレベルに固定
する。
書き込みサイクル時のみ活性化して、一対のビット線の
中でハイレベルになる側のビット線をハイレベルに固定
する。
【００２２】請求項８の発明の前記レベル固定手段は、
アドレス選択信号、書き込みデータ及び読み出し信号の
論理を取って制御信号を発生する論理回路を有し、前記
制御信号により前記一対のビット線をプリチャージする
トランジスタのオン、オフを制御する。
アドレス選択信号、書き込みデータ及び読み出し信号の
論理を取って制御信号を発生する論理回路を有し、前記
制御信号により前記一対のビット線をプリチャージする
トランジスタのオン、オフを制御する。
【００２３】上記発明によれば、データ書き込み時、ハ
イレベルになる側のビット線をＶＤＤのハイレベルに固
定することにより、他方のビット線がローレベルになる
時に発生するビット線間のカップリングノイズの影響を
受けずに、ハイレベルになる側のビット線は一定のハイ
レベルを維持する。このため、ビット線間の結合容量が
大きくなっても、書き込みマージンの減少をなくして、
所定の書き込みマージンを確保することができる。
イレベルになる側のビット線をＶＤＤのハイレベルに固
定することにより、他方のビット線がローレベルになる
時に発生するビット線間のカップリングノイズの影響を
受けずに、ハイレベルになる側のビット線は一定のハイ
レベルを維持する。このため、ビット線間の結合容量が
大きくなっても、書き込みマージンの減少をなくして、
所定の書き込みマージンを確保することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の半導体記憶装置の
第１の実施の形態を示した回路図である。但し、従来例
に対応する部分には同一符号を付して説明する。
に基づいて説明する。図１は本発明の半導体記憶装置の
第１の実施の形態を示した回路図である。但し、従来例
に対応する部分には同一符号を付して説明する。
【００２５】メモリセルアレイを形成する複数のメモリ
セルｃｅｌｌが一対のビット線ＢＬ，ＢＬバーの間に接
続されている。一対のビット線ＢＬ，ＢＬバーはカラム
アドレスで選択されるトランスファーゲートを構成する
ＮＭＯＳトランジスタＴ１，Ｔ２を介して書き込みデー
タ線５０、５０バーに接続されている。前記複数のメモ
リセルｃｅｌｌには、書き込み対象メモリセルｃｅｌｌ
を選択するワード線ＷＬが接続されている。
セルｃｅｌｌが一対のビット線ＢＬ，ＢＬバーの間に接
続されている。一対のビット線ＢＬ，ＢＬバーはカラム
アドレスで選択されるトランスファーゲートを構成する
ＮＭＯＳトランジスタＴ１，Ｔ２を介して書き込みデー
タ線５０、５０バーに接続されている。前記複数のメモ
リセルｃｅｌｌには、書き込み対象メモリセルｃｅｌｌ
を選択するワード線ＷＬが接続されている。
【００２６】一対のビット線ＢＬ，ＢＬバーにはプリチ
ャージ用のＰＭＯＳトランジスタＴ３，Ｔ４が接続され
ている。これらＰＭＯＳトランジスタＴ３，Ｔ４のゲー
トにはＮＯＲ回路４、５に接続され、ＮＯＲ回路４の一
方の入力には書き込みデータ線５０が接続され、他方の
入力にはインバータ６を介してrecover バー信号が入力
されている。ＮＯＲ回路５の一方の入力には書き込みデ
ータ線５０バーが接続され、他方の入力にはインバータ
７を介してrecover バー信号が入力されている。
ャージ用のＰＭＯＳトランジスタＴ３，Ｔ４が接続され
ている。これらＰＭＯＳトランジスタＴ３，Ｔ４のゲー
トにはＮＯＲ回路４、５に接続され、ＮＯＲ回路４の一
方の入力には書き込みデータ線５０が接続され、他方の
入力にはインバータ６を介してrecover バー信号が入力
されている。ＮＯＲ回路５の一方の入力には書き込みデ
ータ線５０バーが接続され、他方の入力にはインバータ
７を介してrecover バー信号が入力されている。
【００２７】書き込みデータ線５０、５０バーの終端に
はＮＡＮＤ回路１、２が接続されており、ＮＡＮＤ回路
１には書き込みパルス信号１００及びインバータ３によ
り極性反転された書き込みデータ２００が入力され、Ｎ
ＡＮＤ回路２には書き込みパルス信号１００及び書き込
みデータ２００が入力されるようになっている。
はＮＡＮＤ回路１、２が接続されており、ＮＡＮＤ回路
１には書き込みパルス信号１００及びインバータ３によ
り極性反転された書き込みデータ２００が入力され、Ｎ
ＡＮＤ回路２には書き込みパルス信号１００及び書き込
みデータ２００が入力されるようになっている。
【００２８】次に本実施の形態の動作について説明す
る。まず、“０”データの書き込みについて説明する。
メモリセルｃｅｌｌが選択されていない期間、図２
（Ｃ）に示すようにrecover バー信号がローレベルで、
これがインバータ６、７により反転されハイレベルとな
ってＮＯＲ回路４、５に入力される。ＮＯＲ回路４、５
の出力はローレベルになってＰＭＯＳトランジスタＴ
３，Ｔ４のゲートに入力され、これらトランジスタをオ
ンさせる。これにより、ビット線ＢＬ，ＢＬバーをＶＤ
Ｄレベルにプリチャージしている。
る。まず、“０”データの書き込みについて説明する。
メモリセルｃｅｌｌが選択されていない期間、図２
（Ｃ）に示すようにrecover バー信号がローレベルで、
これがインバータ６、７により反転されハイレベルとな
ってＮＯＲ回路４、５に入力される。ＮＯＲ回路４、５
の出力はローレベルになってＰＭＯＳトランジスタＴ
３，Ｔ４のゲートに入力され、これらトランジスタをオ
ンさせる。これにより、ビット線ＢＬ，ＢＬバーをＶＤ
Ｄレベルにプリチャージしている。
【００２９】その後、カラム選択信号（colum select）
３００がハイレベルになることによりＮＭＯＳトランジ
スタＴ１，Ｔ２が選択されてオンすると共に、ワード線
ＷＬが選択されて、データを書き込むメモリセルｃｅｌ
ｌが選択される。
３００がハイレベルになることによりＮＭＯＳトランジ
スタＴ１，Ｔ２が選択されてオンすると共に、ワード線
ＷＬが選択されて、データを書き込むメモリセルｃｅｌ
ｌが選択される。
【００３０】次に、図２（Ｂ）に示すように書き込みデ
ータ２００及びその反転データがＮＡＮＤ回路１、２に
入力される。この時、図２（Ａ）に示すように書き込み
パルス信号１００がハイレベルになると共に、図２
（Ｃ）に示すようにrecoverバー信号がハイレベルにな
るため、ＮＯＲ回路４、５の入力の一方がローレベルに
なる。
ータ２００及びその反転データがＮＡＮＤ回路１、２に
入力される。この時、図２（Ａ）に示すように書き込み
パルス信号１００がハイレベルになると共に、図２
（Ｃ）に示すようにrecoverバー信号がハイレベルにな
るため、ＮＯＲ回路４、５の入力の一方がローレベルに
なる。
【００３１】この時、ＮＡＮＤ回路１の出力はローレベ
ルになり、ＮＡＮＤ回路２の出力はハイレベルになる。
これにより、書き込みデータ線５０はローレベルにな
り、書き込みデータ線５０バーはハイレベルになる。こ
のため、図２（Ｇ）に示すようにＮＯＲ回路４の出力は
ハイレベルとなってＰＭＯＳトランジスタＴ３をオフす
るが、図２（Ｆ）に示すようにＮＯＲ回路５の出力はロ
ーレベルのままであるので、ＰＭＯＳトランジスタＴ４
はオン状態を維持する。
ルになり、ＮＡＮＤ回路２の出力はハイレベルになる。
これにより、書き込みデータ線５０はローレベルにな
り、書き込みデータ線５０バーはハイレベルになる。こ
のため、図２（Ｇ）に示すようにＮＯＲ回路４の出力は
ハイレベルとなってＰＭＯＳトランジスタＴ３をオフす
るが、図２（Ｆ）に示すようにＮＯＲ回路５の出力はロ
ーレベルのままであるので、ＰＭＯＳトランジスタＴ４
はオン状態を維持する。
【００３２】これにより、図２（Ｄ）に示すようにビッ
ト線ＢＬがローレベルになり、図２（Ｅ）に示すように
ビット線ＢＬバーはＶＤＤのハイレベルのままである。
この電圧差によって前記選択されたメモリセルｃｅｌｌ
にデータが書き込まれる。
ト線ＢＬがローレベルになり、図２（Ｅ）に示すように
ビット線ＢＬバーはＶＤＤのハイレベルのままである。
この電圧差によって前記選択されたメモリセルｃｅｌｌ
にデータが書き込まれる。
【００３３】このデータ書き込み時、図２（Ｆ）に示す
ようにＮＯＲ回路５の出力がローレベルのままで、トラ
ンジスタＴ４がオンしているため、ビット線ＢＬバーは
一定のハイレベルＶＤＤに固定されている。
ようにＮＯＲ回路５の出力がローレベルのままで、トラ
ンジスタＴ４がオンしているため、ビット線ＢＬバーは
一定のハイレベルＶＤＤに固定されている。
【００３４】従って、ビット線ＢＬがローレベルになっ
た時、ビット線ＢＬ，ＢＬバー間にカップリングノイズ
が発生しても、ビット線ＢＬバーは影響を受けず、ハイ
レベルＶＤＤの一定値を保持している。
た時、ビット線ＢＬ，ＢＬバー間にカップリングノイズ
が発生しても、ビット線ＢＬバーは影響を受けず、ハイ
レベルＶＤＤの一定値を保持している。
【００３５】ところで、書き込みデータが“１”の場
合、ＮＡＮＤ回路１の出力がハイレベルになり、ＮＡＮ
Ｄ回路２の出力がローレベルになる。このため、ビット
線ＢＬがハイレベルで、ビット線ＢＬバーがローレベル
になるが、この場合は、ＮＯＲ回路４の出力がローレベ
ルままで、ＮＯＲ回路５の出力がハイレベルになる。
合、ＮＡＮＤ回路１の出力がハイレベルになり、ＮＡＮ
Ｄ回路２の出力がローレベルになる。このため、ビット
線ＢＬがハイレベルで、ビット線ＢＬバーがローレベル
になるが、この場合は、ＮＯＲ回路４の出力がローレベ
ルままで、ＮＯＲ回路５の出力がハイレベルになる。
【００３６】これにより、トランジスタＴ３がオンのま
まで、ビット線ＢＬはハイレベルＶＤＤに固定され、ト
ランジスタＴ４はオフになり、ビット線ＢＬバーはロー
レベルになる。
まで、ビット線ＢＬはハイレベルＶＤＤに固定され、ト
ランジスタＴ４はオフになり、ビット線ＢＬバーはロー
レベルになる。
【００３７】本実施の形態によれば、データの書き込み
時、ビット線ＢＬ、ＢＬバーのいずれか一方がハイレベ
ルに、他方がローレベルになるが、ハイレベルになる側
のビット線をＶＤＤのハイレベルに固定するため、ビッ
ト線ＢＬ、ＢＬバーの結合容量が大きくても、ハイレベ
ル側のビット線ＢＬのレベルはカップリングノイズの影
響を受けず一定のハイレベルを保持する。このため、Ｌ
ＳＩの集積化が進み、ビット線ＢＬ、ＢＬバーの間隔が
狭まって結合容量が大きくなっても、所定以上の書き込
みマージンを得ることができ、誤書き込みなどがない信
頼性の高い高集積の半導体記憶装置を得ることができ
る。
時、ビット線ＢＬ、ＢＬバーのいずれか一方がハイレベ
ルに、他方がローレベルになるが、ハイレベルになる側
のビット線をＶＤＤのハイレベルに固定するため、ビッ
ト線ＢＬ、ＢＬバーの結合容量が大きくても、ハイレベ
ル側のビット線ＢＬのレベルはカップリングノイズの影
響を受けず一定のハイレベルを保持する。このため、Ｌ
ＳＩの集積化が進み、ビット線ＢＬ、ＢＬバーの間隔が
狭まって結合容量が大きくなっても、所定以上の書き込
みマージンを得ることができ、誤書き込みなどがない信
頼性の高い高集積の半導体記憶装置を得ることができ
る。
【００３８】図３は本発明の半導体記憶装置の第２の実
施の形態を示した回路図である。本例の構成は図１に示
した第１の実施の形態とほぼ同様であるが、一対のビッ
ト線ＢＬ，ＢＬバーをＰＭＯＳトランジスタＴ４，Ｔ５
を用いてプリチャージするための制御信号として、reco
verバー信号の代わりに、カラム選択信号３００を用い
ているところが異なるだけである。
施の形態を示した回路図である。本例の構成は図１に示
した第１の実施の形態とほぼ同様であるが、一対のビッ
ト線ＢＬ，ＢＬバーをＰＭＯＳトランジスタＴ４，Ｔ５
を用いてプリチャージするための制御信号として、reco
verバー信号の代わりに、カラム選択信号３００を用い
ているところが異なるだけである。
【００３９】カラム選択信号３００は、アドレスが選択
されていない期間はローレベルで、アドレスが選択され
た書き込み時にはハイレベルになるため、recoverバー
信号と同様の制御を行うことができ、アドレスが選択さ
れていない期間はＰＭＯＳトランジスタＴ３，Ｔ４はオ
ンしていて、一対のビット線ＢＬ，ＢＬバーをプリチャ
ージしている。
されていない期間はローレベルで、アドレスが選択され
た書き込み時にはハイレベルになるため、recoverバー
信号と同様の制御を行うことができ、アドレスが選択さ
れていない期間はＰＭＯＳトランジスタＴ３，Ｔ４はオ
ンしていて、一対のビット線ＢＬ，ＢＬバーをプリチャ
ージしている。
【００４０】その後、カラム選択信号３００がハイレベ
ルになって、ＮＭＯＳトランジスタＴ１，Ｔ２をオンす
ることにより、メモリセルｃｅｌｌへのデータの書き込
み動作が開始される。
ルになって、ＮＭＯＳトランジスタＴ１，Ｔ２をオンす
ることにより、メモリセルｃｅｌｌへのデータの書き込
み動作が開始される。
【００４１】アドレスが選択されてデータを書き込む時
の動作は、図１に示した第１の実施の形態のそれと全く
同様で、同様の効果がある。
の動作は、図１に示した第１の実施の形態のそれと全く
同様で、同様の効果がある。
【００４２】図４は本発明の半導体記憶装置の第３の実
施の形態を示した回路図である。本例の構成は、図１に
示した第１の実施の形態とほぼ同様であるが、一対のビ
ット線ＢＬ，ＢＬバーに接続されているカラム選択のト
ランスファーゲートを構成するＮＭＯＳトランジスタＴ
１，Ｔ２をアドレスだけでなく、書き込みデータに応じ
て制御されるように、そのゲートがＮＯＲ回路４、５の
出力に接続されているところと、一対のビット線ＢＬ，
ＢＬバーをＰＭＯＳトランジスタＴ４，Ｔ５を用いてプ
リチャージするための制御信号として、recoverバー信
号の代わりに、カラム選択信号３００を用いているとこ
ろが異なるだけである。
施の形態を示した回路図である。本例の構成は、図１に
示した第１の実施の形態とほぼ同様であるが、一対のビ
ット線ＢＬ，ＢＬバーに接続されているカラム選択のト
ランスファーゲートを構成するＮＭＯＳトランジスタＴ
１，Ｔ２をアドレスだけでなく、書き込みデータに応じ
て制御されるように、そのゲートがＮＯＲ回路４、５の
出力に接続されているところと、一対のビット線ＢＬ，
ＢＬバーをＰＭＯＳトランジスタＴ４，Ｔ５を用いてプ
リチャージするための制御信号として、recoverバー信
号の代わりに、カラム選択信号３００を用いているとこ
ろが異なるだけである。
【００４３】次に本実施の形態の動作について説明す
る。アドレスが選択されていない期間、カラム選択信号
３００がローレベルで、これがインバータ６、７により
反転されハイレベルとなりＮＯＲ回路４、５に入力され
る。このため、ＮＯＲ回路４、５の出力はローレベルに
なってＰＭＯＳトランジスタＴ３，Ｔ４のゲートに入力
され、これらトランジスタをオンさせる。これにより、
ビット線ＢＬ，ＢＬバーをＶＤＤレベルにプリチャージ
している。
る。アドレスが選択されていない期間、カラム選択信号
３００がローレベルで、これがインバータ６、７により
反転されハイレベルとなりＮＯＲ回路４、５に入力され
る。このため、ＮＯＲ回路４、５の出力はローレベルに
なってＰＭＯＳトランジスタＴ３，Ｔ４のゲートに入力
され、これらトランジスタをオンさせる。これにより、
ビット線ＢＬ，ＢＬバーをＶＤＤレベルにプリチャージ
している。
【００４４】アドレスが選択されてデータを書き込む
時、カラム選択信号３００がハイレベルになると、書き
込み先のメモリセルｃｅｌｌが選択されると共に、デー
タの書き込み動作が開始される。
時、カラム選択信号３００がハイレベルになると、書き
込み先のメモリセルｃｅｌｌが選択されると共に、デー
タの書き込み動作が開始される。
【００４５】書き込み動作が開始されると、書き込みデ
ータ２００及びその反転データがＮＡＮＤ回路１、２に
入力されると共に、書き込みパルス信号１００がハイレ
ベルになるため、例えば、書き込みデータ線５０をロー
レベルに、書き込みデータ線５０バーをハイレベルにす
る。これにより、ＮＯＲ回路４はハイレベルになり、Ｎ
ＯＲ回路５はローレベルのままである。
ータ２００及びその反転データがＮＡＮＤ回路１、２に
入力されると共に、書き込みパルス信号１００がハイレ
ベルになるため、例えば、書き込みデータ線５０をロー
レベルに、書き込みデータ線５０バーをハイレベルにす
る。これにより、ＮＯＲ回路４はハイレベルになり、Ｎ
ＯＲ回路５はローレベルのままである。
【００４６】従って、ＰＭＯＳトランジスタＴ４がオン
のままで、ＮＭＯＳトランジスタＴ２もオフのままで、
前記ビット線ＢＬバーは書き込みデータ線５０バーのレ
ベルと切り離された形で、ＰＭＯＳトランジスタＴ４に
よりＶＤＤのハイレベルに固定される。一方、ＰＭＯＳ
トランジスタＴ３はオフになり、ＮＭＯＳトランジスタ
Ｔ１はオンになるため、前記ビット線ＢＬはローレベル
になる。
のままで、ＮＭＯＳトランジスタＴ２もオフのままで、
前記ビット線ＢＬバーは書き込みデータ線５０バーのレ
ベルと切り離された形で、ＰＭＯＳトランジスタＴ４に
よりＶＤＤのハイレベルに固定される。一方、ＰＭＯＳ
トランジスタＴ３はオフになり、ＮＭＯＳトランジスタ
Ｔ１はオンになるため、前記ビット線ＢＬはローレベル
になる。
【００４７】尚、書き込みデータ２００によっては、書
き込みデータ線５０をハイレベルに、書き込みデータ線
５０バーをローレベルにする。この場合、ＮＯＲ回路５
はハイレベルとなるが、ＮＯＲ回路４はローレベルのま
まになる。
き込みデータ線５０をハイレベルに、書き込みデータ線
５０バーをローレベルにする。この場合、ＮＯＲ回路５
はハイレベルとなるが、ＮＯＲ回路４はローレベルのま
まになる。
【００４８】これにより、ＰＭＯＳトランジスタＴ３が
オンのままで、ＮＭＯＳトランジスタＴ１はオフのまま
であるため、ビット線ＢＬは書き込みデータ線５０のレ
ベルと切り離された形で、ＰＭＯＳトランジスタＴ３に
よりＶＤＤのハイレベルに固定される。一方、ＰＭＯＳ
トランジスタＴ４はオフになり、ＮＭＯＳトランジスタ
Ｔ２はオンになるため、前記ビット線ＢＬバーはローレ
ベルになる。
オンのままで、ＮＭＯＳトランジスタＴ１はオフのまま
であるため、ビット線ＢＬは書き込みデータ線５０のレ
ベルと切り離された形で、ＰＭＯＳトランジスタＴ３に
よりＶＤＤのハイレベルに固定される。一方、ＰＭＯＳ
トランジスタＴ４はオフになり、ＮＭＯＳトランジスタ
Ｔ２はオンになるため、前記ビット線ＢＬバーはローレ
ベルになる。
【００４９】本実施の形態も、ハイレベル側のビット線
のレベルはビット線間のカップリングノイズの影響を受
けず、第１の実施の形態と同様の効果がある。
のレベルはビット線間のカップリングノイズの影響を受
けず、第１の実施の形態と同様の効果がある。
【００５０】図５は本発明の半導体記憶装置の第４の実
施の形態を示した回路図である。本例の構成は、図４に
示した第３の実施の形態とほぼ同様であるが、トランス
ファーゲートを構成するＮＭＯＳトランジスタＴ１，Ｔ
２のソースは、書き込みデータ線５０、５０バーの代わ
りに基準電位のＶＳＳに接続されているところが異なる
だけである。
施の形態を示した回路図である。本例の構成は、図４に
示した第３の実施の形態とほぼ同様であるが、トランス
ファーゲートを構成するＮＭＯＳトランジスタＴ１，Ｔ
２のソースは、書き込みデータ線５０、５０バーの代わ
りに基準電位のＶＳＳに接続されているところが異なる
だけである。
【００５１】従って、選択されたメモリセルｃｅｌｌに
データを書き込む際に、例えば書き込みデータ線５０、
５０バーがローレベル、ハイレベルになった時、第３の
実施の形態と同様、ＰＭＯＳトランジスタＴ４はオンの
ままで、ＮＭＯＳトランジスタＴ２はオフのままである
が、ＰＭＯＳトランジスタＴ３はオフになり、ＮＭＯＳ
トランジスタＴ１はオンになるため、ビット線ＢＬはＶ
ＳＳのローレベルになり、ビット線ＢＬバーはＶＤＤの
ハイレベルに固定される。
データを書き込む際に、例えば書き込みデータ線５０、
５０バーがローレベル、ハイレベルになった時、第３の
実施の形態と同様、ＰＭＯＳトランジスタＴ４はオンの
ままで、ＮＭＯＳトランジスタＴ２はオフのままである
が、ＰＭＯＳトランジスタＴ３はオフになり、ＮＭＯＳ
トランジスタＴ１はオンになるため、ビット線ＢＬはＶ
ＳＳのローレベルになり、ビット線ＢＬバーはＶＤＤの
ハイレベルに固定される。
【００５２】逆に、書き込みデータ線５０、５０バーが
ハイレベル、ローレベルになった時、第３の実施の形態
と同様、ＰＭＯＳトランジスタＴ４はオフになり、ＮＭ
ＯＳトランジスタＴ２はオンになると共に、ＰＭＯＳト
ランジスタＴ３はオンのままで、ＮＭＯＳトランジスタ
Ｔ１はオフのままであるため、ビット線ＢＬはＶＤＤの
ハイレベルになり、ビット線ＢＬバーはＶＳＳのローレ
ベルに固定される。
ハイレベル、ローレベルになった時、第３の実施の形態
と同様、ＰＭＯＳトランジスタＴ４はオフになり、ＮＭ
ＯＳトランジスタＴ２はオンになると共に、ＰＭＯＳト
ランジスタＴ３はオンのままで、ＮＭＯＳトランジスタ
Ｔ１はオフのままであるため、ビット線ＢＬはＶＤＤの
ハイレベルになり、ビット線ＢＬバーはＶＳＳのローレ
ベルに固定される。
【００５３】本実施の形態によれば、データ書き込み
時、ビット線ＢＬ（又はＢＬバー）はＮＭＯＳトランジ
スタＴ１（又はＴ２）により基準電位ＶＳＳを印加する
ことにより、ローレベルにするため、僅かなパワーで早
くビット線ＢＬ（又はＢＬバー）をローレベルにするこ
とができる。他の効果は第３の実施の形態と同様であ
る。
時、ビット線ＢＬ（又はＢＬバー）はＮＭＯＳトランジ
スタＴ１（又はＴ２）により基準電位ＶＳＳを印加する
ことにより、ローレベルにするため、僅かなパワーで早
くビット線ＢＬ（又はＢＬバー）をローレベルにするこ
とができる。他の効果は第３の実施の形態と同様であ
る。
【００５４】図６は本発明の半導体記憶装置の第５の実
施の形態を示した回路図である。本例の構成は、図３に
示した第２の実施の形態とほぼ同様である、異なる点は
ビット線ＢＬ、ＢＬバーのレベル制御をアドレスの選択
信号と相補の書き込みデータ
施の形態を示した回路図である。本例の構成は、図３に
示した第２の実施の形態とほぼ同様である、異なる点は
ビット線ＢＬ、ＢＬバーのレベル制御をアドレスの選択
信号と相補の書き込みデータ
【外４】 行っているところにある。
【００５５】ＷＲＩＴＥバーがローレベルのとき、つま
り書き込み動作のときは、ＮＯＲ回路８，１０はインバ
ーター動作をＡＮＤ回路９，１１はバッファ動作をする
ので第２の実施と同じ動作をする。ＷＲＩＴＥがハイレ
ベルのときはＮＯＲ回路ＡＮＤ回路８，９，１０の出力
はすべてローレベルになるのでＰＭＯＳトランジスタＴ
４，Ｔ５はオフする。
り書き込み動作のときは、ＮＯＲ回路８，１０はインバ
ーター動作をＡＮＤ回路９，１１はバッファ動作をする
ので第２の実施と同じ動作をする。ＷＲＩＴＥがハイレ
ベルのときはＮＯＲ回路ＡＮＤ回路８，９，１０の出力
はすべてローレベルになるのでＰＭＯＳトランジスタＴ
４，Ｔ５はオフする。
【００５６】これにより、ビット線ＢＬ，ＢＬバーに繋
がる負荷が切られるため、メモリセルｃｅｌｌからの読
み出しデータを電圧センス型のセンスアンプ（図示せ
ず）でも、正常にセンスして読み出すことができる。
がる負荷が切られるため、メモリセルｃｅｌｌからの読
み出しデータを電圧センス型のセンスアンプ（図示せ
ず）でも、正常にセンスして読み出すことができる。
【００５７】尚、上記ＮＯＲ回路４、５にカラム選択信
号３００の代わりに、recoverバー信号を入力しても、
同様の作用効果がある。
号３００の代わりに、recoverバー信号を入力しても、
同様の作用効果がある。
【００５８】
【発明の効果】以上詳細に説明したように、請求項１乃
至４の発明によれば、データ書き込み時、ハイレベルに
なる側のビット線をＶＤＤのハイレベルに固定するた
め、書き込み時にビット線のレベルがビット線間のカッ
プリングノイズによりレベル変動を起こすことを防止し
て、所定の書き込みマージンを確保することができる。
至４の発明によれば、データ書き込み時、ハイレベルに
なる側のビット線をＶＤＤのハイレベルに固定するた
め、書き込み時にビット線のレベルがビット線間のカッ
プリングノイズによりレベル変動を起こすことを防止し
て、所定の書き込みマージンを確保することができる。
【００５９】請求項５又は６の発明によれば、データ書
き込み時、ローレベルになる側のビット線を基準電位を
用いてローレベルにすることにより、ローレベルにする
ための回路を簡単化でき、僅かなパワーでビット線をロ
ーレベルにすることができる。
き込み時、ローレベルになる側のビット線を基準電位を
用いてローレベルにすることにより、ローレベルにする
ための回路を簡単化でき、僅かなパワーでビット線をロ
ーレベルにすることができる。
【００６０】請求項７又は８の発明によれば、読み出し
時、ビット線対から負荷を切り離すため、電圧センス型
のセンスアンプでも、正常に読み出しデータをセンスす
ることができる。
時、ビット線対から負荷を切り離すため、電圧センス型
のセンスアンプでも、正常に読み出しデータをセンスす
ることができる。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示した回路図である。
示した回路図である。
【図２】図１に示した装置の動作を示したタイミングチ
ャートである。
ャートである。
【図３】本発明の半導体記憶装置の第２の実施の形態を
示した回路図である。
示した回路図である。
【図４】本発明の半導体記憶装置の第３の実施の形態を
示した回路図である。
示した回路図である。
【図５】本発明の半導体記憶装置の第４の実施の形態を
示した回路図である。
示した回路図である。
【図６】本発明の半導体記憶装置の第５の実施の形態を
示した回路図である。
示した回路図である。
【図７】ＳＲＡＭ等の従来の半導体記憶装置の構成例を
示した回路図である。
示した回路図である。
【図８】図７に示した装置の動作を示したタイミングチ
ャートである。
ャートである。
【図９】ビット線の容量中のビット線間の結合容量の占
める割合を示した特性図である。
める割合を示した特性図である。
１、２ ＮＡＮＤ回路 ３、６、７、１２、１３ インバータ ４、５、８、１０ ＮＯＲ回路 ９、１１ ＡＮＤ回路 ｃｅｌｌ メモリセル Ｔ１，Ｔ２ ＮＭＯＳトランジスタ Ｔ３，Ｔ４ ＰＭＯＳトランジスタ
Claims (8)
- 【請求項１】 入力アドレスによって選択されるワード
線と一対のビット線の交差点に位置するメモリセルにデ
ータを書き込む半導体記憶装置において、 選択されたメモリセルにデータを書き込む際に、一対の
ビット線の中でハイレベルになる側のビット線をハイレ
ベルに固定するレベル固定手段を、 具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記レベル固定手段は、アドレス選択信
号と書き込みデータの論理を取って制御信号を発生する
論理回路を有し、 前記制御信号により前記一対のビット線をプリチャージ
するトランジスタのオン、オフを制御することを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 前記レベル固定手段が有する論理回路
は、アドレス選択信号と各ビット線に印加されるデータ
のＮＯＲ論理を取ることを特徴とする請求項２記載の半
導体記憶装置。 - 【請求項４】 前記一対のビット線を選択するカラム選
択信号として、前記レベル固定手段で生成される制御信
号を用いることを特徴とする請求項１乃至３いずれかに
記載の半導体記憶装置。 - 【請求項５】 前記選択されたメモリセルにデータを書
き込む際に、一対のビット線の中でローレベルになる側
のビット線を、基準電位を用いてローレベルにするレベ
ル付与手段を設けたことを特徴とする請求項１乃至４い
ずれかに記載の半導体記憶装置。 - 【請求項６】 前記レベル付与手段では、カラム選択信
号で前記一対のビット線を選択するトランスファーゲー
トのソースを前記基準電位に固定することを特徴とする
請求項５記載の半導体記憶装置。 - 【請求項７】 前記レベル固定手段は、書き込みサイク
ル時のみ活性化して、一対のビット線の中でハイレベル
になる側のビット線をハイレベルに固定することを特徴
とする請求項１乃至６いずれかに記載の半導体記憶装
置。 - 【請求項８】 前記レベル固定手段は、アドレス選択信
号、書き込みデータ及び読み出し信号の論理を取って制
御信号を発生する論理回路を有し、前記制御信号により
前記一対のビット線をプリチャージするトランジスタの
オン、オフを制御することを特徴とする請求項７記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26614999A JP2001093284A (ja) | 1999-09-20 | 1999-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26614999A JP2001093284A (ja) | 1999-09-20 | 1999-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093284A true JP2001093284A (ja) | 2001-04-06 |
Family
ID=17426986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26614999A Pending JP2001093284A (ja) | 1999-09-20 | 1999-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332499A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1999
- 1999-09-20 JP JP26614999A patent/JP2001093284A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332499A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置 |
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Legal Events
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|---|---|---|---|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061024 |