JP5229515B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に係り、最小のトランジスタ数で読み出し時における記憶データ破壊を防止し、超高速、超低電圧で動作する半導体記憶装置に関するものである。

最近の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。大規模化、高速化のためにトランジスタを微細化して、電源電圧を低下させつつ、動作速度を向上させている。またシステム化のためＣＰＵをはじめとした各種機能ブロックや、各種の記憶装置が混載されている。これらのシステムＬＳＩに混載されている記憶装置においても同様に高速動作及び低電源電圧での動作が求められ、例えばキャッシュメモリ等の用途で混載されるスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory、以後ＳＲＡＭと略称する）においても、同様に高速動作及び低電源電圧での動作が求められる。

従来のＳＲＡＭについて、図１を参照して説明する。図１には６トランジスタで構成される従来のＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。ワード線ＷＬが低電位の場合、二つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータがループを形成することで安定にデータを保持することができる。すなわち、一方のＣＭＯＳインバータは、記憶ノードＶ１を入力として、記憶ノードＶ１に記憶されたデータの反転データを記憶ノードＶ２に出力し、他方のＣＭＯＳインバータは、記憶ノードＶ２を入力として、記憶ノードＶ２に記憶されたデータの反転データを記憶ノードＶ１に出力している。

ワード線ＷＬがアクセスされて高電位の場合、アクセストランジスタＮ３及びＮ４が導通することで、記憶ノードＶ１及びＶ２に記憶されたデータをビット線ＢＬＴ及びＢＬＮに読み出すことでメモリの読み出し動作となり、逆にビット線ＢＬＴ及びＢＬＮからのデータを記憶ノードＶ１及びＶ２に書き込むことでメモリの書き込み動作となる。

しかしながら、従来のＳＲＡＭセルにおいて電源電圧Ｖｄｄが低下した場合の遅延時間が増大する割合がＣＭＯＳインバータ回路の遅延時間の増大する割合より大きいという問題がある。また、低電源電圧において読み出し動作を行うと記憶データが破壊されるという問題も発生する。ＳＲＡＭセルとＣＭＯＳインバータ回路の遅延時間（規格化した遅延時間τ）の電源電圧（Ｖｄｄ）依存性を図２に示す。図２において、ラインＡはＳＲＡＭセル、ラインＢはＣＭＯＳインバータ回路の遅延時間を示す。ＳＲＡＭセルは電源電圧が低くなると遅延時間が増大する割合が大きく、またある電源電圧（ａで示す）以下では読み出し動作を行うと記憶データが破壊され動作しなくなる。

読み出し動作における記憶データ破壊について図３Ａ〜３Ｃを用いて説明する。図３Ａにワード線ＷＬ、図３Ｂに正常な読み出し動作時の記憶ノード、図３Ｃに読み出し動作におけるデータ破壊時の記憶ノード波形を示す。ここで記憶ノードＶ１が低電位“０”、記憶ノードＶ２が高電位“１”とする。図３Ａに示されるようにワード線ＷＬがアクセスされて高電位になり、記憶ノードＶ１，Ｖ２とビット線対ＢＬＴ，ＢＬＮとがアクセストランジスタＮ３，Ｎ４を介して導通することで、記憶ノードＶ１の低電位は高電位にプリチャージされたビット線ＢＬＴにより上昇する。

図３Ｂに示されるように通常セルの記憶ノードの場合には、記憶ノードの低電位“０”が接地電位から若干上昇するのみで正常な読み出し動作となる。しかしながら、図３Ｃに示されるように、インバータ回路（トランジスタＰ２，Ｎ２）の閾値電圧がばらつき、低い場合には、記憶ノードＶ１の電位がインバータ回路（トランジスタＰ２，Ｎ２）の閾値電圧に達し、記憶ノードＶ２の高電位“１”が低下する。記憶ノードＶ２の低下により、記憶ノードＶ１の電位が更に上昇し、結果として読み出し時に記憶データの破壊Ｄが起こり、反転データが上書きされる。

一般に、ＳＲＡＭセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（ＳＮＭ：Static Noise Margin）が用いられる。図４に示されるように、ＳＲＡＭセルを２個のインバータに分離して、各々のインバータのＤＣ（直流）特性を求め、一方のインバータのＤＣ特性出力がもう一方のインバータのＤＣ特性入力となるように、二つのＤＣ特性を重ね合わせた際に、バタフライカーブが描かれる。ＳＮＭは、このバタフライカーブに内接する最大の正方形の一辺として定義される。ＳＮＭが０ｍＶ以上の場合には、図３Ｂに示すように正常読み出し動作される。ＳＮＭが０ｍＶ以下の場合には、図３Ｃに示すように読み出し動作時に反転データが上書きされる。

このＳＮＭについては、非特許文献１（A. J. Bhavnagarwala 「The impact of intrinsic device fluctuations on CMOS SRAM cell stability」 IEEE Journal of Solid State Circuit, Vol. 36, No. 4, Apr. 2001（図５、図１０Ａ及び１０Ｂ））において将来予測が行われている。すなわち、図５に示されるように使用されるトランジスタのチャンネル長が微細化され、そのトランジスタのチャンネル長が２５０ｎｍから５０ｎｍに移行した場合、ＳＮＭは平均値が減少するだけでなく、ＳＮＭの偏差も増大する。従って、ＳＮＭの最悪値は著しく劣化する。図示される５０ｎｍにおいてはＳＮＭの最悪値が「０」以下になってしまうので、読み出し操作に伴ってワード線ＷＬが高電位になった際には、記憶データが破壊される。

一方、非特許文献２（H. Sakakibara 「A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST」 IEEE International Solid State Circuit Conference, 2003（図１））において、読み出し専用ポートを持ったＳＲＡＭが提案されている。このＳＲＡＭでは、図６に示されるように、メモリセルを８個のトランジスタで構成し、読み出し専用ビット線をメモリセルのセル電流でフルスイングさせている。この方式の本来の目的は世代を進めた場合の動作速度改善効果を得ることである。更に、読み出し操作に伴うビット線からセル内の記憶ノードへの電荷の流入がないことから、従来のＳＲＡＭで将来問題になる読み出し操作に伴う記憶データの破壊は発生しない。従って、この回路構成によるＳＲＡＭでは、世代を進めた場合の高速動作だけでなく、安定動作が可能である。

上記非特許文献１のように、トランジスタ６個を用いた従来のＳＲＡＭセルでは、ＳＮＭの最悪値が劣化することから、将来的には安定なデータ保持は困難になる問題がある。一方、上記非特許文献２の読み出し専用ポートを持つＳＲＡＭセルでは、読み出し操作に伴う記憶データの破壊は起きないが、トランジスタ数が８個になること、制御信号数も、５本必要であることから、セル面積が増大してしまう問題がある。

A. J. Bhavnagarwala 「The impact of intrinsic device fluctuations on CMOS SRAM cell stability」 IEEE Journal of Solid State Circuit, Vol. 36, No. 4, Apr. 2001 H. Sakakibara 「A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST」 IEEE International Solid State Circuit Conference, 2003

上記したように、従来の６トランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、そのＳＮＭが小さくなり、安定動作しなくなる。読み出し操作の際の記憶データ破壊を防止可能なメモリセルを構成するためには８個のトランジスタ、多くの制御信号が必要とされるので、構成面積が大きくなるという問題がある。

本願発明者等は、上記問題点を改善し、超高速動作または超低電圧動作を要求される場合でも、読み出し操作の際の記憶データ破壊を防止可能なメモリを、最小のトランジスタ数で構成し、小さな構成面積で実現するメモリセルを、以下に提案する。そして、本発明の目的は、その高速動作可能なメモリセルにも適用できる高速動作可能なセンスアンプを有する半導体記憶装置を提供することにある。

本発明によれば、
センスアンプを有する半導体記憶装置において、
前記センスアンプは、
メモリセルとのデータ伝達を行う読み出しビット線及び書き込みビット線と、
入出力回路とのデータ伝達を行うデータ線と、
前記読み出しビット線を入力とするインバータ回路と、
該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、
書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第１のデータ書き込み手段と、
反転書き込みイネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第２のデータ書き込み手段と、
を備えたことを特徴とする半導体記憶装置が得られる。

更に、本発明によれば、
センスアンプを有する半導体記憶装置において、
前記センスアンプは、
メモリセルとのデータ伝達を行う読み出しビット線と、
入出力回路とのデータ伝達を行うデータ線と、
前記読み出しビット線を入力とするインバータ回路と、
該インバータ回路の出力を前記データ線に伝達する読み出し手段と、
書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達するデータ書き込み手段と、
を備えたことを特徴とする半導体記憶装置が得られる。

本発明によれば、高速動作可能なメモリセルにも適用できる高速動作可能なセンスアンプを有する半導体記憶装置を得ることができる。

従来の６トランジスタＳＲＡＭセルの回路図である。 従来のＳＲＡＭセル及びＣＭＯＳインバータの遅延時間の電源電圧依存を示す図である。 従来のＳＲＡＭセルの読み出し動作を示す図である。 従来のＳＲＡＭセルの読み出し動作を示す図である。 従来のＳＲＡＭセルの読み出し動作を示す図である。 従来のＳＲＡＭセルにおける安定動作を示すＳＮＭの説明図である。 従来のＳＲＡＭセルにおけるＳＮＭのトランジスタのチャンネル長依存性を示す図である。 従来の８トランジスタＳＲＡＭセルの回路図である。 本発明の実施例１におけるＳＲＡＭセル１の回路構成を示す図である。 実施例１におけるＳＲＡＭセル１の保持状態において、記憶ノードＶ１“０”の場合を説明するための図である。 実施例１におけるＳＲＡＭセル１の保持状態において、記憶ノードＶ１“１”の場合を説明するための図である。 トランジスタのゲート電圧（Ｖgs)-ドレイン電流（Ｉd)カーブを示す図である。 実施例１におけるＳＲＡＭセル１の書き込み状態において、記憶ノードＶ２“１”、書き込みビット線ＷＢＬ“０”の状態を説明するための図である。 実施例１におけるＳＲＡＭセル１の書き込み状態において、記憶ノードＶ２“０”、書き込みビット線ＷＢＬ“１”の状態を説明する図である。 本発明におけるＳＮＭ（Static Noise Margin)を示す図である。 実施例１における動作（“０”読み出し）を説明するための波形図である。 実施例１における動作（“１”読み出し）を説明するための波形図である。 実施例１における動作（“０”書き込み）を説明するための波形図である。 実施例１における動作（“１”書き込み）を説明するための波形図である。 本発明の実施例２におけるＳＲＡＭセル２の回路構成を示す図である。 実施例２における動作（“０”読み出し）を説明するための波形図である。 実施例２における動作（“１”読み出し）を説明するための波形図である。 実施例２における動作（“０”書き込み）を説明するための波形図である。 実施例２における動作（“１”書き込み）を説明するための波形図である。 本発明におけるセンスアンプＳＡ１１の回路構成を示す図である。 本発明におけるセンスアンプＳＡ１２の回路構成を示す図である。 図１５及び図１６のセンスアンプＳＡ１１及びＳＡ１２の動作（“０”読み出し）を説明するための波形図である。 図１５及び図１６のセンスアンプＳＡ１１及びＳＡ１２の動作（“１”読み出し）を説明するための波形図である。 図１５及び図１６のセンスアンプＳＡ１１及びＳＡ１２の動作（“０”書き込み）を説明するための波形図である。 図１５及び図１６のセンスアンプＳＡ１１及びＳＡ１２の動作（“１”書き込み）を説明するための波形図である。 本発明におけるセンスアンプＳＡ２１の回路構成を示す図である。 本発明におけるセンスアンプＳＡ２２の回路構成を示す図である。 図１８及び図１９のセンスアンプＳＡ２１及びＳＡ２２の動作（“０”読み出し）を説明するための波形図である。 図１８及び図１９のセンスアンプＳＡ２１及びＳＡ２２の動作（“１”読み出し）を説明するための波形図である。 図１８及び図１９のセンスアンプＳＡ２１及びＳＡ２２の動作（“０”書き込み）を説明するための波形図である。 図１８及び図１９のセンスアンプＳＡ２１及びＳＡ２２の動作（“１”書き込み）を説明するための波形図である。 本発明で用いるサブワードドライバーＳＷＤ１１を示す図である。 前記サブワードドライバーＳＷＤ１１で用いる書き込みワード線信号発生回路ＮＲ１２を示す図である。 本発明で用いるサブワードドライバーＳＷＤ１２を示す図であり、 前記サブワードドライバーＳＷＤ１２で用いる書き込みワード線信号発生回路ＮＲ１２−１を示す図である。 本発明で用いるサブワードドライバーＳＷＤ２１を示す図である。 前記サブワードドライバーＳＷＤ２１で用いる書き込みワード線信号発生回路ＮＲ１２−２を示す図である。 前記サブワードドライバーＳＷＤ２１の前記書き込みワード線信号発生回路ＮＲ１２−２に、低電位電源電圧ＳＬを供給するソース電位発生回路ＳＬＣ１の回路構成図である。 そのソース電位発生回路ＳＬＣ１の動作波形を示す図である。 前記サブワードドライバーＳＷＤ２１の前記書き込みワード線信号発生回路ＮＲ１２−２に、低電位電源電圧ＳＬを供給するソース電位発生回路ＳＬＣ２の回路構成図である。 そのソース電位発生回路ＳＬＣ２の動作波形を示す図である。 反転書き込みブロック信号発生回路ＷＰＢＣ１の回路構成図である。 反転書き込みブロック信号発生回路ＷＰＢＣ１の動作波形を示す図である。 反転書き込みブロック信号発生回路ＷＰＢＣ２の回路構成図である。 反転書き込みブロック信号発生回路ＷＰＢＣ２の動作波形を示す図である。 本発明による半導体記憶装置の全体図を示す。 前記半導体記憶装置におけるメモリブロック１の構成例を示す図である。 前記半導体記憶装置におけるメモリブロック１のほかの構成例を示す図である。 図２８の構成の一例における動作（“０”読み出し）を説明するための図である。 図２８の構成における動作（“１”読み出し）を説明するための図である。 図２８の構成における動作（“０”書き込み）を説明するための図である。 図２８の構成における動作（“１”書き込み）を説明するための図である。 図２８の構成の別の例における動作（“０”読み出し）を説明するための図である。 図２８の構成の別の例における動作（“１”読み出し）を説明するための図である。 図２８の構成の別の例における動作（“０”書き込み）を説明するための図である。 図２８の構成の別の例における動作（“１”書き込み）を説明するための図である。 図２９の構成の一例における動作（“０”読み出し）を説明するための図である。 図２９の構成における動作（“１”読み出し）を説明するための図である。 図２９の構成における動作（“０”書き込み）を説明するための図である。 図２９の構成における動作（“１”書き込み）を説明するための図である。 図２９の構成の別の例における動作（“０”読み出し）を説明するための図である。 図２９の構成の別の例における動作（“１”読み出し）を説明するための図である。 図２９の構成の別の例における動作（“０”書き込み）を説明するための図である。 図２９の構成の別の例における動作（“１”書き込み）を説明するための図である。 前記半導体記憶装置におけるメモリブロック１の具体例を示す図である。 前記半導体記憶装置におけるメモリブロック１のほかの具体例を示す。 図３４の構成における動作（“０”読み出し）を説明するための図である。 図３４の構成における動作（“１”読み出し）を説明するための図である。 図３４の構成における動作（“０”書き込み）を説明するための図である。 図３４の構成における動作（“１”書き込み）を説明するための図である。 図３５の構成における動作（“０”読み出し）を説明するための図であり、 図３５の構成における動作（“１”読み出し）を説明するための図であり、 図３５の構成における動作（“０”書き込み）を説明するための図であり、 図３５の構成における動作（“１”書き込み）を説明するための図である。

本発明の低電源電圧にて、超高速動作する半導体記憶装置のメモリセルと、その周辺回路であるセンスアンプ、ワードドライバーについて図面を参照して詳細に説明する。

（実施例１）
本発明の実施例１について図７〜図１２Ｄを参照して説明する。図７はＳＲＡＭセルの回路構成を示す図である。図８Ａ及びＢはＳＲＡＭセルの保持状態において、（ａ）記憶ノードＶ１に“０”の保持、（ｂ）記憶ノードＶ１に“１”の保持を示す図である。図９はトランジスタのゲート電圧（Ｖgs)-ドレイン電流（Ｉd)カーブを示す。図１０Ａ及び１０ＢはＳＲＡＭセルの書き込み時の非選択セルにおいて、（ａ）記憶ノードＶ２に“１”を保持し書き込みビット線ＷＢＬが“０”の状態での誤書き込み、（ｂ）記憶ノードＶ２に“０”を保持し書き込みビット線ＷＢＬが“１”の状態での誤書き込みについて説明する図である。図１１は本発明におけるＳＮＭを示す図である。図１２Ａ〜１２Ｄは動作波形である。

以下、実施例１、２におけるＳＲＡＭセルに限定する場合にはＳＲＡＭセル１、ＳＲＡＭセル２とし、特に限定されない場合には単にＳＲＡＭセルと記す。

図７に示すＳＲＡＭセル１は、ＣＭＯＳインバータを形成するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ２と、アクセス手段であるＮＭＯＳトランジスタＮ３及びＮ４との５個のトランジスタにより構成される。従来６トランジスタのＳＲＡＭセルと比較してドライブトランジスタＮ２の削除、ワード線を読み出しワード線ＲＷＬと書き込み用ワード線ＷＷＬとに分離、ビット線ＷＢＬを書き込み専用とした点が異なる。

ＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから構成され、記憶ノードＶ２のデータを入力とし、記憶ノードＶ１にデータを出力する。ＰＭＯＳトランジスタＰ１はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ１、電源電圧、記憶ノードＶ２に接続される。ＮＭＯＳトランジスタＮ１はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ１、接地電位、記憶ノードＶ２に接続される。ＰＭＯＳトランジスタＰ２はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードＶ２、電源電圧、記憶ノードＶ１に接続される。

ＮＭＯＳトランジスタＮ３は、読み出しビット線ＲＢＬと記憶ノードＶ1との間に接続され、そのゲートには読み出しワード線ＲＷＬが接続される。ＮＭＯＳトランジスタＮ４は、書き込みビット線ＷＢＬと記憶ノードＶ２との間に接続され、そのゲートには書き込みワード線ＷＷＬが接続される。

本実施例メモリセルの動作のうちデータ保持方法について図８Ａ及び８Ｂを用いて説明する。図８Ａは記憶ノードＶ１が“０”、Ｖ２が“１”を保持している場合である。記憶ノードＶ１が“０”のためＰＭＯＳトランジスタＰ２はオンする。ＰＭＯＳトランジスタＰ２のオン電流Ｉoｎ_ＰはＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎよりも大きいことから、記憶ノードＶ２がハイレベル“１”となる。記憶ノードＶ２がハイレベル“１”のためにＮＭＯＳトランジスタＮ１はオンし、記憶ノードＶ１をローレベル“０”に引き落とす。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１がオンすることで記憶ノードＶ１，Ｖ２は安定的に保持される。

図８Ｂは記憶ノードＶ１が“１”、Ｖ２が“０”を保持している場合である。図７に示すＳＲＡＭセル１は、図１に示すＳＲＡＭセルにおいて記憶ノードＶ２をローレベル“０”に保持していたトランジスタＮ２が削除されているため、記憶ノードＶ１が“１”、Ｖ２が“０”の状態を安定的に保持できない。そこで本発明においては、ＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎを、ＰＭＯＳトランジスタＰ２のオフリーク電流Ｉoff_Ｐよりも大きくすることで、記憶ノードＶ２をローレベル“０”に保持するものである。記憶ノードＶ２をローレベル“０”に保持することでＰＭＯＳトランジスタＰ１はオンし、記憶ノードＶ１をハイレベル“１”に保持できる。

このように、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４とで記憶ノードＶ２を出力とする擬似インバータ回路を構成し、ＰＭＯＳトランジスタＰ２がオン時にはハイレベル“１”を、ＰＭＯＳトランジスタＰ２がオフ時にはローレベル“０”を記憶ノードＶ２に出力する。

ＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎは、ＰＭＯＳトランジスタＰ２のオフリーク電流Ｉoff_Ｐよりも大きくすることで、記憶ノードＶ２をローレベル“０”に保持する。逆にＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎは、ＰＭＯＳトランジスタＰ２のオン電流Ｉoｎ_Ｐよりも小さいことから、記憶ノードＶ２にハイレベル“１”が保持される。従って、これらの電流の大きさは Ｉoff_Ｐ ＜Ｉoff_Ｎ ＜Ｉoｎ_Ｐとなる。

ここで、ＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎを、ＰＭＯＳトランジスタＰ２のオフリーク電流Ｉoff_Ｐの約１００倍程度に設定することが好ましい。１００倍程度に設定する理由はオフリーク電流がばらついた場合にもＩoff_Ｐ＜Ｉoff_Ｎとするためである。例えば、ＰＭＯＳトランジスタＰ２のオフリーク電流Ｉoff_Ｐが数ｐＡの場合、ＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎを数百ｐＡから数ｎＡ程度とする。

ＮＭＯＳトランジスタＮ４のオフリーク電流Ｉoff_Ｎを大きくする方法としてはいくつかの方法がある。まず第１の方法としてはＮＭＯＳトランジスタＮ４の閾値電圧Ｖｔｈを他のノーマル閾値電圧（例えばＮＭＯＳトランジスタＮ３）より低いロー閾値電圧のトランジスタとする。約０．２Ｖ閾値電圧を下げた場合にはそのリーク電流は１００倍程度大きくなる。図９には、ノーマル閾値電圧（Normal Vth)、ロー閾値電圧（Low Vth)を有するトランジスタのゲート電圧（Vgs)と電流（Id)を示す。ＮＭＯＳトランジスタＮ４のゲート電圧をＧＮＤ電位とした場合に、ノーマル閾値電圧（Normal Vth)、ロー閾値電圧（Low Vth)を有するトランジスタにおけるリーク電流比は約１００倍となる。

第２の方法としてはＮＭＯＳトランジスタＮ４の閾値電圧Ｖｔｈはノーマル閾値電圧とし、書き込みワード線ＷＷＬのローレベルを通常より０．２Ｖ高い電圧とする。約０．２Ｖ高くすることでそのリーク電流は１００倍程度大きくなる。第３の方法としては、第１の方法と第２の方法を組み合わせる方法である。例えばＮＭＯＳトランジスタＮ４の閾値電圧Ｖｔｈを０．１Ｖ低く、書き込みワード線ＷＷＬのローレベルを通常より０．１Ｖ高い電圧とする。この方法によっても、リーク電流Ｉoff_Ｎは１００倍程度大きくできる。

上記したように５トランジスタで構成されるＳＲＡＭセルの保持はアクセストランジスタＮ４のオフリーク電流を大きく設定することにより達成される。一方オフリーク電流を大きくすることで、書き込み動作時に、選択されたＳＲＡＭセルへの書き込みデータが同一ブロック内の非選択のＳＲＡＭセルにも書き込みされる虞がある。

図１０Ａ及び１０Ｂを用いて、選択されたＳＲＡＭセル１に対する書き込みデータが非選択ＳＲＡＭセル１に誤書き込みされる場合を説明する。図１０Ａは選択されたＳＲＡＭセル１に対し書き込みデータとして、ＷＢＬに“０”、ＲＢＬに“１”が与えられ、非選択ＳＲＡＭセル１に記憶されたデータは記憶ノードＶ１が“０”、Ｖ２が“１”の場合である。この場合は負荷トランジスタＰ２がオン状態であり、アクセストランジスタＮ４のリーク電流よりも大きな電流を供給できるために記憶ノードＶ２のハイレベルは低下せず、誤書き込みは発生しない。

図１０Ｂは選択されたＳＲＡＭセル１に対し書き込みデータとして、ＷＢＬに“１”、ＲＢＬに“０”が与えられ、非選択ＳＲＡＭセル１に記憶されたデータは記憶ノードＶ１が“１”、Ｖ２が“０”の場合である。アクセストランジスタＮ４はオフ状態ではあるがそのリーク電流が大きいために書き込みビット線ＷＢＬのハイレベル“１”により記憶ノードＶ２が充電され、記憶ノードＶ２の電位が上昇し、誤書き込みが発生する虞がある。ここで記憶ノードＶ２が上昇し、ドライブトランジスタＮ１の閾値電圧まで充電される時間をリテンション時間とする。

記憶ノードＶ２の寄生容量を１ｆＦ、ドライブトランジスタＮ１の閾値電圧を０．３Ｖ、負荷トランジスタの最悪オフリーク電流を１００ｐＡ、アクセストランジスタＮ４の最悪条件のオフリーク電流を１００ｎＡとした場合には、リテンション時間は、１ｆＦｘ０．３ｖ／１００．１ｎＡ≒3ｎｓの時間となる。3ｎｓの時間で、記憶ノードＶ２は上昇し、トランジスタＮ２をオンさせ、記憶ノードＶ１の電位を低下させることでＳＲＡＭセル１に誤書き込みされる。

このような誤書き込みを防止するためには、リテンション時間が書き込みサイクルよりも長い時間となるように、書き込み時の書き込みワード線ＷＷＬのローレベルを低下すればよい。例えばローレベルを０．２Ｖ低下させた場合には、アクセストランジスタＮ４のオフリーク電流は１／１００に少なくなり１ｎＡとなる。この場合にはリテンション時間は１ｆＦｘ０．３ｖ／１．１ｎＡ＝２７３ｎｓとなり、短期間の書き込みサイクルにおいては誤書き込みを防止できる。これらの非選択のＳＲＡＭセル１に対するワード線電位の制御については別実施例において詳述することとし、以下、本実施例においては選択されたＳＲＡＭセル１に関して説明する。

本実施例の５トランジスタで構成されるＳＲＡＭセル１の動作について図１１、図１２Ａ〜１２Ｄを用いて説明する。図１１にＳＮＭを示す。６トランジスタのＳＲＡＭセルに比較し、ドライブトランジスタＮ２が削除され、トランジスタＰ２とＮ４とで擬似のインバータ回路が構成される。この擬似インバータ回路の閾値電圧は高く、入出力特性は電源電圧側に大きくシフトする。一方のインバータ回路はトランジスタＰ１とＮ1とで構成され、その入出力特性は通常の６トランジスタ型と同一となる。したがって、図１１に示すように、ＳＮＭは非対称となる。

読み出しビット線ＲＢＬによって読み出し時に記憶データが破壊されやすい記憶ノードＶ１にローレベル“０”が記憶されている状態での動作マージンが拡大され、記憶ノードＶ１にハイレベル“１”が記憶されている動作マージンは縮小されている。しかし、動作マージンが縮小された記憶ノードＶ１にハイレベル“１”が記憶された状態では読み出しビット線ＲＢＬのハイレベル“１”が接続されても記憶データの破壊は発生しないために誤動作は起こり得ない。このためＳＲＡＭセルの動作マージンは拡大されることになる。また記憶ノードＶ１にハイレベル“１”が記憶された状態は上記したようにアクセストランジスタＮ４のオフリーク電流を負荷トランジスタＰ２のオフリーク電流より大きくすることで記憶ノードＶ２をローレベル“０”に保持できる。

図１２Ａ〜１２Ｄに本発明のＳＲＡＭセル１の動作タイミングを示す。（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す。ここでＳＲＡＭセル１の記憶ノードＶ１に記憶されたデータを、ＳＲＡＭセル１の記憶データとして定義する。また書き込み動作においては、ＳＲＡＭセル１に記憶されたデータの反転データが書き込まれる場合について説明する。

図１２Ａの“０”読み出しの場合には読み出しワード線ＲＷＬが活性化されハイレベル“１”となる。読み出しワード線ＲＷＬが活性化されアクセストランジスタＮ３がオン状態となり読み出しビット線ＲＢＬとＳＲＡＭセル１の記憶ノードＶ１は導通する。プリチャージレベル“１”に充電された読み出しビット線ＲＢＬにより記憶ノードＶ１はわずかにその電位を引き上げられるが、ドライブトランジスタＮ１によって読み出しビット線ＲＢＬと共に記憶ノードＶ１はローレベル“０”まで引き落とされる。また、読み出しビット線ＲＢＬがローレベルに引き落とされることでローレベル“０”のデータ読み出しが行われる。

このケースでの動作マージンはドライブトランジスタＮ２が削除され、記憶ノードＶ２に記憶されているハイレベル“１”が放電されないことにより拡大される。読み出し終了後は読み出しワード線ＲＷＬがローレベル“０”となり、読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされる。読み出しサイクルにおいては書き込みワード線ＷＷＬ，書き込みビット線ＷＢＬはそれぞれローレベル“０”に維持され、変化しない。

図１２Ｂの“１”読み出しの場合には読み出しワード線ＲＷＬが活性化されハイレベル“１”となる。読み出しワード線ＲＷＬが活性化されることでアクセストランジスタＮ３がオン状態となり読み出しビット線ＲＢＬとＳＲＡＭセル１の記憶ノードＶ１は導通する。プリチャージレベル“１”に充電された読み出しビット線ＲＢＬと、記憶ノードＶ１に記憶されているハイレベル“１”は同一であるためそのままハイレベル“１”のデータ読み出しが行われる。読み出し終了後は読み出しワード線ＲＷＬがローレベル“０”となり、読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされる。この読み出しサイクルにおいては書き込みワード線ＷＷＬ，書き込みビット線ＷＢＬはそれぞれローレベル“０”に維持され、変化しない。

図１２Ｃの“０”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、読み出しビット線ＲＢＬと記憶ノードＶ１、書き込みビット線ＷＢＬと記憶ノードＶ２とがそれぞれ導通し、読み出しビット線ＲＢＬのローレベル“０”が記憶ノードＶ１に、書き込みビット線ＷＢＬのハイレベル“１”が記憶ノードＶ２に書き込まれる。書き込み終了後は、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがローレベル“０”となり、つづいて読み出しビット線ＲＢＬはハイレベル“１”に、書き込みビット線ＷＢＬはローレベル“０”にプリチャージされる。

図１２Ｄ“１”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、読み出しビット線ＲＢＬと記憶ノードＶ１、書き込みビット線ＷＢＬと記憶ノードＶ２とがそれぞれ導通し、読み出しビット線ＲＢＬのハイレベル“１”が記憶ノードＶ１に、書き込みビット線ＷＢＬのローレベル“０”が記憶ノードＶ２に書き込まれる。書き込み終了後は、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがローレベル“０”となり、つづいて読み出しビット線ＲＢＬはハイレベル“１”に、書き込みビット線ＷＢＬはローレベル“０”にプリチャージされる。

本実施例においては、ＳＲＡＭセルを５個のトランジスタで構成する。記憶ノードＶ２を入力とし記憶ノードＶ１を出力とするインバータ回路と、電源と記憶ノードＶ２との間に接続され、記憶ノードＶ１を入力とする負荷トランジスタと、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、書き込みビット線と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４とで構成する。アクセストランジスタＮ４を書き込みワード線ＷＷＬで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。

（実施例２）
本発明の実施例２を図１３、図１４Ａ〜１４Ｄを用いて説明する。図１３は実施例２におけるＳＲＡＭセル２の回路構成、図１４Ａ〜１４Ｄにはその動作波形を示す。

図１３に示すＳＲＡＭセル２は、実施例１のＳＲＡＭセル１と比較すると、書き込みビット線ＷＢＬが接地電位ＧＮＤに固定されている点がことなる。他の構成素子は同じであるため実施例１と同じ符号としその説明を省略する。

実施例２のＳＲＡＭセル２の保持時には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬがともにローレベル“０”とされる。このときアクセストランジスタＮ４のオフリーク電流Ｉoff_Ｎを実施例１と同様に Ｉoff_Ｐ ＜Ｉoff_Ｎ ＜Ｉoｎ_Ｐの関係とすることで、それぞれの記憶ノードＶ１，Ｖ２を保持できる。

図１４Ａ〜１４Ｄを用いてさらにその動作を説明する。図１４Ａ〜１４Ｄには（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みの動作波形を示す。図１４Ａ“０”読み出し、１４Ｂ“１”読み出しの場合には、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬ、アクセストランジスタＮ３を用いて記憶ノードＶ１の“０”、または“１”を読み出しビット線ＲＢＬに読み出している。その動作は図１４Ａ、図１４Ｂに示すように実施例１と同様であり、その説明を省略する。

書き込み動作においては実施例１においては、読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬからの相補のデータ入力によりＳＲＡＭセル１に書き込んでいる。しかし実施例２においては、書き込みビット線ＷＢＬは接地電位に固定されているため、書き込みワード線ＷＷＬを短いワンショットパルスとし、記憶ノードＶ２をローレベル“０”にリセットした後に読み出しビット線ＲＢＬの書き込みレベルを記憶ノードＶ１に書き込む。

図１４Ｃの“０”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、記憶ノードＶ１と読み出しビット線ＲＢＬが導通し、記憶ノードＶ１には読み出しビット線ＲＢＬのローレベル“０”が書き込まれる。一方記憶ノードＶ２は、トランジスタＰ２とトランジスタＮ４とが共にオンすることから中間レベルとなる。ここでワンショットパルスである書き込みワード線ＷＷＬがローレベル“０”となり、トランジスタＮ４をオフさせることで記憶ノードＶ２はハイレベル“１”に引き上げられ、記憶ノードＶ１に“０”、記憶ノードＶ２に“１”が書き込まれる。書き込み終了後は、読み出しワード線ＲＷＬがローレベル“０”となり、つづいて読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされる。

図１２Ｄの“１”書き込みの場合には、読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとがともに活性化されハイレベル“１”となる。アクセストランジスタＮ３及びＮ４がともにオン状態となり、記憶ノードＶ１と読み出しビット線ＲＢＬが導通し、記憶ノードＶ１には読み出しビット線ＲＢＬのハイレベル“１”が書き込まれる。一方記憶ノードＶ２はアクセストランジスタＮ４により接地電位ＧＮＤとなり、記憶ノードＶ２にはローレベル“０”が書き込まれる。ここではトランジスタＰ２がオフ状態のため、記憶ノードＶ２は中間レベル引き上げられることなしにローレベル“０”が書き込まれる。書き込みワード線ＷＷＬがハイレベルの期間に記憶ノードＶ１に“１”、記憶ノードＶ２に“０”が書き込まれる。書き込みワード線ＷＷＬのみをローレベル“０”としトランジスタＮ４をオフさせる。つづいて読み出しワード線ＲＷＬをローレベル“０”とし、読み出しビット線ＲＢＬはハイレベル“１”にプリチャージされる。

本実施例においては、ＳＲＡＭセルを５個のトランジスタで構成する。記憶ノードＶ２を入力とし記憶ノードＶ１を出力とするインバータ回路と、電源と記憶ノードＶ２との間に接続され、記憶ノードＶ１を入力とし記憶ノードＶ２を出力とする負荷トランジスタと、読み出しビット線と記憶ノードＶ１との間に接続されたアクセストランジスタＮ３と、接地電位と記憶ノードＶ２との間に接続されたアクセストランジスタＮ４とで構成する。アクセストランジスタＮ４をワンショットの書き込みワード線ＷＷＬで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。

（実施例３）
本発明の実施例３はＳＲＡＭセル１に、メモリセル及び入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。本実施例においては、データ読み出し動作を読み出しビット線ＲＢＬの一本のビット線により、データ書き込み動作を読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとの二本のビット線により行う。また入出力回路とのデータ伝送をセンスアンプＳＡ１１はデータ線ＤＬの一本で、センスアンプＳＡ１２は読み出しデータ線ＲＤＬと書き込みデータ線ＷＤＬとの二本で行う。図１５にセンスアンプＳＡ１１の回路構成図、図１６にセンスアンプＳＡ１２の回路構成図、図１７Ａ〜１７Ｄにその動作波形を示す。

図１５のセンスアンプＳＡ１１の回路構成を説明する。メモリセルからの読み出しビット線ＲＢＬからのデータが入力されるインバータＩＶ１の出力ＢＬＢはＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲートに入力される。ＰＭＯＳトランジスタＰ１２はソースが電源電圧ＶＤＤに、ドレインが読み出しビット線ＲＢＬに接続され、オン時には読み出しビット線ＲＢＬをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。ＮＭＯＳトランジスタＮ１２はソースが接地電位ＧＮＤに、ドレインがデータ線ＤＬに接続された読み出しトランジスタである。

データ線ＤＬと読み出しビット線ＲＢＬとの間にはゲートに書き込みイネーブル信号ＷＥが入力される書き込み用ＮＭＯＳトランジスタＮ１３が接続される。さらに、反転書き込みイネーブル信号ＷＥＢとデータ線ＤＬを入力としたＮＯＲ回路ＮＲ１は、その出力を書き込みビット線ＷＢＬに接続される。ＮＯＲ回路ＮＲ１は反転書き込みイネーブル信号ＷＥＢを入力されることにより書き込み時以外には、その出力である書き込みビット線ＷＢＬをローレベル“０”にプリチャージすることで、固定する。またプリチャージ用のＰＭＯＳトランジスタＰ１３のソース、ドレイン、ゲートはそれぞれ電源電圧ＶＤＤ、読み出しビット線ＷＢＬ、プリチャージ信号ＰＣ、に接続される。

センスアンプＳＡ１１の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線ＲＢＬに読み出し、インバータＩＶ１と読み出しトランジスタＮ１２を経由してデータ線ＤＬに伝達する。書き込み時にはデータ線ＤＬからのデータをトランジスタＮ１３及びＮＯＲ回路ＮＲ１を経由して相補のデータを読み出しビット線ＲＢＬ及び書き込みビット線ＷＢＬに伝え、メモリセルに書き込む。レベル維持トランジスタＰ１２及びプリチャージトランジスタＰ１３はこれらの動作を補完する動作を行うものである。

図１６のセンスアンプＳＡ１２は、図１５のセンスアンプＳＡ１１におけるデータ線ＤＬが書き込みデータ線ＷＤＬと、読み出しデータ線ＲＤＬとに分離され構成される。書き込みデータ線ＷＤＬは書き込みトランジスタＮ１３に、読み出しデータ線ＲＤＬは読み出しトランジスタＮ１２にそれぞれ接続される。センスアンプＳＡ１１とＳＡ１２との違いは入出力回路の構成によるものであり、センスアンプとしての基本動作は同じである。図示していない入出力回路の構成が入出力兼用の場合にはＳＡ１１が使用され、入力回路と出力回路とに分離されている場合にはＳＡ１２が使用される。

図１７Ａ〜１７ＤはセンスアンプＳＡ１１における動作の一形態を示す動作波形を示す。本センスアンプＳＡ１１に適用できるメモリセルは限定されるものではないが、動作の一形態として第１実施例のメモリセルに適用した場合として説明する。

図１７Ａ“０”読み出し、図１７Ｂ“１”読み出しに関しては、読み出し期間中には書き込みワード線ＷＷＬ及び書き込みイネーブル信号ＷＥはローレベル“０”、反転書き込みイネーブル信号ＷＥＢはハイレベル“１”のままである。従ってセンスアンプＳＡ１１の動作は、プリチャージ信号ＰＣ，読み出しワード線ＲＷＬにより制御される。プリチャージ信号がハイレベル“１”となり、トランジスタＰ１３はオフし、プリチャージ動作を終了する。読み出しワード線ＲＷＬがハイレベル“１”とされ、メモリセルと読み出しビット線ＲＢＬが導通し、メモリセルのデータ“０”または“１”が読み出しビット線ＲＢＬに読み出される。さらにインバータＩＶ１及び読み出しトランジスタＮ１２を経由してデータ線ＤＬに読み出される。

図１７Ｃ“０”書き込み、図１７Ｄ“１”書き込みの場合には、プリチャージ信号ＰＣ及び書き込みイネーブル信号ＷＥがハイレベル“１”に、反転書き込みイネーブル信号ＷＥＢがローレベル“０”に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージ動作を終了する。またＮＯＲ回路ＮＲ１による書き込みビット線ＷＢＬのローレベル固定が終了する。データ線ＤＬからのデータが書き込みトランジスタＮ１３を経由して読み出しビット線ＲＢＬに、ＮＯＲ回路ＮＲ１を経由してデータ線ＤＬの反転データが書き込みビット線ＷＢＬに伝達される。

選択された読み出しワード線ＲＷＬと書き込みワード線ＷＷＬがハイレベル“１”になり、相補のデータがメモリセル内の記憶ノードＶ１及びＶ２に書き込まれる。書き込み終了後、プリチャージ信号ＰＣ、書き込みイネーブル信号ＷＥ、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬがローレベル“０”に、反転書き込みイネーブル信号ＷＥＢがハイレベル“１”に変化し、データ線ＤＬ、読み出しビット線はハイレベル“１”に、書き込みビット線はローレベルにプリチャージされる。

以上、センスアンプＳＡ１１の動作を詳述したが、センスアンプＳＡ１２については、図１７Ａ〜１７Ｄにおいてデータ線ＤＬの（ ）に示すように、読み出し時にはデータ線ＤＬを読み出しデータ線ＲＤＬに、書き込み時にはデータ線ＤＬを書き込みデータ線ＷＤＬに読み替えればよいのでその動作説明は省略する。

本実施例のセンスアンプはメモリセルとのデータ伝達を読み出し時には読み出しビット線の１本で、書き込み時には読み出しビット線及び書き込みビット線の２本のビット線で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータ及びその反転データを読み出しビット線及び書き込みビット線に伝達するそれぞれの書き込み手段と、読み出し及び書き込みビット線が有効でないときにそれぞれを高電位及び低電位にプリチャージする手段とから構成される高速動作可能なセンスアンプが得られる。

（実施例４）
本発明の実施例４はＳＲＡＭセル２に、メモリセル及び入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。図１８にセンスアンプＳＡ２１の回路構成図、図１９にセンスアンプＳＡ２２の回路構成図、図２０Ａ〜２０Ｄにその動作波形を示す。センスアンプＳＡ２１は入出力回路とのデータ転送をデータ線一本により、センスアンプＳＡ２２は入出力回路とのデータ転送を読み出しデータ線及び書き込みデータ線の二本により行う。

図１８のセンスアンプＳＡ２１は、メモリセルからの読み出しビット線ＲＢＬからのデータが入力されるインバータＩＶ１の出力ＢＬＢはＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のゲートに入力される。ＰＭＯＳトランジスタＰ１２はソースが電源電圧ＶＤＤに、ドレインが読み出しビット線ＲＢＬに接続され、オン時には読み出しビット線ＲＢＬをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。ＮＭＯＳトランジスタＮ１２はソースが接地電位ＧＮＤに、ドレインがデータ線ＤＬに接続された読み出しトランジスタである。

データ線ＤＬと読み出しビット線ＲＢＬとの間にはゲートに書き込みイネーブル信号ＷＥが入力される書き込み用ＮＭＯＳトランジスタＮ１３が接続される。またプリチャージ用のＰＭＯＳトランジスタＰ１３のソース、ドレイン、ゲートはそれぞれ電源電圧ＶＤＤ、読み出しビット線ＷＢＬ、プリチャージ信号ＰＣに接続される。

センスアンプＳＡ２１の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線ＲＢＬに読み出し、インバータＩＶ１と読み出しトランジスタＮ１２を経由してデータ線ＤＬに伝達する。書き込み時にはデータ線ＤＬからのデータを、トランジスタＮ１３を経由して読み出しビット線ＲＢＬに伝え、メモリセルに書き込む。レベル維持トランジスタＰ１２及びプリチャージトランジスタＰ１３はこれらの動作を補完する動作を行うものである。

図１９のセンスアンプＳＡ２２は、図１８のセンスアンプＳＡ２１におけるデータ線ＤＬが書き込みデータ線ＷＤＬと、読み出しデータ線ＲＤＬとに分離され構成される。書き込みデータ線ＷＤＬは書き込みトランジスタＮ１３に、読み出しデータ線ＲＤＬは読み出しトランジスタＮ１２にそれぞれ接続される。センスアンプＳＡ２１とＳＡ２２との違いは入出力回路の構成によるものでありセンスアンプとしての基本動作は同じである。入出力回路の構成が入出力兼用の場合にはＳＡ２１が使用され、入力回路と出力回路とに分離されている場合にはＳＡ２２が使用される。

図２０Ａ〜２０ＤはセンスアンプＳＡ２１における動作の一形態を示す動作波形を示す。本センスアンプＳＡ２１に適用できるメモリセルは限定されるものではないが、動作の一形態として第２実施例のメモリセルに適用した場合として説明する。

図２０Ａ“０”読み出し、図２０Ｂ“１”読み出しに関しては、読み出しサイクル中には書き込みワード線ＷＷＬ及び書き込みイネーブル信号ＷＥはローレベル“０”のままである。従ってセンスアンプＳＡ２１の動作は、プリチャージ信号ＰＣ，読み出しワード線ＲＷＬにより制御される。プリチャージ信号ＰＣがハイレベル“１”となり、トランジスタＰ１３はオフし、プリチャージ動作をやめる。読み出しワード線ＲＷＬがハイレベル“１”とされ、メモリセルと読み出しビット線ＲＢＬが導通し、メモリセルのデータ“０”または“１”が読み出しビット線ＲＢＬに読み出される。さらにインバータＩＶ１及び読み出しトランジスタＮ１２を経由してデータ線ＤＬに読み出される。

図２０Ｃ“０”書き込みの場合には、プリチャージ信号ＰＣ及び書き込みイネーブル信号ＷＥがハイレベル“１”に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージ動作を終了する。データ線ＤＬからのデータが書き込みトランジスタＮ１３を経由して読み出しビット線ＲＢＬに伝達される。

選択された読み出しワード線ＲＷＬと書き込みワード線ＷＷＬがハイレベル“１”になり、読み出しビット線ＲＢＬからのデータ“０”がメモリセルの記憶ノードＶ１に書き込まれるとともに、メモリセルの記憶ノードＶ２は負荷トランジスタＰ２とアクセストランジスタＮ４との電流パスにより中間レベルとなる。ここでワンショットパルスである書き込みワード線ＷＷＬが、ローレベル“０”に変化することでアクセストランジスタＮ４がオフし、負荷トランジスタＰ２がオン状態のため、記憶ノードＶ２にハイレベル“１”が書き込まれる。

書き込み終了後、プリチャージ信号ＰＣ、書き込みイネーブル信号ＷＥ及び読み出しワード線ＲＷＬがローレベル“０”に変化し、データ線ＤＬ、読み出しビット線はハイレベル“１”にプリチャージされる。

図２０Ｄ“１”書き込みの場合には、プリチャージ信号ＰＣ及び書き込みイネーブル信号ＷＥがハイレベル“１”に変化することで、プリチャージトランジスタＰ１３はオフし、読み出しビット線ＲＢＬへのプリチャージ動作を終了する。データ線ＤＬからのデータが書き込みトランジスタＮ１３を経由して読み出しビット線ＲＢＬに伝達される。

選択された読み出しワード線ＲＷＬと書き込みワード線ＷＷＬがハイレベル“１”になり、読み出しビット線ＲＢＬからのデータ“１”がメモリセルの記憶ノードＶ１に書き込まれるとともに、メモリセルの記憶ノードＶ２にローレベル“０”が書き込まれる。書き込みワード線ＷＷＬはローレベル“０”となる。書き込み終了後、プリチャージ信号ＰＣ、書き込みイネーブル信号ＷＥ及び読み出しワード線ＲＷＬがローレベル“０”に変化し、データ線ＤＬ、読み出しビット線はハイレベル“１”にプリチャージされる。

以上、センスアンプＳＡ２１の動作を詳述したが、センスアンプＳＡ２２については、図２０Ａ〜２０Ｄにおいてデータ線ＤＬの（ ）に示すように、読み出し時にはデータ線ＤＬを読み出しデータ線ＲＤＬに、書き込み時にはデータ線ＤＬを書き込みデータ線ＷＤＬに読み替えればよいのでその動作説明は省略する。

本実施例のセンスアンプはメモリセルとのデータ伝達を読み出しビット線の１本で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータを読み出しビット線に伝達する書き込みトランジスタと、読み出しビット線が有効でないときに高電位にプリチャージする手段とから構成されるセンスアンプが得られる。

（実施例５）
本発明の実施例５として読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬの信号を発生させるサブワードドライバー回路の構成及びサブワードデコーダ回路に使用される制御信号について説明する。図２１Ａ及び２１Ｂには、サブワードドライバーＳＷＤ１１とその書き込みワード線信号発生回路ＮＲ１２が示され、図２２Ａ及び２２Ｂには、サブワードドライバーＳＷＤ１２とその書き込みワード線信号発生回路ＮＲ１２−１が示され、図２３Ａ及び２３Ｂには、サブワードドライバーＳＷＤ２１とその書き込みワード線信号発生回路ＮＲ１２−２が示されている。

さらに図２４Ａ及び２４Ｂには、第１のソース電位発生回路ＳＬＣ１とその動作波形が示され、図２５Ａ及び２５Ｂには、第２のソース電位発生回路ＳＬＣ２とその動作波形が示されている。図２６Ａ及び２６Ｂには、反転書き込みブロック信号の第１の発生回路ＷＰＢＣ１とその動作波形が示され、図２６Ｃ及び２６Ｄには、第２の発生回路ＷＰＢＣ２とその動作波形が示されている。

ここで、図２１Ａを参照して、サブワードドライバーＳＷＤ１１について詳細に説明する。サブワードドライバーＳＷＤ１１は、ＮＯＲ回路ＮＲ１１及びＮＲ１２から構成され、ＮＯＲ回路ＮＲ１１には反転メーンワード線ＷＬＢと反転読み出しブロック信号ＲＰＢとが入力され、読み出しワード線ＲＷＬに読み出しワード線信号を出力する。ＮＯＲ回路ＮＲ１２には反転メーンワード線ＷＬＢと反転書き込みブロック信号ＷＰＢとが入力され、書き込みワード線ＷＷＬに書き込みワード線信号を出力する。

読み出し時には、反転メーンワード線ＷＬＢと反転読み出しブロック信号ＲＰＢがともにローレベル“０”となったサブワードドライバーが選択され読み出しワード線ＲＷＬをハイレベル“１”と活性化させる。書き込み時には反転メーンワード線ＷＬＢと反転読み出しブロック信号ＲＰＢと反転書き込みブロック信号ＷＰＢとがともにローレベル“０”となったサブワードドライバーが選択され読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬをともにハイレベル“１”と活性化させる。読み込みまたは書き込み時には、メーンワード信号とブロック信号とが入力されたメモリセルアレイの行が選択され、活性化され読み出しまたは書き込み動作が行われる。

次に、図２１Ｂを参照して、書き込みワード線ＷＷＬに書き込みワード線信号を発生させるＮＯＲ回路ＮＲ１２について詳細に説明する。ＰＭＯＳトランジスタＰ２２のソース、ドレイン、ゲートはそれぞれ電源電圧ＶＤＤ、トランジスタＰ２１のソース、反転書き込みブロック信号ＷＰＢに接続される。ＰＭＯＳトランジスタＰ２１のソース、ドレイン、ゲートはそれぞれＰＭＯＳトランジスタＰ２２のドレイン、トランジスタＮ２１のドレイン、反転メーンワード線ＷＬＢに接続される。ＮＭＯＳトランジスタＮ２１のソース、ドレイン、ゲートはそれぞれ接地電位ＧＮＤ、トランジスタＰ２１のドレイン、反転メーンワード線ＷＬＢに接続される。ＮＭＯＳトランジスタＮ２２のソース、ドレイン、ゲートはそれぞれ接地電位ＧＮＤ、トランジスタＰ２１のドレイン、反転書き込みブロック信号ＷＰＢに接続される。

これらの回路構成において、ＰＭＯＳトランジスタＰ２１のソースとＮＭＯＳトランジスタＮ２１及びＮ２２のソースから、書き込みワード線ＷＷＬは出力される。反転メーンワード線ＷＬＢ及び反転書き込みブロック信号ＷＰＢがともにローレベル“０”とすればＰＭＯＳトランジスタＰ２１及びＰ２２はオン、ＮＭＯＳトランジスタＮ２１及びＮ２２はオフ状態であり、ＮＯＲ回路ＮＲ１２の出力である書き込みワード線ＷＷＬはハイレベル”１”として電源電圧ＶＤＤを出力する。この書き込みワード線ＷＷＬに接続されたメモリセルが選択される。反転メーンワード線ＷＬＢ及び反転書き込みブロック信号ＷＰＢのいずれかがハイレベル“１”であれば、書き込みワード線ＷＷＬはローレベル”０”として接地電位ＧＮＤを出力する。

図２１Ａ及び２１Ｂ、図２２Ａ及び２２Ｂ、図２３Ａ及び２３Ｂを比較すると、サブワードドライバーＳＷＤ１１、ＳＷＤ１２、ＳＷＤ２１において、書き込みワード線ＷＷＬに書き込みワード線信号を発生させるＮＯＲ回路を構成するトランジスタ（Ｐ２１、Ｐ２２、Ｎ２１、Ｎ２２）、及び、接続される高電位電源（電源電圧ＶＤＤ）は、同じであるが、接続される低電位電源（ＧＮＤ、ＶＳ２、ＳＬ）が異なる。図２１Ａ及び２１ＢのサブワードドライバーＳＷＤ１１のＮＯＲ回路ＮＲ１２は、接地電位ＧＮＤを出力する低電位電源に接続されている。図２２Ａ及び２２ＢのサブワードドライバーＳＷＤ１２のＮＯＲ回路ＮＲ１２−１は、接地電位ＧＮＤより０．１〜０．２Ｖ高い電源電圧を出力する低電位電源ＶＳ２に接続されている。図２３Ａ及び２３ＢのサブワードドライバーＳＷＤ２１のＮＯＲ回路ＮＲ１２−２は、電源電圧が可変である低電位電源ＳＬに接続されている。

図２２Ｂにおいて、ＮＯＲ回路ＮＲ１２−１はハイレベル“１”として電源電圧ＶＤＤ、ローレベル”０”として低電位電源ＶＳ２を出力する。他の構成、動作は図２１Ａ及び２１Ｂと同じでありその説明は省略する。

図２３Ｂにおいて、ＮＯＲ回路ＮＲ１２−２の低電位電源ＳＬは、書き込み時に出力電圧（ソース電位）を接地電位ＧＮＤから負電位ＶＳ１に変化させる（図２４Ａ・２４Ｂ）。または、低電位電源ＳＬは、書き込み時に出力電圧（ソース電位）を正電位ＶＳ２から接地電位ＧＮＤに変化させる（図２５・２５Ｂ）。

図２４Ａ及び２４Ｂ、図２５Ａ及び２５Ｂに示されたソース電位発生回路（低電位電源電圧発生回路）は、書き込み時にサブワードドライバー回路により選択されたブロック内の１つの選択されたワード線はハイレベル“１”となるが、選択されたブロックのローレベル”０”をさらに低電位とするものである。これらの出力ローレベル”０“をＳＲＡＭセルのアクセストランジスタＮ４（図７）のゲートに印加することでアクセストランジスタＮ４のリーク電流を減らし、誤書き込みを防止することができる。

図２４Ａに示した第１のソース電位発生回路ＳＬＣ１は、図２４Ｂに示すように、ローレベル“０”として、通常は、接地電位ＧＮＤを、書き込み時には、選択されたブロックに対してはローレベル“０”としてさらに負電位ＶＳ１に低下させるものである。

ソース電位発生回路ＳＬＣ１は、反転書き込みブロック信号ＷＰＢと反転書き込みイネーブル信号ＷＥＢを入力されるＮＯＲ回路ＮＲ２１と、ＮＯＲ回路ＮＲ２１の出力を入力されるインバータ回路ＩＶ２１と、トランジスタＮ２３と、トランジスタＮ２４とで構成される。トランジスタＮ２３のドレイン、ソース、ゲートはそれぞれ低電位電源ＳＬ（図２３Ｂ）、負電位ＶＳ１、ＮＯＲ回路ＮＲ２１の出力に接続される。トランジスタＮ２４のドレイン、ソース、ゲートはそれぞれ低電位電源ＳＬ（図２３Ｂ）、接地電位ＧＮＤ、インバータ回路ＩＶ２１の出力に接続される。

反転書き込みブロック信号ＷＰＢまたは反転書き込みイネーブル信号ＷＥＢがハイレベル“１”の場合は、ＮＯＲ回路ＮＲ２１はローレベルとなることで、トランジスタ２４がオン、トランジスタ２３がオフとなり、ソース電位発生回路ＳＬＣ１は接地電位ＧＮＤを出力する。反転書き込みブロック信号ＷＰＢ及び反転書き込みイネーブル信号ＷＥＢがローレベル“０”の場合は、ＮＯＲ回路ＮＲ２１はハイレベル“１”を出力し、トランジスタ２４がオフ、トランジスタ２３がオンとなり、ソース電位発生回路ＳＬＣ１は負電位ＶＳ１を出力する。

ソース電位発生回路ＳＬＣ１は、メモリセルがアクセスされていない場合には、低電位電源ＳＬとして、接地電位ＧＮＤを出力する。ここで該当ブロックが選択され、反転書き込みイネーブル信号ＷＥＢ、反転書き込みブロック信号ＷＰＢがともにローレベル“０”に変化する。これは書き込みサイクル時に、同一ブロック内の１つのワード線が選択されたことになる。このとき選択されたブロックに対する書き込みワード線の低電位電源として負電位ＶＳ１が出力される。選択されたブロックの選択された書き込みワード線には、ハイレベル“１”が、選択されたブロックの非選択書き込みワード線にはローレベル“０”として負電位ＶＳ１が出力されることになる。

図２５Ａに示した第２のソース電位発生回路ＳＬＣ２は、図２５Ｂに示すように、ローレベル“０”として、通常は、正電位ＶＳ２を、書き込み時には、選択されたブロックに対しては接地電位ＧＮＤに低下させるものである。

ソース電位発生回路ＳＬＣ２はソース電位発生回路ＳＬＣ１と異なる点は、トランジスタＮ２３とトランジスタＮ２４のソースの接続が異なる。トランジスタＮ２３のソースは接地電位ＧＮＤに接続され、トランジスタＮ２４のソースは低電位電源ＶＳ２接続される。他の要件は同じである。従ってソース電位発生回路ＳＬＣ２は、反転書き込みブロック信号ＷＰＢ及び反転書き込みイネーブル信号ＷＥＢがともにローレベル“０”の場合には低電位電源ＳＬとして接地電位ＧＮＤを出力し、その他の入力レベルの場合には低電源電圧ＶＳ２を出力する。

上記したソース電位発生回路（低電位電源電圧発生回路）ＳＬＣ１及びＳＬＣ２により、書き込み時に、選択されたブロックに対して書き込みワード線ＷＷＬのローレベル“０”を通常レベルよりも低い電圧値のローレベル“０”とすることができる。このソース電位発生回路を用いたサブワードドライバーを使用することにより、メモリセルへの誤書き込みを防止できる。

次に、図２６Ａ〜２６Ｄを参照して、反転書き込みブロック信号ＷＰＢの発生回路について詳細に説明する。

図２６Ａにおいて、第１の反転書き込みブロック信号発生回路ＷＰＢＣ１は、反転書き込みブロック信号ＷＰＢを発生するものである。ＷＰＢＣ１は、書き込みサイクルにおいては、選択されたブロックに対して、ローレベルの反転書き込みブロック信号ＷＰＢを発生させる回路である。反転読み出しブロック信号ＲＰＢの反転信号と書き込みイネーブル信号ＷＥとを入力としたＮＡＮＤ回路から構成される。図２６Ｂに示すように反転読み出しブロック信号ＲＰＢがローレベル“０”、書き込みイネーブル信号ＷＥがハイレベル“１”の時に反転書き込みブロック信号ＷＰＢはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。

図２６Ｃにおいて、第２の反転書き込みブロック信号発生回路ＷＰＢＣ２は、書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号ＷＰＢを発生させる回路である。図２６ＡのＷＰＢＣ１に比較してＮＡＮＤ回路にさらに書き込みイネーブル信号を遅延させた遅延書き込みイネーブル信号ＷＥ２の反転信号が入力される。遅延書き込みイネーブル信号は書き込みイネーブル信号ＷＥを所望のワンショットパルス幅に相当する時間遅延させた信号である。図２６Ｄに示すように反転読み出しブロック信号ＲＰＢがローレベル“０”、書き込みイネーブル信号ＷＥがハイレベル“１”、遅延書き込みイネーブル信号ＷＥ２がローレベル“０”の時に反転書き込みブロック信号ＷＰＢはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。従ってローレベルの期間は書き込みイネーブル信号ＷＥと遅延書き込みイネーブル信号ＷＥ２との遅延時間のみのワンショットパルスとなる。

図２６Ａ及び２６Ｃの反転書き込みブロック発生回路により、書き込みイネーブル信号と反転読み出しブロック信号により選択されたブロックに対する反転書き込みブロック信号が得られる。さらに、遅延された書き込みイネーブル信号を入力することでワンショットパルスの反転書き込みブロック信号が得られる。

（実施例６）
本発明の実施例６として、第１実施例のＳＲＡＭセル１にこれらのセンスアンプ、サブワードドライバーを組み合わせた半導体記憶装置の一形態を図２７〜図３３Ｄを使って説明する。しかし、これらのＳＲＡＭセル、センスアンプ、サブワードドライバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わせ適用できることは勿論である。

図２７に半導体記憶装置のメーン構成を示す。（ｍワード）ｘ（ｎビット）構成のメモリブロック１をＭ行、Ｎ列配置されたメモリアレイの周辺にメーンワードドライバー２、Ｙデコーダ・データ入出力部３及び制御回路４とから構成される。

図２８に図２７のメモリブロック１の構成例を示す。メモリブロック１は（ｍワード）ｘ（ｎビット）構成のメモリセルアレイ１１の周辺にサブワードドライバー１２、センスアンプ１３、制御部１４で構成される。サブワードドライバー１２は入力されるメーンワードドライバー２からの反転メーンワード線ＷＬＢと、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢとによりメモリセルアレイ１１の１本のワード線を選択する。センスアンプ１３は読み出し時にはメモリセルアレイ１１に接続されたビット線の信号を増幅しＹデコーダ・データ入出力部３のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部１４はプリチャージ信号ＰＣ，書き込みイネーブル信号ＷＥ、反転書き込みイネーブル信号ＷＥＢ、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢの配線部あるいはこれらの制御信号の増幅回路が配置される。また、制御部１４に、反転書き込みブロック信号発生回路ＷＰＢＣ１を配置して内部で反転書き込みブロック信号ＷＰＢを発生させることで、Ｙデコーダ・データ入出力部３から出力され、制御部１４に入力される書き込みブロック信号ＷＰＢを省略することが可能である。

図２９は図２７のメモリブロック１の他の構成例を示すものであり、制御部１４にサブワードドライバーの低電位電源ＳＬの発生回路ＳＬＣが配置されている例である。その他の構成は図２８と同様である。図２８は動作サイクルがリテンション時間よりも短く誤書き込みが発生しない場合であり、サブワードドライバーのローレベル“０”は一定レベルの接地電位ＧＮＤまたは低電位電源ＶＳ２が印加される。図２９は動作サイクルがリテンション時間よりも長く誤書き込みが発生する虞がある場合であり、サブワードドライバーのローレベル“０”は書き込み時には、選択ブロック内の非選択のワード線電位をさらに低い電圧に変える必要があるためソース電位発生回路が使用される。

ここで、ＳＲＡＭセル１のアクセストランジスタＮ４を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルが接地電位においてもＳＲＡＭセル１の記憶ノードＶ２のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合を考える。この場合は、図２８の構成においてメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ１１、センスアンプＳＡ１１又はＳＡ１２を組み合わせた半導体記憶装置が得られる。

図３０Ａ〜３０Ｄには、上記したようにメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ１１、センスアンプＳＡ１１又はＳＡ１２を組み合わせた半導体記憶装置の（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”の書き込みの動作波形を示す。ここでセンスアンプＳＡ１１はデータ線ＤＬのみであり、センスアンプＳＡ１２は読み出しデータ線ＲＤＬと、書き込みデータ線ＷＤＬとに分離されているため、センスアンプＳＡ１２の場合にはデータ線ＤＬを読み出し時にはＲＤＬ、書き込み時にはＷＤＬと読み替えればよい。

図３０Ａ及び３０Ｂには“０”、“１”の読み出し動作波形を示す。プリチャージ信号ＰＣがハイレベルとなりプリチャージ動作が終わる。読み出しワード線ＲＷＬがハイレベルになり、アクセストランジスタＮ３が導通し、メモリセルの記憶ノードＶ１の記憶データ“０”または“１”が読み出しビット線ＲＢＬに読み出され、センスアンプで増幅されてデータ線に伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプＳＡ１１及びＳＡ１２の動作と同じである（図１７Ａ〜１７Ｄと同じ）。

図３０Ｃ及び３０Ｄには“０”、“１”の書き込み動作波形を示す。ここではワード線が選択された選択セル（Selected cell）と、選択されなかった非選択セル（Non ｓelected cell）の両方を記載している。動作波形としては、センスアンプＳＡ１１及びＳＡ１２の動作と同じ、図１７Ａ〜１７Ｄと同じであるためその説明を省略する。

次に、ＳＲＡＭセル１のアクセストランジスタＮ４を通常の閾値電圧トランジスタとし、サブワードドライバーからのローレベルが低電位電源としてもＳＲＡＭセル１の記憶ノードＶ２のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合である。この場合は、図２８の構成においてメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ１２、センスアンプＳＡ１１又はＳＡ１２を組み合わせた半導体記憶装置が得られる。

図３１Ａ〜３１Ｄには、メモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ１２、センスアンプＳＡ１１又はＳＡ１２を組み合わせた半導体記憶装置の（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”の書き込みの動作波形を示す。図３０Ａ〜３０Ｄにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブワードドライバーＳＷＤ１１がＳＷＤ１２に変更されてのみである。このためサブワードドライバーＳＷＤ１２からの書き込みワード線ＷＷＬのローレベルが低電位電源ＶＳ２に変更されるだけで、他の動作波形は同一であるため、動作波形の説明は省略する。

次に、ＳＲＡＭセル１のアクセストランジスタＮ４を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルを接地電位ＧＮＤの場合にはＳＲＡＭセル１の記憶ノードＶ２のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合を考える。この場合は、図２９の構成においてメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ２１、センスアンプＳＡ１１又はＳＡ１２、ソース電位発生回路ＳＬＣ１を組み合わせた半導体記憶装置が得られる。

図３２Ａ〜３２Ｄには、上記したようにメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ２１、センスアンプＳＡ１１又はＳＡ１２、ソース電位発生回路ＳＬＣ１を組み合わせた半導体記憶装置における（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”の書き込みの動作波形を示す。図３０Ａ〜３０Ｄにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブワードドライバーＳＷＤ１１がＳＷＤ２１に変更されている。このためサブワードドライバーＳＷＤ２１からの書き込みワード線ＷＷＬのローレベルが、非選択セルに対して書き込みサイクル時のみに接地電位ＧＮＤから負電位ＶＳ１に低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。

次に構成要素の組み合わせとして、ＳＲＡＭセル１のアクセストランジスタＮ４を通常の閾値電圧トランジスタとし、サブワードドライバーからのローレベルが低電位電源とした。このとき、ＳＲＡＭセル１の記憶ノードＶ２のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合である。この場合は、図２９の構成においてメモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ２１、センスアンプＳＡ１１又はＳＡ１２、ソース電位発生回路ＳＬＣ２を組み合わせた半導体記憶装置が得られる。

図３３Ａ〜３３Ｄには、メモリセルとしてはＳＲＡＭセル１、サブワードドライバーＳＷＤ２１、センスアンプＳＡ１１又はＳＡ１２、ソース電位発生回路ＳＬＣ２を組み合わせた半導体記憶装置の（ａ）“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”の書き込みの動作波形を示す。図３１Ａ〜３１Ｄにおける動作波形が得られる半導体記憶装置の構成要素との違いはソース電位発生回路ＳＬＣ１がソース電位発生回路ＳＬＣ２に変更されている。このためサブワードドライバーＳＷＤ２１からの書き込みワード線ＷＷＬのローレベルが、非選択セルに対して書き込みサイクル時のみに低電位電源ＶＳ２から接地電位ＧＮＤに低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。

本実施例においては、メモリセル１とセンスアンプ、サブワードドライバー回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壊、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。

（実施例７）
本発明の実施例７として、第２実施例のＳＲＡＭセル２にこれらのセンスアンプ、サブワードドライバーを組み合わせた半導体記憶装置の一形態として図３４〜図３７Ｄを使って説明する。しかし、ＳＲＡＭセル２に、これらのセンスアンプ、サブワードドライバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わせ適用できることは勿論である。ＳＲＡＭセル２に対する書き込みワード線ＷＷＬは書き込みサイクルの初期のみ活性化されるワンショットパルスであり、反転書き込みブロック信号ＷＰＢの発生回路はＷＰＢＣ２が用いられる。

本半導体記憶装置の全体構成は図２７と同一であり、図３４に図２７のメモリブロック１の具体例を示す。メモリブロック１は（ｍワード）ｘ（ｎビット）構成のメモリセルアレイ２１の周辺にサブワードドライバー２２、センスアンプ２３、制御部２４で構成される。サブワードドライバー２２は入力されるメーンワードドライバー２からの反転メーンワード線ＷＬＢと、反転読み出しブロック信号ＲＰＢ及び反転書き込みブロック信号ＷＰＢとによりメモリセルアレイ２１の１本のワード線を選択する。センスアンプ２３は読み出し時にはメモリセルアレイ２１に接続されたビット線の信号を増幅しＹデコーダ・データ入出力部３のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部２４は制御信号の配線部あるいは制御信号の増幅回路が配置される。

図３５は、図２７のメモリブロック１のほかの具体例を示すものであり、制御部２４に反転書き込みブロック信号発生回路ＷＰＢＣ２が配置されている。制御部２４において反転書き込みブロック信号ＷＰＢを生成するために生成回路のドライブ能力は小さくでき、反転書き込みブロック信号ＷＰＢの遅延時間を小さくできる。反転書き込みブロック信号発生回路ＷＰＢＣ２は書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号ＷＰＢを発生させる回路である。書き込みイネーブル信号ＷＥ、遅延書き込みイネーブル信号ＷＥ２、反転読み出しブロック信号ＲＰＢを入力とし、反転書き込みブロック信号ＷＰＢが生成される。

ＳＲＡＭセル２では、アクセストランジスタＮ４のソース端子が常に接地電位ＧＮＤに接続されており、書き込み時の非選択セルへの誤書き込みが発生しないため、ＳＲＡＭセル１のためのソース電位発生回路を必要としない。サブワードドライバーのローレベル“０”は一定レベルの接地電位ＧＮＤまたは低電位電源ＶＳ２が印加される。

図３６Ａ〜３６Ｄに、ＳＲＡＭセル２のアクセストランジスタＮ４を低閾値電圧トランジスタとし、ローレベルとして接地電位ＧＮＤを出力するサブワードドライバーＳＷＤ１１、センスアンプとしてＳＡ２１又はＳＡ２２を組み合わせた半導体記憶装置の動作波形を示す。図３６Ａ“０”読み出し、（ｂ）“１”読み出し、（ｃ）“０”書き込み、（ｄ）“１”書き込みを示す。

図３６Ａ及び３６Ｂには“０”、“１”の読み出し動作波形を示す。プリチャージ信号ＰＣがハイレベルとなりプリチャージ動作が終わる。読み出しワード線ＲＷＬがハイレベルになり、アクセストランジスタＮ３が導通し、メモリセルの記憶ノードＶ１の記憶データ“０”または“１”が読み出しビット線ＲＢＬに読み出され、センスアンプで増幅されてデータ線ＤＬ（又は読み出しデータ線ＲＤＬ）に伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプＳＡ１１及びＳＡ１２の動作と同じである（図１７Ａ〜１７Ｄと同じ）。

図３６Ｃの“０”書き込み時には、プリチャージ信号ＰＣ、書き込みイネーブル信号ＷＥがハイレベルとされ、プリチャージ動作が停止される。読み出しワード線ＲＷＬと書き込みワード線がハイレベルとなり、データ線ＤＬ（又は書き込みデータ線ＷＤＬ）からのデータ“０”が記憶ノードＶ１に書き込まれ、記憶ノードＶ２は負荷トランジスタＰ２とアクセストランジスタＮ４の導通により、中間点となる。書き込みワード線ＷＷＬのワンショットパルスがローレベルに変わり、記憶ノードＶ２には負荷トランジスタＰ２によりハイレベル“１”が書き込まれる。読み出しワード線ＲＷＬ、書き込みイネーブル信号ＷＥ、プリチャージ信号ＰＣがローレベルとなり書き込みサイクルが終了する。

図３６Ｄの“１”書き込み時には、プリチャージ信号ＰＣ、書き込みイネーブル信号ＷＥがハイレベルとされ、プリチャージ動作が停止される。読み出しワード線ＲＷＬと書き込みワード線がハイレベルとなり、データ線ＤＬ（又は書き込みデータ線ＷＤＬ）からのデータ“１”が記憶ノードＶ１に書き込まれ、記憶ノードＶ２はアクセストランジスタＮ４の導通により、“０”が書き込まれる。書き込みワード線ＷＷＬのワンショットパルスがローレベルに変わり、読み出しワード線ＲＷＬ、書き込みイネーブル信号ＷＥ、プリチャージ信号ＰＣがローレベルとなり書き込みサイクルが終了する。

図３７Ａ〜３７Ｄに、ＳＲＡＭセル２のアクセストランジスタＮ４を通常閾値電圧トランジスタとし、ローレベルとして低電位電源ＶＳ２を出力するサブワードドライバーＳＷＤ１２、センスアンプとしてＳＡ２１又はＳＡ２２を組み合わせた半導体記憶装置の動作波形を示す。図３７Ａ“０”読み出し、図３７Ｂ“１”読み出し、図３７Ｃ“０”書き込み、図３７Ｄ“１”書き込みを示す。

図３７Ａ〜３７Ｄにおいては書き込みワード線ＷＷＬのローレベル“０”が低電位電源ＶＳ２となる点が図３６Ａ〜３６Ｄと異なるのみであり、他の動作は同一である。その動作説明は省略する。

本実施例においては、メモリセル１とセンスアンプ、サブワードドライバー回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壊、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。

以上本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＳＡ１１ センスアンプ
ＳＡ１２ センスアンプ
ＳＡ２１ センスアンプ
ＳＡ２２ センスアンプ

Claims (3)

1. センスアンプを有する半導体記憶装置において、
   前記センスアンプは、
   メモリセルとのデータ伝達を行う読み出しビット線及び書き込みビット線と、
   入出力回路とのデータ伝達を行うデータ線と、
   前記読み出しビット線を入力とするインバータ回路と、
   該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、
   書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第１のデータ書き込み手段と、
   反転書き込みイネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第２のデータ書き込み手段と、
   を備えたことを特徴とする半導体記憶装置。
2. 前記センスアンプは読み出しビット線をプリチャージするプリチャージ手段と、前記インバータ回路の出力を入力とし、該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記データ線は前記読み出し手段に接続された読み出しデータ線と、前記第１及び第２のデータ書き込み手段に接続された書き込みデータ線から構成されたことを特徴とする請求項１に記載の半導体記憶装置。

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