KR960036031A

KR960036031A - 외부전원전압의 변동이나 환경온도의 변화에 대한 출력전압의 변동을 억제할 수 있는 기판전위발생회로

Info

Publication number: KR960036031A
Application number: KR1019960008235A
Authority: KR
Inventors: 야스히꼬 즈끼까와; 쯔까사 오오이시
Original assignee: 기따오까 다까시; 미쯔비시덴끼 가부시끼가이샤
Priority date: 1995-03-31
Filing date: 1996-03-26
Publication date: 1996-10-28
Also published as: KR100218078B1; TW357475B; JPH08272467A; US6005434A

Abstract

반도체 메모리등의 집적회로장치에 필요한 기판바이어스전위를 소정 전압범위내로 제어하는 회로의 구성에 관한 것으로, 전원전압이나 외부 환경온도에 영향을 받지 않고 안정하게 기판전위를 공급할 수 있도록 하기 위해, 기판전위발생회로는 제1 기판전위레벨검출호로, 발진회로, 차지펌프회로를 구비하고 제1 기판레벨검출회로는 기판전위와 제1 소정전위의 비교결과에 따라서 제1 제어신호를 출력하고, 제1 기판 전위레벨검출회로는 제1 제어신호를 출력하는 제1 출력노드, 기판전위와 결합하는 제1 입력노드, 전류미러회로를 이루는 적어도 한쌍의 MOSFET를 갖고 출력이 제1 출력노드에 접속되는 제1 정전류발생회로 및 드레인 제1 출력노드에 접속되어 게이트가 기준전위와 결합하고 소오스가 제1 입력노드에 접속되는 제1 도전형의 제1 MOSFET를 포함하는 구성으로 하였다.

상기한 구성으로 하는 것에 의해, 외부동작조건의 변동에 거의 영향을 받지 않고 안정한 기판전위의 제어를 할 수 있게 된다.

Description

외부전원전압의 변동이나 환경온도의 변화에 대한 출력전압의 변동을 억제할 수 있는 기판전위발생회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1 실시예의 구성을 도시한 개략적인 블럭도.

Claims

반도체기판에 소정의 기판전위를 공급하는 기판전위발생회로로서, 상기 기판전위와 제1 소정전위의 비교결과에 따라서 제1 제어신호를 출력하는 제1 기판전위레벨검출수단, 상기 제1 제어신호에 따라서 활성상태 또는 비활성상태를 스위칭하는 발진수단 및 상기 발진수단의 출력을 받고 상기 기판전위를 출력하는 차지펌프 수단을 포함하며, 상기 제1 기판전위레벨검출수단은 상기 제1 제어신호를 출력하는 제1 출력노드, 상기 기판전위에 결합된 제1 입력노드, 전류미러회를 이루는 적어도 한쌍의 MOSFET를 갖고, 그 출력이 상기 제1 출력노드에 접속되는 제1 정전류발생수단 및 드레인이 상기 제1 출력노드에 접속되고 게이트가 상기 기준전위와 결합되고 또한 소오스가 상기 제1 입력노드에 접속되는 제1 도전형의 제1 MOSFET를 포함하는 기판전위발생회로.
반도체기판에 소정의 기판전위를 공급하는 기판전위발생회로로서, 상기 기판전위와 제1 소정전위의 비교결과에 따라서 제1 제어신호를 출력하는 제1 기판전위레벨검출수단, 상기 제1 제어신호에 따라서 활성상태 또는 비활성상태를 스위칭하는 발진수단 및 상기 발진수단의 출력을 받고 상기 기판전위를 출력하는 차지펌프 수단을 포함하며, 상기 제1기판전위레벨검출수단은 상기 제1 제어신호를 출력하는 제1 출력노드, 상기 기판전위에 결합된 제1 입력노드, 전류미러회로를 이루는 적어도 한쌍의 MOSFET를 갖고, 그 출력이 상기 제1 출력노드에 접속되는 제1 정전류발생수단, 드레인이 상기 제1 출력노드에 접속되고 게이트가 기준전위와 결합되고 또한 소오스가 상기 제1 입력노드에 접속되는 제1 도전형의 제1 MOSFET 및 상기 제1 도전형의 제1 MOSFET의 소오스와 상기 제1 입력노드 상기에 직렬로 접속되고 적어도 1개의 다이오드 접속된 제1 도전형의 MOSFET를 포함하며, 상기 제1 도전형의 제1 MOSFET의 스레쉬홀드값 및 상기 적어도 1개의 제1 도전형의 MOSFET의 스레쉬홀값의 합이 상기 제1 소정전위와 대응하는 기판전위발생회로.
제1항에 있어서, 상기 제1 정전류발생수단은 제1 전원전위를 공급하는 제1 전원, 제2 전원전위를 공급하는 제2 전원 및 게이트전위제어회로를 갖고, 상기 게이트전위제어회로는 제1~제4 입출력노드르 갖고 상기 제1 및 상기 제2 입력노드가 상기 제1 전원에 접속되고 상기 제1 및 상기 제3 입출력노드 사이를 흐르는 제1전류와 상기 제2 및 상기 제4 입출력노드 사이를 흐르는 제2 전류를 동일하게 유지하는 정전류회로, 소오스가 상기 제2 전원에, 드레인이 상기 제3 입출력노드에 각각 접속되고 또한 게이트가 상기 드레인에 접속되는 제2 도전형의 제2 MOSFET. 드레인이 상기 제4 입출력노드에 접속되고, 상기 제2 도전형의 제2 MOSFET보다 (게이트폭)/(게이트길이)의 비의 값이 큰 제2 도전형의 제3 MOSFET. 상기 제2 도전형의 제2 및 제3 MOSFET의 게이트가 서로 공통으로 접속되는 제1 내부노드 및 상기 제2 도전형의 제3 MOSFET의 소오스와 상기 제2 전원 사이에 접속되는 저항체를 포함하며, 상기 기판전위발생회로는 드레인이 상기 제1 출력노드에, 소오스가 상기 제2전원에, 게이트가 상기 제1 내부노드에 각각 접속되는 제2 도전형의 제4 MOSFET를 또 갖는 기판전위발생회로.
제2항에 있어서, 상기 제1 정전류발생수단은 제1 전원전위를 공급하는 제1 전원, 제2 전원전위를 공급하는 제2 전원 및 게이트전위제어회로를 갖고, 상기 게이트전위제어회로는 제1~제4 입출력노드를 갖고 상기 제1 및 상기 제2 입출력노드가 상기 제1 전원에 접속되고 상기 제1 및 상기 제3 입출력노드 사이를 흐르는 제1 전류와 상기 제2 및 상기 제4 입출력노드 사이를 흐르는 제2 전류를 동일하게 유지하는 정전류회로, 소오스가 상기 제2 전류에, 드레인이 상기 제3 입출력노드에 각각 접속되고 또한 게이트가상기 드레인에 접속되는 제2 도전형의 제2 MOSFET. 드레인이 상기 제4 입출력노드에 접속되고, 상기 제2 도전형의 제2 MOSFET보다 (게이트폭)/(게이트길이)의 비의 값이 큰 제2 도전형의 제3 MOSFET. 상기 제2 도전형의 제2 및 제3 MOSFET의 게이트가 서로 공통으로 접속되는 제1 내부노드 및 상기 제2 도전형의 제3 MOSFET의 소오스와 상기 제2 전원 사이에 접속되는 저항체를 포함하며, 상기 기판전위발생회로는 드레인이 상기 제1 출력노드에, 소오스가 상기 제2전원에, 게이트가 상기 제1 내부노드에 각각 접속되는 제2 도전형의 제4 MOSFET를 또 갖는 기판전위발생회로.
제3항에 있어서, 상기정전류회로는 상기 제1 도전형의 한쌍의 MOSFET로 이루어지는 전류미러회로인 기판전위발생회로.
제4항에 있어서, 상기 정전류회로는 상기 제1 도전형의 한쌍의 MOSFET로 이루어지는 전류미러 회로인 기판전위발생회로.
제1항에 있어서, 상기 정전류발생수단은 제1 전원전위를 공급하는 제1 전원, 제2 전원전위를 공급하는 제2 전원 및 게이트전위제어회로를 또 갖고, 상기 게이트전위제어회로는 각각의 소오스가 상기 제1 전원에 접속되어 전류미러회로를 이루는 제1 도전형의 제5 및 제6 MOSFET의 쌍, 상기 제1 도전형의 제5 및 제6 MOSFET의 게이트가 공통으로 접속되는 제2 내부노드, 소오스가 상기 제2 전원에, 드레인이 상기 제1 도전형의 제5 MOSFET의 드레인에 각각 접속되고 또한 게이트가 상기 드레인에 접속되는 제2 도전형의 제2 MOSFET, 게이트가 상기 제2 도전형의 제2 MOSFET의 게이트에, 드레인이 상기 제1 도전형의 제6 MOSFET의 드레인에 각각 접속되고, 상기 제2 도전형의 제2 MOSFET보다 (게이트폭)/(게이트길이)의 비의 값이 큰 제2 도전형의 제3 MOSFET 및 상기 제2 도전형의 제3 MOSFET의 소오스와 상기 제2 전원 사이에 접속되는 저항체를 포함하며, 상기 기판전위발생회로는 각각의 소오스가 상기 제1 전원에, 각각의 게이트가 상기 제2 내부노드에 각각 접속되는 제1 도전형의 MOSFET의조, 상기 제1 도전형의 MOSFET의 조에 속하는 각각의 MOSFET의 드레인과 제3 내부노드와의 접속을 개별적이고 또한 불휘발적으로 설정하는 제1 접속설정수단, 소오스가 상기 제2 전원에, 드레인이 상기 제3 내부노드에 각각 접속도고 또한 게이트가 상기 드레인에 접속되는 제2 도전형의 제7 MOSFET. 각각의 소오스가 상기 제2 전원에, 각각의 게이트가 상기 제2 도전형의 제7 MOSFET의 게이트에 각각 접속되는 제2 도전형의 MOSFET의 조, 상기 제2 도전형의 MOSFET의 조에 속하는 각각의 MOSFET의 드레인과 제3 내부노드와의 접속을 개별적이고 또한 불휘발적으로 설정하는 제2 접속설정수단, 드레인이 상기 제1 출력노드에, 소오스가 상기 제2 전원에 각각 접속되고 또한 각가의 게이트가 상기 제2 도전형의 MOSFET의 조의 각각의 게이트에 각각 접속되는 제2 도전형의 제4 MOSFET를 또 구비하는 기판전위발생회로.
제2항에 있어서, 상기 정전류발생수단은 제1 전원전위를 공급하는 제1 전원, 제2 전원전위를 공급하는 제2 전원 및 게이트전위제어회로를 또 갖고, 상기 게이트전위제어회로는 각각의 소오스가 상기 제1전원에 접속되어 전류미러회로를 이루는 제1 도전형의 제5 및 제6 MOSFET의 쌍, 상기 제1 도전형의 제5 및 제6 MOSFET의 게이트가 공통으로 접속되는 제2 내부노드, 소오스가 상기 제2 전원에, 드레인이 상기 제1 도전형의 제5 MOSFET의 드레인에 각각 접속되고 또한 게이트가 상기 드레인에 접속되는 제2 도전형의 제2 MOSFET, 게이트가 상기 제2 도전형의 제2 MOSFET의 게이트에, 드레인이 상기 제1 도전형의 제6 MOSFET의 드레인에 각각 접속되고, 상기 제2 도전형의 제2 MOSFET보다(게이트폭)/(게이트길이)의 비의 값이 큰 제2 도전형의 제3 MOSFET 및 상기 제2 도전형의 제3 MOSFET의 소오스와 상기 제2 전원 사이에 접속되는 저항체를 포함하며, 상기 기판전위발생회로는 각각의 소오스가 상기 제1 전원에, 각각의 게이트가 상기 제2 내부노드에 각각 접속되는 제1 도전형의 MOSFET의 조, 상기 제1 도전형의 MOSFET의 조에 속하는 각각의 MOSFET의 드레인과 제3 내부노드와의 접속을 개별적이고 또한 불휘발적으로 설정하는 제1 접속설정수단, 소오스가 상기 제2 전원에, 드레인이 상기 제3 내부노드에 각각 접속되고 또한 게이트가 상기 드레인에 접속되는 제2 도전형의 제7 MOSFET. 각각의 소오스가 상기 제2 전원에, 각각의 게이트가 상기 제2 도전형의 제7 MOSFET의 게이트에 각각 접속되는 제2 도전형의 MOSFET의 조, 상기 제2 도전형의 MOSFET의 조에 속하는 각각의 MOSFET의 드레인과 제3 내부노드와의 접속을 개별적이고 또한 불휘발적으로 설정하는 제2 접속설정 수단, 드레인이 상기 제1 출력노드에, 소오스가 상기 제2 전원에, 게이트가 상기 제2 도전형의 MOSFET의 조의 각각의 게이트에 각각 접속되는 제2 도전형의 제4 MOSFET를 또 구비하는 기판전위발생회로.
제7항에 있어서, 상기 제1 및 제2 접속설정수단은 외부신호에 따라서 개발상태 또는 폐쇄상태를 스위칭하는 스위칭수단을 각각 포함하는 기판전위발생회로.
제8항에 있어서, 상기 제1 및 제2 접속설정수단은 외부신호에 따라서 개방상태 또는 폐쇄상태를 각각 스위칭하는 제1 및 제2 스위칭수단을 각각 포함하는 기판전위발생회로.
제10항에 있어서, 상기 제1 스위칭수단은 상기 제3 내부노드와 상기 제1 도전형의 MOSFET의조에 속하는 각각의 MOSFET 사이에 직렬로 접속되는 제1 스위칭MOSFET를 포함하고, 상기 제2 스위칭수단은 상기 제3 내부노드와 상기 제2 도전형의 MOSFET의 조에 속하는 각각의 MOSFET 사이에 직렬로 접속되는 제2 스위칭 MOSFET를 포함하며, 상기 외부신호는 외부클럭신호, 외부어드레스신호, 모드전환신호 또는 상기 외부클럭신호, 상기 외부어드레스신호 및 상기 모드전환신호를 기본으로 한 순서회로 또는 조합회로의 출력신호를 포함하는 기판전위발생회로.
제8항에 있어서, 상기 게이트전위제어회로는 각각의 소오스가 상기 제1 전원에 접속되어 전류미러회로를 이루는 제1 도전형의 제5 및 제6 MOSFET의 쌍, 상기 제 도전형의 제5 및 제6 MOSFET의 게이트가 공통으로 접속되는 제2 내부노드, 소오스가 상기 제2 전원에, 드레인이 상기 제1 도전형의 제2 MOSFET의 드레인에 각각 접속되는 제2 도전형의 제2 MOSFET. 게이트가 상기 제2 도전형의 제2 MOSFET의 드레인에, 드레인이 상기 제1 도전형의 제6 MOSFET의 드레인에 각각 접속되는 제2 도전형의 제3 MOSFET, 한쪽 끝이 상기 제2 전원에, 다른쪽 끝이 상기 제2 도전형의 제2 MOSFET의 게이트 및 상기 제2 도전형의 제3 MOSFET의 소오스에 접속되는 저항체를 포함하는 기판전위발생회로.
제8항에 있어서, 상기 게이트전위제어회로는 소오스가 상기 제1 전원에, 게이트가 상기 제2 전원에 각각 접속되는 제1 도전형의 제5 MOSFET, 소오스가 상기 제1 전원에 게이트가 자신의 드레인에 각각 접속되는 제1 도전형의 제6 MOSFET, 상기 제1 도전형의 제6 MOSFET의 게이트에 접속되는 제2 내부노드, 소오스가 상기 제2 전원에, 드레인이 상기 제1 도전형의 제5 MOSFET의 드레인에 각각 접속되는 제2 도전형의 제2 MOSFET, 게이트가 상기 제2 도전형의 제2 MOSFET의 드레인에, 드레인이 상기 제1 도전형의 제6 MOSFET의 드레인에 각각 접속되는 제2 도전형의 제3 MOWFET, 한쪽 끝이 상기 제3 전원에, 다른쪽 끝이 상기 제2 도전형의 제1 MOSFET의 게이트 및 상기 제2 도전형의 제3 MOSFET의 소오스에 접속되는 저항체를 포함하는 기판전위발생회로.
제2항에 있어서, 전류미러회로를 이루는 적어도 한쌍의 MOSFET를 갖는 제2 정전류발생수단을 또 포함하며, 상기 발진수단은 제1 전원전위 및 제2 전원전위에 각각 대응하는 제1 논리레벨 및 제2 논리레벨에서 동작하고 상기 제1 제어신호를 제1 입력으로서 입력하는 NAND회로, 각각이 상기 제1 및 제2 논리레벨에서 동작하고, 우수단 직렬로 접속되고, 처음단의 입력은 상기 NAND회로의 출력에 접속되고, 최종단의 출력은 상기 NAND회로의 제2 입력에 접속되는 인버터열 및 상기 NAND회로 및 사이직렬로 접속된 인버터열의 각각의 열에 있어서 상기 제1 전위에서 상기 제2 전위에 이르는 경로중에 직렬로 접속되고, 각각의 동작전류값을 상기 제2 정전류발생수단내의 전류미러회로에 흐르는 전류값으로 제한하는 수단을 포함하는 기판전위발생회로.
제14항에 있어서, 상기 제2 정전류발생수단은 적어도 상기 전류미러회로를 상기 제1 정전류발생수단과 공유하는 기판전위발생회로.
제2항에 있어서, 상기 기판전위와 제2 소정전위의 비교결과에 따라서 제2 제어신호를 출력하는 제2 기판전위검출수단과 상기 제2 제어신호에 따라서 기판과 상기 제1 전원과의 접속을 도통상태 또는비도통상태로 스위칭하는 클램프수단을 포함하며, 상기 제2 기판전위레벨검출수단은 상기 제2 제어신호를 출력하는 제2 출력노드, 상기 기판전위에 접속된 제2 입력노드, 전류미러회로를 이루는 적어도 한쌍의 MOSFET를 갖고, 그 출력이 상기 제2 출력노드에 접속되는 제3 정전류발생수단 및 드레인이 상기 제2 출력노드에 접속되고, 게이트가 기준전위와 결합하고, 소오스가 상기 제2 입력노드에 접속되는 제1도전형의 제8 MOSFET를 포함하는 기판전위발생회로.
제2항에 있어서, 상기 기판전위와 제2 소정전위의 비교결과에 따라서 제2 제어신호를 출력하는 제2 기판전위검출수단과 상기 제2 제어신호에 따라서 기판과 상기 제1 전원과의 접속을 도통상태 또는 비도통상태로 스위칭하는 클램프수단을 포함하며, 상기 제2 기판전위레벨검출수단은 상기 제2 제어신호를 출려하는 제2 출력노드, 상기 기판전위에 접속되는 제2 입력노드, 전류미러회로를 이루는 적어도 한쌍의 MOSFET를 갖고, 그 출력이 상기 제2 출력노드에 접속되는 제3 정전류발생수단, 드레인이 상기 제2 출력노드에 접속되고, 게이트가 기준전위와 결합되고, 소오스가 상기 제2 입력노드에 접속되는 제1 도전형의 제8 MOSFET 및 상기 제1 도전형의 제8 MOSFET의 소오스와 상기 제2 입력노드 사이에 직렬로 접속되고, 적어도 1개의 다이오드 접속된 제1 도전형의 MOSFET를 포함하고, 상기 제1 도전형의 제8 MOSFET의 스레쉬홀드값 및 상기 적어도 1개의 제1 도전형의 MOSFET의 스레쉬홀드값의 합이 상기 제2 검출전위와 대응하는 기판전위발생회로.
제16항에 있어서, 상기 제3 정전류발생수단은 적어도 상기 전류미러회로를 상기 제1 정전류발생수단과 공유하는 기판전위발생회로.
제17항에 있어서, 상기 제3 정전류발생수단은 적어도 상기 전류미러회로를 상기 제1 정전류발생수단과 공유하는 기판전위발생회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.