KR100398860B1 - 스위칭 노이즈를 억제할 수 있는 반도체장치,전하펌프회로 및 ｐｌｌ 회로 - Google Patents

스위칭 노이즈를 억제할 수 있는 반도체장치,전하펌프회로 및 ｐｌｌ 회로 Download PDF

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Abstract

반도체장치는 제1 및 제2 출력단 트랜지스터, 제1 트랜지스터, 제1 정전류원, 제1 특정 트랜지스터, 제2 트랜지스터, 제2 정전류원 및 제2 특정 트랜지스터를 포함한다. 제1 및 제2 출력단 트랜지스터는 제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 출력신호를 발생한다. 제1 트랜지스터는 제1 입력신호가 입력되는 제어전극을 구비하며, 제1 전원과 제2 전원 사이에 접속된다. 제1 정전류원은 제1 전원과 제2 전원 사이에 제1 트랜지스터와 직렬접속된다. 제1 특정 트랜지스터는 제1 전원과 제2 전원 사이에 제1 트랜지스터 및 제1 정전류원과 직렬접속되고, 제1 출력단 트랜지스터에 전류미러로서 접속된다. 제2 트랜지스터는 제2 입력신호가 입력되는 제어전극을 구비하며, 제1 전원과 제2 전원 사이에 접속된다. 제2 정전류원은 제1 전원과 제2 전원 사이에 제2 트랜지스터와 직렬접속된다. 제2 특정 트랜지스터는 제1 전원과 제2 전원 사이에 제2 트랜지스터 및 제2 정전류원과 직렬접속되고 제2 출력단 트랜지스터에 전류미러로서 접속된다.

Description

스위칭 노이즈를 억제할 수 있는 반도체장치, 전하펌프회로 및 ＰＬＬ 회로{A SEMICONDUCTOR DEVICE, A CHARGE PUMP CIRCUIT AND A PLL CIRCUIT THAT CAN SUPPRESS A SWITCHING NOISE}
본 발명은 반도체장치, 전하펌프회로 및 PLL 회로에 관한 것이다. 특히, 본 발명은 스위칭 노이즈를 억제할 수 있는 반도체장치, 전하펌프회로 및 PLL 회로에 관한 것이다.
종래의 전하펌프회로로서, 일본특개평(JP-A-Heisei, 11-339463) 공보에 개시된 기술이 공지되어 있다. 도 1에 도시된 바와 같이, 상승(up) 신호 입력단자(10)와 하강(down) 신호 입력단자(11)에 각각 접속된 스위칭 트랜지스터(2 및 3)가 턴온 및 턴오프될 때, 각 트랜지스터(2 및 3)의 기생용량은 정전류 트랜지스터(1 및 4)의 드레인단자(12 및 13)의 전압이 서로 다르도록 한다.
이러한 이유로, 온(on) 신호가 상승 신호 입력단자(10)와 하강 신호 입력단자(11)에 각각 입력될 때에 전류값이 다르다. 이 차가 오차신호의 발생을 일으킨다.
상기 문제를 해결하기 위하여, 종래에는 도 2에 도시된 바와 같이, 정전류 트랜지스터(1)의 드레인과 양전원단자(VDD) 사이에 제1 콘덴서(6)가 설치되고, 정전류 트랜지스터(1)의 드레인과 음전원단자(VSS) 사이에 제2 콘덴서(7)가 설치되며, 정전류 트랜지스터(4)의 드레인과 양전원단자(VDD) 사이에 제3 콘덴서(8)가 설치되고, 정전류 트랜지스터(4)의 드레인과 음전원단자(VSS) 사이에 제4 콘덴서(9)가 설치된다.
제1 및 제2 콘덴서(6 및 7)는 스위칭 트랜지스터(2)의 드레인전압 및 소스전압을 실질적으로 서로 동일하게 유지하기 위해 사용된다. 제3 및 제4 콘덴서(8 및 9)는 스위칭 트랜지스터(3)의 드레인전압 및 소스전압을 실질적으로 서로 동일하게 유지하기 위해 사용된다. 여기서, 제1 내지 제4 콘덴서(6 내지 9)의 콘덴서 용량은 정전류 트랜지스터(1 및 4)의 드레인단자(12 및 13)의 드레인단자 상에 기생하는 기생용량보다 훨씬 더 크게 설계된다.
이에 따라, 온(on) 신호가 상승 신호 입력단자(10)와 하강 신호 입력단자(11)에 각각 입력될 때에 드레인단자(12 및 13)에서의 전압변화를 감소시킬 수 있고, 이에 의해 오차전류를 억제할 수 있다.
상기 구성에 따르면, 수 pF 내지 수십 pF과 같은 비교적 큰 정전용량이 요구되어 이 때문에 면적이 분할되는 문제가 생긴다.
또한, 스위칭 노이즈를 야기하는 스위칭 트랜지스터(2 및 3)의 기생용량에 대한 조치가 수행되지 않아, 스위칭 노이즈가 억제되지 않는 문제가 생긴다. 상기 구성에서, 스위칭 전압은 0 내지 VDD이고, 이 값은 매우 높은 값이다. 따라서, 기생용량에 충전된 고전압이 스위칭 노이즈를 일으킨다.
그런데, 일본특개평(JP-A-2000-49596)은 다음의 전하펌프회로에 대해 개시한다. 이것은 PLL 회로에서 사용되는 전하펌프회로이다. 이것은 항상 턴온상태인아날로그 스위치를 통해 전류미러회로를 사용하여 정전류원으로부터 발생된 전류를 다시 되돌리고, 주파수/위상비교기로부터 전송된 UP 신호에 응답하여, 아날로그 스위치를 포함하는 스위칭회로에 의해 ON/OFF 상태로 되고 전류미러에 의해 복사되는 정전류를 후단의 루프필터쪽으로 전송/정지시키고, 마찬가지로 DOWN 신호에 응답하여, 아날로그 스위치를 포함하는 스위칭회로에 의해 ON/OFF 상태로 되고 전류미러에 의해 복사되는 정전류를 후단의 루프필터쪽으로 전송/정지시킨다.
스위칭 노이즈를 억제하는 전하펌프가 바람직하다.
넓은 면적이 필요없이 스위칭 노이즈를 억제하는 전하펌프가 바람직하다.
본 발명은 상기 문제를 감안하여 완성된다. 따라서, 본 발명의 목적은 스위칭 노이즈를 억제할 수 있는 반도체장치, 전하펌프회로 및 PLL 회로를 제공하는 것이다.
본 발명의 다른 목적은 넓은 면적이 필요없이 스위칭 노이즈를 억제할 수 있는 반도체장치, 전하펌프 및 PLL 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 스위칭 노이즈를 억제하고 오차전류를 보상할 수 있는 반도체장치, 전하펌프 및 PLL 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 넓은 면적이 필요없이 스위칭 노이즈를 억제하고 오차전류를 보상할 수 있는 반도체장치, 전하펌프 및 PLL 회로를 제공하는 것이다.
본 발명의 태양을 달성하기 위해, 반도체장치에 있어서, 제1 전원과 제2 전원 사이에 상호 직렬접속되며 푸시-풀 동작의 결과로서 출력신호를 발생하는 제1및 제2 출력단 트랜지스터; 제1 입력신호가 입력되는 제어전극을 구비하고 제1 전원과 제2 전원 사이에 접속된 제1 트랜지스터; 제1 전원과 제2 전원 사이에 제1 트랜지스터와 직렬접속된 제1 정전류원; 제1 전원과 제2 전원 사이에 제1 트랜지스터 및 제1 정전류원과 직렬접속되고 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정(specific) 트랜지스터; 제2 입력신호가 입력되는 제어전극을 구비하고 제1 전원과 제2 전원 사이에 접속된 제2 트랜지스터; 제1 전원과 제2 전원 사이에 제2 트랜지스터와 직렬접속된 제2 정전류원; 및 제1 전원과 제2 전원 사이에 제2 트랜지스터 및 제2 정전류원과 직렬접속되고 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터를 포함한다.
이 경우, 반도체장치는, 출력신호 및 기준신호에 따라, 푸시-풀 동작시 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
또한 이 경우, 제1 트랜지스터 및 제2 트랜지스터는 MOS형 트랜지스터이다.
본 발명의 다른 태양을 달성하기 위해, PLL(Phase-Locked Loop) 회로에서 사용되며 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 출력신호를 발생하여 이 출력신호에 따라 VCO(Voltage-Controlled Oscillator)를 구동하는 전하펌프회로로서, 제1 전원과 제2 전원 사이에 상호 직렬접속되며, 푸시-풀 동작의 결과로서 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터; 상승지시 신호가 입력되는 제어전극을 구비하고, 제1 전원과 제2 전원 사이에 접속된 제1 트랜지스터; 제1 전원과 제2 전원 사이에 제1 트랜지스터와 직렬접속된 제1 정전류원; 제1 전원과 제2 전원 사이에 제1 트랜지스터 및 제1 정전류원과 직렬접속되고 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정 트랜지스터; 하강지시 신호의 반전신호가 입력되는 제어전극을 구비하고, 제1 전원과 제2 전원 사이에 접속된 제2 트랜지스터; 제1 전원과 제2 전원 사이에 제2 트랜지스터와 직렬접속된 제2 정전류원; 및 제1 전원과 제2 전원 사이에 제2 트랜지스터 및 제2 정전류원과 직렬접속되고 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터를 포함한다.
이 경우, 전하펌프회로는, 출력신호 및 기준신호에 따라, 푸시-풀 동작시 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
또한 이 경우, 제1 트랜지스터 및 제2 트랜지스터는 MOS형 트랜지스터이다.
본 발명의 또 다른 태양을 달성하기 위해, 위상비교기; VCO; 및 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 출력신호를 발생하여 이 출력신호에 기초하여 VCO를 구동하는 전하펌프회로를 포함하는 PLL 회로로서, 전하펌프회로는, 제1 전원과 제2 전원 사이에 상호 직렬접속되고, 푸시-풀 동작의 결과로서 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터; 상승지시 신호가 입력되는 제어전극을 구비하고, 제1 전원과 제2 전원 사이에 접속된 제1 트랜지스터; 제1 전원과 제2 전원 사이에 제1 트랜지스터와 직렬접속된 제1 정전류원; 제1 전원과 제2 전원 사이에 제1 트랜지스터 및 제1 정전류원과 직렬접속되고 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정 트랜지스터; 하강지시 신호의 반전신호가 입력되는 제어전극을 구비하고, 제1 전원과 제2 전원 사이에 접속된 제2 트랜지스터; 제1 전원과 제2 전원 사이에 제2 트랜지스터와 직렬접속된 제2 정전류원; 및 제1 전원과 제2 전원 사이에 제2 트랜지스터 및 제2 정전류원과 직렬접속되고 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터를 포함한다.
이 경우, PLL 회로는, 출력신호 및 기준신호에 따라, 푸시-풀 동작시 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
또한 이 경우, 제1 트랜지스터 및 제2 트랜지스터는 MOS형 트랜지스터이다.
본 발명의 또 다른 태양을 달성하기 위해, 반도체장치에 있어서, 제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터; 제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터; 도전형이 서로 반대이고 제1 및 제2 입력단자에 각각 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍; 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원; 제1 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제1 전류미러회로; 제2 차동 트랜지스터쌍과 제2 전원 사이에 접속된 제2 전류미러회로; 도전형이 서로 반대이고 제3 및 제4 입력단자에 각각 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍; 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원; 제3 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제3 전류미러회로; 및 제4차동 트랜지스터쌍과 제2 전원 사이에 접속된 제4 전류미러회로를 포함하고, 제1 출력단 트랜지스터는 제1 전류미러회로에 포함되고, 제2 출력단 트랜지스터는 제4 전류미러회로에 포함되고, 제3 출력단 트랜지스터는 제3 전류미러회로에 포함되고, 제4 출력단 트랜지스터는 제2 전류미러회로에 포함된다.
이 경우, 반도체장치는, 출력신호 및 기준신호에 따라, 푸시-풀 동작시 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
본 발명의 또 다른 태양을 달성하기 위해, PLL 회로에서 사용되며, 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 제1 출력신호 및 제1 출력신호가 반전된 제2 출력신호를 발생하여 제1 및 제2 출력신호에 따라 VCO를 구동하는 전하펌프회로로서, 제1 전원과 제2 전원 사이에 상호 직렬접속되고, 푸시-풀 동작의 결과로서 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터; 제1 전원과 제2 전원 사이에 상호 직렬접속되고, 푸시-풀 동작의 결과로서 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터; 도전형이 서로 반대이고, 상승지시 신호 및 상승지시 신호가 반전된 상승지시 반전신호가 각각 전송되는 제1 및 제2 입력단자에 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍; 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원; 제1 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제1 전류미러회로; 제2 차동 트랜지스터쌍과 제2 전원 사이에 접속된 제2 전류미러회로; 도전형이 서로 반대이고, 하강지시 신호 및 하강지시 신호가 반전된 하강지시 반전신호가 각각 전송되는 제3 및 제4 입력단자에 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍; 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원; 제3 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제3 전류미러회로; 및 제4 차동 트랜지스터쌍과 제2 전원 사이에 접속된 제4 전류미러회로를 포함하고, 제1 출력단 트랜지스터는 제1 전류미러회로에 포함되고, 제2 출력단 트랜지스터는 제4 전류미러회로에 포함되고, 제3 출력단 트랜지스터는 제3 전류미러회로에 포함되고, 제4 출력단 트랜지스터는 제2 전류미러회로에 포함된다.
이 경우, 전하펌프회로는 제1 내지 제4 전류미러회로를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
또한 이 경우, 전하펌프회로는 제1 및 제3 정전류원에 각각 병렬접속된 제5 및 제6 정전류원을 더 포함하고, 전류오차 보상회로는 제1 출력신호와 제2 출력신호 사이의 평균값을 나타내는 신호와 세트(set) 신호 사이의 차에 대응하는 제어신호를 발생하고, 제5 및 제6 정전류원은 이 제어신호에 응답하여 제1 및 제3 차동 트랜지스터쌍으로 전송될 전류값을 변경한다.
본 발명의 또 다른 태양을 달성하기 위해, 위상비교기; VCO; 및 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 제1 출력신호 및 제1 출력신호가 반전된 제2 출력신호를 발생하여 제1 및 제2 출력신호에 따라 VCO를 구동하는 전하펌프회로를 포함하는 PLL 회로로서, 전하펌프회로는, 제1 전원과 제2 전원 사이에 상호 직렬접속되고, 푸시-풀 동작의 결과로서 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터; 제1 전원과 제2 전원 사이에 상호 직렬접속되고, 푸시-풀 동작의 결과로서 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터; 도전형이 서로 반대이고, 상승지시 신호 및 상승지시 신호가 반전된 상승지시반전신호가 각각 전송되는 제1 및 제2 입력단자에 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍; 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원; 제1 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제1 전류미러회로; 제2 차동 트랜지스터쌍과 제2 전원 사이에 접속된 제2 전류미러회로; 도전형이 서로 반대이고, 하강지시 신호 및 하강지시 신호가 반전된 하강지시 반전신호가 각각 전송되는 제3 및 제4 입력단자에 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍; 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원; 제3 차동 트랜지스터쌍과 제1 전원 사이에 접속된 제3 전류미러회로; 및 제4 차동 트랜지스터쌍과 제2 전원 사이에 접속된 제4 전류미러회로를 포함하고, 제1 출력단 트랜지스터는 제1 전류미러회로에 포함되고, 제2 출력단 트랜지스터는 제4 전류미러회로에 포함되고, 제3 출력단 트랜지스터는 제3 전류미러회로에 포함되고, 제4 출력단 트랜지스터는 제2 전류미러회로에 포함된다.
본 발명의 또 다른 태양을 달성하기 위해, PLL 회로는 제1 내지 제4 전류미러회로를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함한다.
본 발명에서, 전하펌프회로는 스위칭 노이즈를 억제하기 위해 전류미러를 사용하여 구성된다. 또한, 전류오차 보상회로는 충전된 경우에서의 오차전류를 보상하기 위해 사용된다.
UP, UPB, DOWN 및 DOWNB 신호는 위상비교기로부터 차동회로로 입력된다. 차동회로의 부하는 전류미러회로로 구성된다. 부하를 통해 흐르는 전류는 PLL의 필터로 출력된다.
또한, 차동회로는 UP측 및 DOWN측의 전류오차를 보상하기 위해 전류오차 보상단자를 갖는다. 전류오차를 보상하는 동작은 각 필터의 정전용량 단자 전압의 중간값을 기준전압(ref)과 비교하고, 이 비교결과는 전하펌프로 피드백된다(공통모드 피드백).
도 1은 종래의 전하펌프회로를 도시한 회로도.
도 2는 종래의 다른 전하펌프회로를 도시한 회로도.
도 3은 종래의 전형적인 PLL 회로를 도시한 회로도.
도 4는 본 발명의 제1 실시예의 전하펌프회로를 도시한 회로도.
도 5는 본 발명의 제1 실시예의 전하펌프회로에 접속된 전류오차 보상회로를 도시한 회로도.
도 6은 본 발명의 제1 실시예의 전류오차 보상회로를 상세히 도시한 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
50 : PLL 필터
60 : 전류오차 보상회로
61 : 차동증폭기
100 : PLL 회로
110 : 전하펌프
120 : 루프필터
130 : VCO
140 : 주파수 분주회로
150 : 주파수 위상비교기
이하, 첨부도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
이러한 실시예의 전하펌프회로는, 입력신호의 위상에서 로크된 PLL 회로의 주파수 위상비교기로부터 전송된 하강지시(DOWN) 신호 및 상승지시(UP) 신호에 응답하여, 루프필터를 통해 가변 주파수 발진기를 구동하는 MOS형 트랜지스터로 구성된 전하펌프회로이다.
먼저, 도 3을 참조하여 종래의 전형적인 PLL 회로에 대해 설명한다.
PLL 회로(100)는 저항 및 콘덴서를 갖는 제1 또는 제2 루프필터(120), VCO(130), 분주회로(140), 주파수 위상 검출회로(150), 전하펌프(110) 등을 포함한다.
루프필터(120)는 저역통과필터로서 작용하고 콘덴서(C2)의 단자전압을 제어전압으로서 발생한다.
분주회로(140)는 분주비에 기초하여 VCO(130)의 발진신호를 분주하고 이 분주신호를 출력신호로서 발생한다.
주파수 위상 검출회로(150)는 입력신호와, VCO(130)의 발진신호가 분주회로(140)에 의해 분주된 신호 사이의 주파수 및 위상에서의 오차를 검출하고, 이 오차에 기초하여 상승지시(UP) 신호 및 하강지시(DOWN) 신호를 발생한다.
전하펌프(110)는 상승지시(UP) 신호에 응답하여 전원(VDD)으로부터의 일정 전류를 루프필터(120)로 공급하고, 콘덴서(C1 및 C2)에서 전하를 축적한다. 또한, 전하펌프(110)는 하강지시(DOWN) 신호에 응답하여 루프필터(120)로부터 상기 일정전류를 방전하고, 콘덴서(C1 및 C2)에 축적된 전하를 방전하여, 전하펌프(110)로 공급한다.
상기 일련의 동작에 의해 PLL 회로(100)에서, 입력신호 및 출력신호에서의 위상 및 주파수의 성분이 서로 일치하게 된다(동기상태).
이하, 도 4 및 도 5를 참조하여 이 실시예에서의 전하펌프회로에 대해 설명하기로 한다. 이 실시예에서의 전하펌프회로는 고속통신용 PLL 회로에 적용된다.
도 4에 도시된 바와 같이, 전하펌프회로는 상승단부(K1) 및 하강단부(K2)를 구비한다.
도 5에 도시된 바와 같이, 전하펌프회로의 출력단자(C) 및 출력단자(CB)(출력단자(C)의 반전단자)로부터 출력된 출력신호는 PLL 필터(50)를 통해 VCO로 출력된다. 그런데, PLL 회로(50)는 저항(R) 및 콘덴서(CO)로 구성된 저역통과필터이다.
먼저, 도 4를 참조하여 전하펌프회로의 상승단부(K1)에 대해 설명하기로 한다.
상승단부(K1)에서, N채널 트랜지스터(MN12 및 MN13)로 구성된 차동증폭기는 P채널 트랜지스터(MP13 및 MP14)로 구성된 차동증폭기에 병렬접속된다.
N채널 트랜지스터(MN12 및 MN13)는 차동증폭기를 구성한다. N채널 트랜지스터(MN12 및 MN13)의 소스는 서로 접속된다. N채널 트랜지스터(MN12)의 게이트는 입력단자(UP)(A1)에 접속된다. 상승지시(UP) 신호는 입력단자(A1)에 입력된다. N채널 트랜지스터(MN13)의 게이트는 입력단자(UPB)(A2)에 접속된다. 상승지시(UP) 신호의 반전신호는 입력단자(A2)로 입력된다.
정전류원용 N채널 트랜지스터(MN10)에서, 그 소스는 저전위측 전원(AVSS)에 접속되고, 그 드레인은 N채널 트랜지스터(MN12 및 MN13)의 공통접속된 소스에 접속된다. 정전류원용 N채널 트랜지스터(MN10)는 전류흡입형(current suck type)이고, 10㎂의 전류가 여기에 흐른다.
P채널 트랜지스터(MP10, MP1)는 차동증폭기(MN12 및 MN13)의 정부하(positive load)로서 작용하는 전류미러회로를 구성한다. P채널 트랜지스터(MP10 및 MP1) 각각에서, 그 소스는 고전위측 전원(AVDD)에 접속된다. P채널 트랜지스터(MP1)의 게이트는 N채널 트랜지스터(MN12)의 드레인에 접속되고, 그 드레인은 출력단자(C)에 접속된다. P채널 트랜지스터(MP10)의 드레인은 N채널 트랜지스터(MN12)의 드레인에 접속된다. P채널 트랜지스터(MP10)의 게이트 및 드레인은 서로 접속된다.
P채널 트랜지스터(MP11)에서, 그 드레인은 N채널 트랜지스터(MN13)의 드레인에 접속되고, 그 소스는 고전위측 전원(AVDD)에 접속된다. P채널 트랜지스터(MP11)에서, 차동증폭기(MN12 및 MN13)의 부하를 서로 동일하게 하기 위하여 P채널 트랜지스터(MP10)와 동일한 특성이 사용된다.
정전류원용 N채널 트랜지스터(MN11)에서, 그 드레인은 N채널 트랜지스터(MN13 및 MN12)의 소스에 접속되고, 그 소스는 저전위측 전원(AVSS)에 접속된다. 정전류원용 N채널 트랜지스터(MN11) 및 도 6의 N채널 트랜지스터(MN26)는 전류미러회로를 구성한다.
P채널 트랜지스터(MP13 및 MP14)는 차동증폭기를 구성한다. P채널 트랜지스터(MP13 및 MP14)의 소스는 서로 접속된다. P채널 트랜지스터(MP13)의 게이트는 입력단자(A1)에 접속된다. P채널 트랜지스터(MP14)의 게이트는 입력단자(A2)에 접속된다.
정전류원용 P채널 트랜지스터(MP12)에서, 그 소스는 고전위측 전원(AVDD)에 접속되고, 그 드레인은 P채널 트랜지스터(MP13 및 MP14)의 공통접속된 소스에 접속된다. 10㎂의 전류가 정전류원용 P채널 트랜지스터(MP12)에 흐른다.
N채널 트랜지스터(MN15 및 MN2)는 차동증폭기(MP13 및 MP14)의 정부하로서 작용하는 전류미러회로를 구성한다. N채널 트랜지스터(MN15 및 MN2) 각각에서, 그 소스는 저전위측 전원(AVSS)에 접속된다. N채널 트랜지스터(MN2)의 게이트는 P채널 트랜지스터(MP14)의 드레인에 접속되고, 그 드레인은 출력단자(CB)에 접속된다. N채널 트랜지스터(MN15)의 드레인은 P채널 트랜지스터(MP14)의 드레인에 접속된다.N채널 트랜지스터(MN15)의 게이트와 드레인은 서로 접속된다.
N채널 트랜지스터(MN14)에서, 그 드레인은 P채널 트랜지스터(MP13)의 드레인에 접속되고, 그 소스는 저전위측 전원(AVSS)에 접속된다. N채널 트랜지스터(MN14)에서, 차동증폭기(MP13 및 MP14)의 부하를 서로 동일하게 하기 위해 N채널 트랜지스터(MN15)와 동일한 특성이 사용된다.
이하, 전하펌프회로의 하강단부(K2)에 대해 설명하기로 한다.
하강단부(K2)에서, N채널 트랜지스터(MN18 및 MN19)로 구성된 차동증폭기는 P채널 트랜지스터(MP18 및 MP19)로 구성된 차동증폭기와 병렬접속된다.
N채널 트랜지스터(MN18 및 MN19)는 차동증폭기를 구성한다. N채널 트랜지스터(MN18 및 MN19)의 소스는 서로 접속된다. N채널 트랜지스터(MN18)의 게이트는 입력단자(DOWN)(A3)에 접속된다. 하강지시(DOWN) 신호는 입력단자(A3)에 입력된다. N채널 트랜지스터(MN19)의 게이트는 입력단자(DOWNB)(A4)에 접속된다. 하강지시(DOWN) 신호의 반전신호는 입력단자(A4)로 입력된다.
정전류원용 N채널 트랜지스터(MN16)에서, 그 소스는 저전위측 전원(AVSS)에 접속되고, 그 드레인은 N채널 트랜지스터(MN18 및 MN19)의 공통접속된 소스에 접속된다. 정전류원용 N채널 트랜지스터(MN16)는 전류흡입형이고, 10㎂의 전류가 여기에 흐른다.
P채널 트랜지스터(MP15 및 MP2)는 차동증폭기(MN18 및 MN19)의 정부하로서 작용하는 전류미러회로를 구성한다. P채널 트랜지스터(MP15 및 MP2)의 각각에서, 그 소스는 고전위측 전원(AVDD)에 접속된다. P채널 트랜지스터(MP2)의 게이트는 N채널 트랜지스터(MN18)의 드레인에 접속되고, 그 드레인은 출력단자(CB)에 접속된다. P채널 트랜지스터(MP15)의 드레인은 N채널 트랜지스터(MN18)의 드레인에 접속된다. P채널 트랜지스터(MP15)의 게이트와 드레인은 서로 접속된다.
P채널 트랜지스터(MP16)에서, 그 소스는 고전위측 전원(AVDD)에 접속되고, 그 드레인은 N채널 트랜지스터(MN19)의 드레인에 접속된다. P채널 트랜지스터(MP16)에서, 차동증폭기(MN18 및 MN19)의 부하를 서로 동일하게 하기 위하여 P채널 트랜지스터(MP15)와 동일한 특성이 사용된다.
정전류원용 N채널 트랜지스터(MN17)에서, 그 소스는 저전위측 전원(AVSS)에 접속되고, 그 드레인은 N채널 트랜지스터(MN18 및 MN19)의 소스에 접속된다. 정전류원용 N채널 트랜지스터(MN17) 및 도 6의 N채널 트랜지스터(MN26)는 전류미러회로를 구성한다.
P채널 트랜지스터(MP18 및 MP19)는 차동증폭기를 구성한다. P채널 트랜지스터(MP18 및 MP19)의 소스는 서로 접속된다. P채널 트랜지스터(MP18)의 게이트는 입력단자(A3)에 접속된다. P채널 트랜지스터(MP19)의 게이트는 입력단자(A4)에 접속된다.
정전류원용 P채널 트랜지스터(MP17)에서, 그 소스는 고전위측 전원(AVDD)에 접속되고, 그 드레인은 P채널 트랜지스터(MP18 및 MP19)의 공통접속된 소스에 접속된다. 10㎂의 전류가 정전류원용 P채널 트랜지스터(MP17)를 통해 흐른다.
N채널 트랜지스터(MN21 및 MN1)는 차동증폭기(MP18 및 MP19)의 정부하로서 작용하는 전류미러회로를 구성한다. N채널 트랜지스터(MN21 및 MN1) 각각에서, 그소스는 저전위측 전원(AVSS)에 접속된다. N채널 트랜지스터(MN1)의 게이트는 P채널 트랜지스터(MP19)의 드레인에 접속되고, 그 드레인은 출력단자(C)에 접속된다. N채널 트랜지스터(MN21)의 드레인은 P채널 트랜지스터(MP19)의 드레인에 접속된다. N채널 트랜지스터(MN21)의 게이트와 드레인은 서로 접속된다.
N채널 트랜지스터(MN20)에서, 그 소스는 저전위측 전원(AVSS)에 접속되고, 그 드레인은 P채널 트랜지스터(MP18)의 드레인에 접속된다. N채널 트랜지스터(MN20)에서, 차동증폭기(MP18 및 MP19)의 부하를 서로 동일하게 하기 위하여 N채널 트랜지스터(MN21)와 동일한 특성이 사용된다.
그런데, 전류는 입력단자(A0)로부터 전하펌프회로로 흐른다. 입력단자(A0), 정전류원용 N채널 트랜지스터(MN10), 정전류원용 P채널 트랜지스터(MP12), 정전류원용 N채널 트랜지스터(MN16) 및 정전류원용 P채널 트랜지스터(MP17) 사이의 회로(그룹)는 각 정전류원용 트랜지스터(MN10, MN12, MN16 및 MP17)를 통해 흐르는 전류값(정전류값)이 10㎂로 설정될 수 있게 한다.
이하, 본 발명의 동작에 대해 설명하기로 한다.
전류미러회로(MP10 및 MP1)는 차동증폭기(MN12 및 MN13)의 부하저항 대신에 접속된다. 전류미러의 동작은 트랜지스터(MP1)의 드레인전류(IdP1)를 트랜지스터(MP10)의 드레인전류(IdP10)와 동일하게 한다.
전류미러회로(MN15 및 MN2)는 차동증폭기(MP13 및 MP14)의 부하저항 대신에 접속된다. 전류미러의 동작은 트랜지스터(MN2)의 드레인전류(IdN2)를 트랜지스터(MN15)의 드레인전류(IdN15)와 동일하게 한다.
전류미러회로(MP15 및 MP2)는 차동증폭기(MN18 및 MN19)의 부하저항 대신에 접속된다. 전류미러의 동작은 트랜지스터(MP2)의 드레인전류(IdP2)를 트랜지스터(MP15)의 드레인전류(IdP15)와 동일하게 한다.
전류미러회로(MN21 및 MN1)는 차동증폭기(MP18 및 MP19)의 부하저항 대신에 접속된다. 전류미러의 동작은 트랜지스터(MN1)의 드레인전류(IdN1)를 트랜지스터(MN21)의 드레인전류(IdN21)와 동일하게 한다.
먼저, 입력단자(UPB)(A2)의 전압보다 높은 전압이 입력단자(UP)(A1)에 인가되는 경우에 대해 설명하기로 한다. 이때, 입력단자(DOWNB)의 전압보다 낮은 전압이 입력단자(DOWN)(A3)에 인가된다.
고전압의 신호가 입력단자(UP)(A1)에 입력될 때, N채널 트랜지스터(MN12)의 게이트전압이 더 높아진다. 따라서, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP10), N채널 트랜지스터(MN12) 및 정전류원용 N채널 트랜지스터(MN10)로 흐른다. 이때, 전류미러의 동작은 P채널 트랜지스터(MP1)의 드레인전류(IdP1)를 P채널 트랜지스터(MP10)의 드레인전류(Id10)와 동일한 10㎂가 되게 한다.
고전압의 신호가 입력단자(UP)(A1)에 입력될 때, 그 반전신호인 저전압의 신호가 입력단자(UPB)(A2)에 입력된다. 따라서, N채널 트랜지스터(MN13)의 게이트전압이 낮아진다. 그러므로, 전류는 실질적으로 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP11) 및 N채널 트랜지스터(MN13)로 흐르지 않는다.
고전압의 신호가 입력단자(UP)(A1)로 입력될 때, P채널 트랜지스터(MP13)의게이트전압이 더 높아진다. 따라서, 전류는 실질적으로 P채널 트랜지스터(MP13) 및 N채널 트랜지스터(MN14)로 흐르지 않는다.
고전압의 신호가 입력단자(UP)(A1)로 입력될 때, 그 반전신호인 저전압의 신호는 입력단자(UPB)(A2)로 입력된다. 따라서, P채널 트랜지스터(MP14)의 게이트전압이 더 낮아진다. 그러므로, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 정전류원용 P채널 트랜지스터(MP12), P채널 트랜지스터(MP14) 및 N채널 트랜지스터(MN15)로 흐른다. 이때, 전류미러는 N채널 트랜지스터(MN12)의 드레인전류(IdN2)를 N채널 트랜지스터(MN15)의 드레인전류(IdN15)와 동일한 10㎂가 되게 한다.
저전압의 신호가 입력단자(DOWN)(A3)에 입력될 때, N채널 트랜지스터(MN18)의 게이트전압이 더 낮아진다. 따라서, 전류는 실질적으로 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP15), N채널 트랜지스터(MN18) 및 정전류원용 N채널 트랜지스터(MN16)로 흐르지 않는다. 이때, 전류미러는 P채널 트랜지스터(MP2)의 드레인전류(IdP2)가 P채널 트랜지스터(MP15)의 드레인전류(IdP15)와 동일한 실질적으로 0㎂가 되게 한다.
저전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, 그 반전신호인 고전압의 신호가 입력단자(DOWNB)(A4)로 입력된다. 따라서, N채널 트랜지스터(MN19)의 게이트전압이 더 높아진다. 그러므로, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP16), N채널 트랜지스터(MN19) 및 정전류원용 N채널 트랜지스터(MN16)로 흐른다.
저전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, P채널 트랜지스터(MP18)의 게이트전압은 더 낮아진다. 따라서, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 정전류원용 P채널 트랜지스터(MP17), P채널 트랜지스터(MP18) 및 N채널 트랜지스터(MN20)로 흐른다.
저전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, 그 반전신호인 고전압의 신호가 입력단자(DOWNB)(A4)에 입력된다. 따라서, P채널 트랜지스터(MP19)의 게이트전압은 더 높아진다. 그러므로, 전류는 실질적으로 P채널 트랜지스터(MP19) 및 N채널 트랜지스터(MN21)로 흐르지 않는다. 이때, 전류미러는 N채널 트랜지스터(MN1)의 드레인전류(IdN1)가 N채널 트랜지스터(MN21)의 드레인전류(Id21)와 동일한 실질적으로 0㎂가 되게 한다.
상기 설명으로부터, 입력단자(UPB)(A2)의 전압보다 높은 전압이 입력단자(UP)(A1)에 인가되고, 입력단자(DOWNB)(A4)의 전압보다 더 낮은 전압이 입력단자(DOWN)(A3)에 인가될 때에 다음 동작이 수행된다.
10㎂의 P채널 트랜지스터(MP1)의 드레인전류(IdP1)가 고전위측 전원(AVDD)으로부터 출력단자(C)로 흐른다. 이때, N채널 트랜지스터(MN1)를 통해 출력단자(C)로부터 저전위측 전원(AVSS)으로 흐르는 전류는 차단상태에 있다 (드레인전류(IdN1)는 매우 작음). 따라서, 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP1)로 흐르는 전류는 출력단자(C)로 흐른다. 그러므로, 출력단자(C)의 전위가 증가한다.
또한, 10㎂의 N채널 트랜지스터(MN2)의 드레인전류(IdN2)가 N채널 트랜지스터(MN2)를 통해 출력단자(CB)로부터 저전위측 전원(AVSS)으로 흐른다. 이때, P채널 트랜지스터(MP2)를 통해 고전위측 전원(AVDD)으로부터 출력단자(CB)로 흐르는 전류는 차단된다 (드레인전류(IdP2)는 매우 작음). 따라서, 10㎂의 전류가 N채널 트랜지스터(MN2)를 통해 출력단자(CB)로부터 저전위측 전원(AVSS)으로 흐른다는 사실은 출력단자(CB)의 전위가 감소되게 한다.
입력단자(UPB)(A2)의 전압보다 낮은 전압이 입력단자(UP)(A1)에 인가되는 경우에 대해 설명하기로 한다. 이때, 입력단자(DOWNB)(A4)의 전압보다 높은 전압이 입력단자(DOWN)(A3)에 인가된다.
저전압의 신호가 입력단자(UP)(A1)로 입력될 때, N채널 트랜지스터(MN12)의 게이트 전압은 더 낮아진다. 따라서, 전류는 실질적으로 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP10), N채널 트랜지스터(MN12) 및 정전류원용 N채널 트랜지스터(MN10)로 흐르지 않는다. 이때, 전류미러는 P채널 트랜지스터(MP1)의 드레인전류(IdP1)가 P채널 트랜지스터(MP10)의 드레인전류(Id10)와 동일한 실질적으로 0㎂가 되게 한다.
저전압의 신호가 입력단자(UP)(A1)로 입력될 때, 그 반전신호인 고전압의 신호가 입력단자(UPB)(A2)로 입력된다. 따라서, N채널 트랜지스터(MN13)의 게이트전압이 더 높아진다. 그러므로, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP11), N채널 트랜지스터(MN13) 및 정전류원용 N채널 트랜지스터(MN10)로 흐른다.
저전압의 신호가 입력단자(UP)(A1)로 입력될 때, P채널 트랜지스터(MN13)의 게이트전압이 더 낮아진다. 따라서, 10㎂의 전류가 고전위측 전원(AVDD)으로부터정전류원용 P채널 트랜지스터(MP12), P채널 트랜지스터(MP13) 및 N채널 트랜지스터(MN14)로 흐른다.
저전압의 신호가 입력단자(UP)(A1)로 입력될 때, 그 반전신호인 고전압신호가 입력단자(UPB)(A2)로 입력된다. 따라서, P채널 트랜지스터(MN14)의 게이트전압이 더 높아진다. 그러므로, 전류는 실질적으로 P채널 트랜지스터(MP14) 및 N채널 트랜지스터(MN15)로 흐르지 않는다. 이때, 전류미러는 N채널 트랜지스터(MN2)의 드레인전류(IdN2)가 N채널 트랜지스터(MN15)의 드레인전류(IdN15)와 동일한 실질적으로 0㎂가 되게 한다.
고전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, N채널 트랜지스터(MN18)의 게이트전압은 더 높아진다. 따라서, 10㎂의 전류가 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP15), N채널 트랜지스터(MN18) 및 정전류원용 N채널 트랜지스터(MN16)로 흐른다. 이때, 전류미러는 P채널 트랜지스터(MP2)의 드레인전류(IdP2)가 P채널 트랜지스터(MP15)의 드레인전류(IdP15)와 동일한 10㎂가 되게 한다.
고전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, 그 반전신호인 저전압의 신호는 입력단자(DOWNB)(A4)로 입력된다. 따라서, N채널 트랜지스터(MN19)의 게이트전압은 더 낮아진다. 그러므로, 전류는 실질적으로 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP16) 및 N채널 트랜지스터(MN19)로 흐르지 않는다.
고전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, P채널 트랜지스터(MP18)의 게이트전압이 더 높아진다. 따라서, 전류는 실질적으로 P채널트랜지스터(MP18) 및 N채널 트랜지스터(MN20)로 흐르지 않는다.
고전압의 신호가 입력단자(DOWN)(A3)로 입력될 때, 그 반전신호인 저전압의 신호는 입력단자(DOWNB)(A4)로 입력된다. 따라서, P채널 트랜지스터(MN19)의 게이트전압이 더 낮아진다. 그러므로, 10㎂의 전류는 고전위측 전원(AVDD)으로부터 정전류원용 P채널 트랜지스터(MP17), P채널 트랜지스터(MP19) 및 N채널 트랜지스터(MN21)로 흐른다. 이때, 전류미러는 N채널 트랜지스터(MN1)의 드레인전류(IdN1)가 N채널 트랜지스터(MN21)의 드레인전류(Id21)와 동일한 10㎂가 되게 한다.
상기 설명으로부터, 입력단자(UPB)(A2)의 전압보다 낮은 전압이 입력단자(UP)(A1)에 인가되고 입력단자(DOWNB)(A4)의 전압보다 더 높은 전압이 입력단자(DOWN)(A3)에 인가될 때에 다음 동작이 수행된다.
10㎂의 P채널 트랜지스터(MP2)의 드레인전류(IdP2)는 고전위측 전원(AVDD)으로부터 출력단자(CB)로 흐른다. 이때, N채널 트랜지스터(MN2)를 통해 출력단자(CB)로부터 저전위측 전원(AVSS)으로 흐르는 전류는 차단상태에 있다(드레인전류(IdN2)는 매우 작음). 따라서, 고전위측 전원(AVDD)으로부터 P채널 트랜지스터(MP2)로 흐르는 전류는 출력단자(CB)로 흐른다. 그러므로, 출력단자(CB)의 전위가 증가한다.
또한, 10㎂의 N채널 트랜지스터(MN1)의 드레인전류(IdN1)는 N채널 트랜지스터(MN1)를 통해 출력단자(C)로부터 저전위측 전원(AVSS)으로 흐른다. 이때, P채널 트랜지스터(MP1)를 통해 고전위측 전원(AVDD)으로부터 출력단자(C)로 흐르는 전류는 차단된다(드레인전류(IdP1)는 매우 작음). 따라서, 10㎂의 전류가 N채널 트랜지스터(MN1)를 통해 출력단자(C)로부터 저전위측 전원(AVSS)으로 흐른다는 사실은 출력단자(C)의 전위를 감소시킨다.
종래에는, UP 신호 및 DOWN 신호가 위상비교기로부터 스위칭 트랜지스터의 게이트로 입력될 때의 스위칭 전압은 0 내지 VDD와 같이 높다. 따라서, 기생 콘덴서에 충전된 고전압이 스위칭 노이즈를 발생시킨다.
이와 반대로, 이러한 실시예에서는, 차동증폭기의 부하는 전류미러회로로 구성된다. 따라서, 0과 VDD 사이의 스위칭 전압에서의 변화는 작은 전류의 변화로 변환될 수 있다 (이 실시예에서는 0 내지 10㎂). 이 작은 전류는 출력단자(C 및 CB)로부터 PLL 필터(50)로 출력된다. 이때, 전류미러회로를 구성하는 트랜지스터(MP1, MP2, MN1 및 MN2)의 게이트 전위의 변화는 500mV이다(3.3 전원의 경우). 따라서, 게이트전위의 진폭은 종래 회로의 진폭의 1/6 또는 그 보다 작다. 그러므로, 스위칭 노이즈는 종래회로와 유사한 정도로 감소될 수 있다.
이하, 도 4 내지 도 6을 참조하여 전류오차 보상회로(공통모드 피드백회로)에 대해 설명하기로 한다.
전류오차 보상회로(60)는 상기 전하펌프회로(도 4)에 접속된다.
상술한 바와 같이, 출력신호를 출력단자(C)로 전송하는 출력단은 P채널 트랜지스터(MP1) 및 N채널 트랜지스터(MN1)로 구성된 푸시-풀 트랜지스터로 구성된다. 마찬가지로, 출력신호를 출력단자(CB)로 전송하는 출력단은 P채널 트랜지스터(MP2) 및 N채널 트랜지스터(MN2)로 구성된 푸시-풀 트랜지스터로 구성된다.
양 푸시-풀 트랜지스터에서, 통상의 트랜지스터의 전형적인 특성때문에, N채널 트랜지스터(MN1 및 MN2)가 출력단자(C 및 CB)의 전위를 감소(pull)시키는 힘은 P채널 트랜지스터(MP1 및 MP2)가 출력단자(C 및 CB)의 전위를 증가(push)시키는 힘보다 더 크다.
이 사실때문에, 양 푸시-풀 트랜지스터로부터 출력된 출력신호(C 및 CB)의 (평균)전위가 점차 감소하여 VCO의 발진을 정지시키는 경우가 있을 수도 있다.
그래서, 이러한 실시예에서는, 출력단자(C 및 CB)의 평균값을 설정값으로 유지하기 위하여 전류오차 보상회로(60)가 설치된다. 도 5에 도시된 바와 같이, 신호(CQ1 및 CQ2)의 전위의 평균값과 기준전압(ref)이 차동증폭기(61)로 입력된다. 이 입력신호들 사이의 차에 기초한 신호가 전류오차 보상 입력단자(CMFBIN)로 입력된다(도 4 참조).
여기서, 신호(CQ1)는, 출력신호(C)가 PLL 필터(50)로 입력될 때에 PLL 필터(50)의 저항을 통한 전압강하로부터 생긴 전압(정전용량 단자 전압)을 갖는다.
마찬가지로, 신호(CQ2)는, 출력신호(CB)가 PLL 필터(50)로 입력될 때에 PLL 필터(50)의 저항을 통한 전압강하로부터 생긴 전압(정전용량 단자 전압)을 갖는다.
이하, 도 6을 참조하여 전류오차 보상회로(60)의 상세한 회로구성에 대해 설명하기로 한다.
전류오차 보상회로(60)의 출력단자(CMFBOUT)로부터 출력된 신호는 도 4 및 도 5의 전류오차 보상 입력단자(CMFBIN)로 입력된다.
차동증폭기(61)는 P채널 트랜지스터(MP23, MP24, MP27 및 MP28)로 구성된다.신호(CQ1)는 P채널 트랜지스터(MP23)의 게이트에 입력된다. 신호(CQ2)는 P채널 트랜지스터(MP28)의 게이트로 입력된다. 기준전압(ref)은 P채널 트랜지스터(MP24 및 MP27)의 각 게이트에 인가된다.
정전류원용 P채널 트랜지스터(MP21)의 드레인은 P채널 트랜지스터(MP23 및 MP24)의 각 소스에 접속된다. 정전류원용 P채널 트랜지스터(MP21)의 소스는 고전위측 전원(AVDD)에 접속된다.
정전류원용 P채널 트랜지스터(MP25)의 드레인은 P채널 트랜지스터(MP27 및 MP28)의 각 소스에 접속된다. 정전류원용 P채널 트랜지스터(MP25)의 소스는 고전위측 전원(AVDD)에 접속된다.
노드(NR)에서, 고전위측 전원(AVDD)과 저전위측 전원(AVSS) 사이의 전압이 각각 저항(R21 및 R22)에 의해 분할되므로 기준전압(ref)이 설정된다.
이하, 전류오차 보상회로(60)의 동작에 대해 설명하기로 한다.
차동증폭기(61)에서, 신호(CQ1 및 CQ2)의 전위 각각은 기준전압(ref)과 비교되고, 이 차에 기초한 신호가 출력단자(CMFBOUT)로 출력된다.
출력단자(CMFBOUT)로부터의 신호는 전류오차 보상 입력단자(CMFBIN)로 입력된다. 따라서, 정전류원용 N채널 트랜지스터(MN11) 및 정전류원용 N채널 트랜지스터(MN17)의 각 게이트전압이 제어된다. 그러므로, 정전류원용 N채널 트랜지스터(MN11) 및 정전류원용 N채널 트랜지스터(MN17)의 각각을 통해 흐르는 전류값은 증가하거나 감소한다.
여기서, 정전류원용 N채널 트랜지스터(MN11) 및 정전류원용 N채널 트랜지스터(MN17)의 각각과 전류오차 보상회로(60)의 N채널 트랜지스터(MN26)는 상술한 바와 같이 전류미러회로를 구성한다.
정전류원용 N채널 트랜지스터(MN11) 및 정전류원용 N채널 트랜지스터(MN17)는 각각 정전류원용 N채널 트랜지스터(MN10) 및 정전류원용 N채널 트랜지스터(MN16)와 병렬접속된다. 따라서, 차동 트랜지스터쌍(MN12, MN13, MN18, MN19)을 통해 흐르는 전류값은 전류오차 보상 입력단자(CMFBIN)로 입력된 신호에 의해 제어된다.
상술한 바와 같이, 전류오차 보상회로(60)는 동일한 위상신호 피드백 제어(CMFB)를 수행하므로 신호(CQ1 및 CQ2)의 전위는 기준전압(ref)과 동일하다. 따라서, VCO의 발진이 정지할 우려가 없다.
그런데, 전류오차 보상회로(60)는 상기 푸시-풀 트랜지스터의 특성 보상 뿐만 아니라 온도보상에도 효과적이다.
본 발명에 따르면, 상기 설명으로부터 다음과 같은 효과를 얻을 수 있다.
전하펌프의 스위칭 노이즈의 큰 감소는 스위칭 노이즈에 의해 야기된 지터를 억제한다.
전하펌프로 흐르는 전류는 차동전류와 동일하므로, 종래의 전하펌프에서 발생하는 잔류전류가 전혀 유도되지 않아, 잔류전류에 의해 야기된 지터의 억제를 가능하게 한다.
MOS 트랜지스터가 스위칭될 때에 유도된 기생용량에 의해 야기된 피크전류가전하펌프로 전송되는 양이 감소하여, 스위칭 노이즈가 억제된다.
VCO의 차동제어의 경우에 문제되는 전하펌프의 오차전류 보상을 용이하게 수행할 수 있다. 따라서, 이것은 차동제어형 PLL이 칩내의 정전용량만을 사용하여 안정하게 얻어질 수 있게 한다.
따라서, 본 발명에 따르면, 스위칭 노이즈가 억제되는 효과를 얻을 수 있다.

Claims (16)

  1. 반도체 장치에 있어서,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    제1 입력신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제1 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터와 직렬접속된 제1 정전류원;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터 및 상기 제1 정전류원과 직렬접속되고 상기 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정 트랜지스터;
    제2 입력신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제2 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터와 직렬접속된 제2 정전류원; 및
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터 및 상기 제2 정전류원과 직렬접속되고 상기 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터
    를 포함하고,
    상기 출력신호 및 기준신호에 따라, 상기 푸시-풀 동작시 상기 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 MOS형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. PLL(Phase-Locked Loop) 회로에서 사용되며, 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 출력신호를 발생하여 상기 출력신호에 따라 VCO(Voltage-Controlled Oscillator)를 구동하는 전하펌프회로로서,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    상기 상승지시 신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제1 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터와 직렬접속된 제1 정전류원;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터 및 상기 제1 정전류원과 직렬접속되고 상기 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정 트랜지스터;
    상기 하강지시 신호의 반전신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제2 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터와 직렬접속된 제2 정전류원; 및
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터 및 상기 제2 정전류원과 직렬접속되고 상기 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터
    를 포함하고,
    상기 출력신호 및 기준신호에 따라, 상기 푸시-풀 동작시 상기 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 전하펌프회로.
  5. 삭제
  6. 제4항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 MOS형 트랜지스터인 것을 특징으로 하는 전하펌프회로.
  7. PLL 회로에 있어서,
    위상비교기;
    VCO; 및
    상기 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 출력신호를 발생하여 상기 출력신호에 기초하여 상기 VCO를 구동하는 전하펌프회로
    를 포함하고,
    상기 전하펌프회로는,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    상기 상승지시 신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제1 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터와 직렬접속된 제1 정전류원;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제1 트랜지스터 및 상기 제1 정전류원과 직렬접속되고 상기 제1 출력단 트랜지스터에 전류미러로서 접속된 제1 특정 트랜지스터;
    상기 하강지시 신호의 반전신호가 입력되는 제어전극을 구비하고 상기 제1 전원과 상기 제2 전원 사이에 접속된 제2 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터와 직렬접속된 제2 정전류원; 및
    상기 제1 전원과 상기 제2 전원 사이에 상기 제2 트랜지스터 및 상기 제2 정전류원과 직렬접속되고 상기 제2 출력단 트랜지스터에 전류미러로서 접속된 제2 특정 트랜지스터
    를 포함하고,
    상기 출력신호 및 기준신호에 따라, 상기 푸시-풀 동작시 상기 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 MOS형 트랜지스터인 것을 특징으로 하는 PLL 회로.
  10. 반도체 장치에 있어서,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터;
    도전형이 서로 반대이고, 각각 제1 및 제2 입력단자에 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍;
    상기 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원;
    상기 제1 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제1 전류미러회로;
    상기 제2 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제2 전류미러회로;
    도전형이 서로 반대이고, 각각 제3 및 제4 입력단자에 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍;
    상기 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원;
    상기 제3 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제3 전류미러회로; 및
    상기 제4 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제4 전류미러회로
    를 포함하며,
    상기 제1 출력단 트랜지스터는 상기 제1 전류미러회로에 포함되고,
    상기 제2 출력단 트랜지스터는 상기 제4 전류미러회로에 포함되고,
    상기 제3 출력단 트랜지스터는 상기 제3 전류미러회로에 포함되고,
    상기 제4 출력단 트랜지스터는 상기 제2 전류미러회로에 포함되며,
    상기 출력신호 및 기준신호에 따라, 상기 푸시-풀 동작시 상기 제1 및 제2 출력단 트랜지스터를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. PLL 회로에서 사용되며, 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 제1 출력신호 및 상기 제1 출력신호가 반전된 제2 출력신호를 발생하여 상기 제1 및 제2 출력신호에 따라 VCO를 구동하는 전하펌프회로로서,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터;
    도전형이 서로 반대이고, 상기 상승지시 신호 및 상기 상승지시 신호가 반전된 상승지시 반전신호가 전송되는 제1 및 제2 입력단자에 각각 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍;
    상기 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원;
    상기 제1 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제1 전류미러회로;
    상기 제2 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제2 전류미러회로;
    도전형이 서로 반대이고, 상기 하강지시 신호 및 상기 하강지시 신호가 반전된 하강지시 반전신호가 전송되는 제3 및 제4 입력단자에 각각 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍;
    상기 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원;
    상기 제3 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제3 전류미러회로; 및
    상기 제4 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제4 전류미러회로
    를 포함하며,
    상기 제1 출력단 트랜지스터는 상기 제1 전류미러회로에 포함되고,
    상기 제2 출력단 트랜지스터는 상기 제4 전류미러회로에 포함되고,
    상기 제3 출력단 트랜지스터는 상기 제3 전류미러회로에 포함되고,
    상기 제4 출력단 트랜지스터는 상기 제2 전류미러회로에 포함되고,
    상기 제1 내지 제4 전류미러회로를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 전하펌프회로.
  13. 삭제
  14. 제12항에 있어서,
    상기 제1 및 제3 정전류원에 각각 병렬접속된 제5 및 제6 정전류원을 더 포함하고,
    상기 전류오차 보상회로는 상기 제1 출력신호와 제2 출력신호 사이의 평균값을 나타내는 신호와 설정신호 사이의 차에 대응하는 제어신호를 발생하고,
    상기 제5 및 제6 정전류원은 상기 제어신호에 응답하여 상기 제1 및 제3 차동 트랜지스터쌍으로 전송되는 전류의 값을 변경시키는 것을 특징으로 하는 전하펌프회로.
  15. PLL 회로에 있어서,
    위상비교기;
    VCO; 및
    상기 위상비교기로부터 전송된 상승지시 신호 및 하강지시 신호에 응답하여 제1 출력신호 및 상기 제1 출력신호가 반전된 제2 출력신호를 발생하여 상기 제1 및 제2 출력신호에 따라 상기 VCO를 구동하는 전하펌프회로
    를 포함하고,
    상기 전하펌프회로는,
    제1 전원과 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 제1 출력신호를 발생하는 제1 및 제2 출력단 트랜지스터;
    상기 제1 전원과 상기 제2 전원 사이에 상호 직렬접속되고 푸시-풀 동작의 결과로서 상기 제2 출력신호를 발생하는 제3 및 제4 출력단 트랜지스터;
    도전형이 서로 반대이고, 상기 상승지시 신호 및 상기 상승지시 신호가 반전된 상승지시 반전신호가 전송되는 제1 및 제2 입력단자에 각각 접속된 제어전극을 갖는 제1 및 제2 차동 트랜지스터쌍;
    상기 제1 및 제2 차동 트랜지스터쌍에 각각 접속된 제1 및 제2 정전류원;
    상기 제1 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제1 전류미러회로;
    상기 제2 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제2 전류미러회로;
    도전형이 서로 반대이고, 상기 하강지시 신호 및 상기 하강지시 신호가 반전된 하강지시 반전신호가 전송되는 제3 및 제4 입력단자에 각각 접속된 제어전극을 갖는 제3 및 제4 차동 트랜지스터쌍;
    상기 제3 및 제4 차동 트랜지스터쌍에 각각 접속된 제3 및 제4 정전류원;
    상기 제3 차동 트랜지스터쌍과 상기 제1 전원 사이에 접속된 제3 전류미러회로; 및
    상기 제4 차동 트랜지스터쌍과 상기 제2 전원 사이에 접속된 제4 전류미러회로를 포함하고,
    상기 제1 출력단 트랜지스터는 상기 제1 전류미러회로에 포함되고,
    상기 제2 출력단 트랜지스터는 상기 제4 전류미러회로에 포함되고,
    상기 제3 출력단 트랜지스터는 상기 제3 전류미러회로에 포함되고,
    상기 제4 출력단 트랜지스터는 상기 제2 전류미러회로에 포함되고,
    상기 제1 내지 제4 전류미러회로를 통해 각각 흐르는 전류의 오차를 보상하는 전류오차 보상회로를 더 포함하는 것을 특징으로 하는 PLL 회로.
  16. 삭제
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