JPH10190455A - チャージポンプ回路 - Google Patents

チャージポンプ回路

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JPH10190455A
JPH10190455A JP8348244A JP34824496A JPH10190455A JP H10190455 A JPH10190455 A JP H10190455A JP 8348244 A JP8348244 A JP 8348244A JP 34824496 A JP34824496 A JP 34824496A JP H10190455 A JPH10190455 A JP H10190455A
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JP
Japan
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transistor
current source
signal
supplied
error signal
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JP8348244A
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Inventor
Kimiko Goto
貴美子 後藤
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Texas Instruments Japan Ltd
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Texas Instruments Japan Ltd
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Abstract

(57)【要約】 【課題】スイッチングノイズを低減できるチャージポン
プ回路を提供する。 【解決手段】出力用のPMOSトランジスタP131およびNMOS
トランジスタN131と、ソースがVCCの供給ラインに接続
され、ゲートおよびドレインがトランジスタP131 のゲ
ートに接続されたPMOSトランジスタP132と、トランジス
タP132のドレインと電流源I132との間に接続され、ゲー
トに信号SUPBが供給されるNMOSトランジスタN133と、ソ
ースがGND に接続され、ゲートおよびドレインがトラン
ジスタN131のゲートに接続されたNMOSトランジスタN132
と、トランジスタN132のゲートと電流源I131との間に接
続され、ゲートに信号SDNBが供給されるPMOSトランジス
タP135と、VCCの供給ラインと電流源I132との間に接続
され、ゲートに信号SUP が供給されるNMOSトランジスタ
N134と、GND と電流源I131との間に接続され、ゲートに
信号SDN が供給されるPMOSトランジスタP136とを設け
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、PLL(Phase Loc
ked Loop) 回路による周波数シンセサイザ等に用いられ
るチャージポンプ回路に関するものである。
【0002】
【従来の技術】図2は、一般的なPLL周波数シンセサ
イザの構成例を示すブロック図である。この周波数シン
セサイザ10は、電圧制御発振器(VCO;Voltage Control
Oscillator)11、位相比較回路(P/C)12、チャ
ージポンプ回路(C/P)13、ローパスフィルタ(L
PF)14により構成されている。
【0003】このような構成において、位相比較回路1
2では、VCO11の出力信号S11の位相と基準周波
数fr の基準信号Sref の位相が比較される。比較の結
果、VCO11の出力信号S11の位相が基準信号Sre
f の位相より遅れているときには第1の誤差信号(アッ
プ信号)SUPがローレベルで、進んでいるときには第
2の誤差信号(ダウン信号)SDNがハイレベルでチャ
ージポンプ回路13に出力される。
【0004】チャージポンプ回路13では、誤差信号S
UPまたはSDNに応じてVCO11の入力電位、すな
わち発振周波数を制御するための信号S13が生成され
る。この信号S13がローパスフィルタ14を介してV
CO11にフィードバックされる。そして、VCO11
の出力信号S11と基準信号Sref の位相差が零になっ
たとき、ロック状態となり上述したフィードバックルー
プが安定する。
【0005】ところで、チャージポンプ回路13は、一
般的に、図3に示すような定電流源方式のものが用いら
れる。この定電流源方式のチャージポンプ回路13は、
基本的には、電源電圧VCCの供給ラインに接続された電
流源I131 、電流源I131 と出力ノードNDOUT との間
に接続され、ゲートがアップ信号SUPの入力ラインに
接続されたpチャネルMOS(PMOS)トランジスタ
P131 、接地ラインに接続された電流源I132、および
電流源I132 と出力ノードNDOUT との間に接続され、
ゲートがダウン信号SDNの入力ラインに接続されたn
チャネルMOS(NMOS)トランジスタN131 により
構成される。そして、アップ信号SUPがアクティブの
ローレベル、ダウン信号SDNが非アクティブのローレ
ベルの場合には、出力ノードNDOUT に電流を供給する
かたちで制御信号S13が出力される。一方、アップ信
号SUPが非アクティブのハイレベル、ダウン信号SD
Nがアクティブのハイレベルの場合には、出力ノードN
DOUT から電流を引き込むかたちで制御信号S13が出
力される。
【0006】図4は、従来よく用いられている定電流源
方式のチャージポンプ回路13aの具体的な構成例を示
す回路図である。この回路はカレントミラー回路を用い
ている。すなわち、PMOSトランジスタP131 のソー
スと電源電圧VCCの供給ラインとの間にPMOSトラン
ジスタP132 を接続し、NMOSトランジスタN131 の
ソースと接地ラインGNDとの間にNMOSトランジス
タN132 を接続し、電源電圧VCCの供給ラインと接地ラ
インGNDとの間にPMOSトランジスタP133および
NMOSトランジスタN133 を直列に接続し、さらに、
電源電圧VCCの供給ラインと電流源I133 との間にPM
OSトランジスタP134 を接続し、さらに、電流源I13
3 に接続されたPMOSトランジスタP134 のドレイン
をPMOSトランジスタP132 〜P134 のゲートに接続
するとともに、NMOSトランジスタN133 のドレイン
をNMOSトランジスタN132 およびN133 のゲートに
接続して構成されている。
【0007】
【発明が解決しようとする課題】ところが、図4のチャ
ージポンプ回路13aでは、位相比較回路12からアッ
プ信号SUPおよびダウン信号SDNの入力されたとき
に、PMOSトランジスタP131 またはNMOSトラン
ジスタN131 の寄生容量により、トランジスタのスイッ
チング時に設定値以上の電流が、図5中矢印Aで示すよ
うに、いわゆるオーバーシュートのようにして現れ、し
ばらくしてから20μA程度に安定することから、ロー
パスフィルタ14に正確な一定信号(電流)を流すこと
ができないという不利益があった。その結果、PLL周
波数シンセサイザの出力にジッタが生じる等の不都合が
あった。
【0008】本発明は、かかる事情に鑑みてなされたも
のであり、その目的、スイッチングノイズを低減でき、
ひいては採用されるPLL回路の出力へのジッタの発生
を防止できるチャージポンプ回路を提供することにあ
る。
【0009】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、発振手段の発振信号と基準信号との位相
差に基づいていずれかがアクティブとなる第1の誤差信
号または第2の誤差信号を受けて、上記発振手段の発振
周波数を制御するための制御信号を生成して供給するチ
ャージポンプ回路であって、第1の電源に接続された第
1の電流源と、第2の電源に接続された第2の電流源
と、第1の電源と出力ノードとの間に接続されている第
1導電型(P型)の第1のトランジスタと、第2の電源
と出力ノードとの間に接続されている第2導電型(N
型)の第2のトランジスタと、一方の入出力端子が上記
第1の電源に接続され、制御端子および他方の入出力端
子が上記第1のトランジスタの制御端子に接続されてい
る第1導電型(P型)の第3のトランジスタと、上記第
3のトランジスタの他方の入出力端子と上記第2の電流
源との間に接続され、制御端子に上記第1の誤差信号が
アクティブレベルで供給されたときに導通状態となる第
2導電型(N型)の第4のトランジスタと、一方の入出
力端子が上記第2の電源に接続され、制御端子および他
方の入出力端子が上記第2のトランジスタの制御端子に
接続されている第2導電型(N型の)第5のトランジス
タと、上記第5のトランジスタの他方の入出力端子と上
記第1の電流源との間に接続され、制御端子に上記第2
の誤差信号がアクティブレベルで供給されたときに導通
状態となる第1導電型(P型)の第6のトランジスタと
を有する。
【0010】また、本発明では、上記第1の電源と上記
第2の電流源との間に接続され、制御端子へ非アクティ
ブレベルの第1の誤差信号が供給されときに導通状態と
なる第7のトランジスタと、上記第2の電源と上記第1
の電流源との間に接続され、制御端子へ非アクティブレ
ベルの第2の誤差信号が供給されたときに導通状態とな
る第8のトランジスタとを有し、上記第4のトランジス
タと第7のトランジスタの制御端子には逆相の第1の誤
差信号が供給され、上記第6のトランジスタと第8のト
ランジスタの制御端子には逆相の第2の誤差信号が供給
される。
【0011】本発明のチャージポンプ回路によれば、た
とえば第1の誤差信号がアクティブレベルで入力されて
いるとき、第2の誤差信号は非アクティブレベルで第8
のトランジスタの制御端子に供給されるとともに、その
反転信号が第6のトランジスタの制御端子に供給され
る。その結果、第8にトランジスタが導通状態に保持さ
れ、第6のトランジスタが非導通状態に保持される。し
たがって、第8のトランジスタに第1の電流源のよる定
電流が流れ、また第6のトランジスタは非導通状態にあ
ることから電流は流れず、第2のトランジスタも非導通
状態に保持される。
【0012】一方、アクティブレベルの第1の誤差信号
は第7のトランジスタの制御端子に供給され、その反転
信号が第4のトランジスタの制御端子に供給される。そ
の結果、第7のトランジスタが非導通状態に保持され、
第4のトランジスタが導通状態に保持される。したがっ
て、第2の電流源の定電流は、第3のトランジスタから
流れる。この場合、第3のトランジスタの制御端子が第
1のトランジスタの制御端子に接続されており、また、
かつ両トランジスタのトランジスタサイズを同じに設定
すれば第1のトランジスタにも第2の電流源による電流
と同じ電流が流れる。このときの電流は、第2の電流源
と第3のトランジスタのトランジスタサイズの比には影
響を受けないため、第1および第2のトランジスタを第
2の電流源による電流を流すことができる最小サイズに
することができ、寄生容量を小さくできる。また、第1
の誤差信号と第2の誤差信号のスイッチングが直接第1
のトランジスタにかかわっていないことから、従来回路
のようなスイッチングによる電流のオーバーシュートが
なくなる。
【0013】
【発明の実施の形態】図1は、本発明に係るチャージポ
ンプ回路の一実施形態を示すブロック図である。なお、
このチャージポンプ回路13bは、図2に示すPLL周
波数シンセサイザのチャージポンプ回路として適用さ
れ、図1においては、従来例を示す図4と同一構成部分
は同一符号をもって表している。
【0014】すなわち、チャージポンプ回路13bは、
PMOSトランジスタP131 (第1のトランジスタ),
P132 (第3のトランジスタ),P135 (第6のトラン
ジスタ),P136 (第8のトランジスタ)、NMOSト
ランジスタN131 (第2のトランジスタ),N132 (第
5のトランジスタ),N133 (第4のトランジスタ),
N134 (第7のトランジスタ)、第1の電流源I141 、
および第2の電流源I142 により構成されている。ま
た、PMOSトランジスタP131 とP132 のトランジス
タサイズは同じに設定されている。同様に、NMOSト
ランジスタN131 とN132 のトランジスタサイズも同じ
に設定されている。
【0015】PMOSトランジスタP131 ,P132 のソ
ース、NMOSトランジスタN134のドレインおよび第
1の電流源I131 は電源電圧VCCの供給ライン(第1の
電源)に接続され、NMOSトランジスタN1131 ,N
132 のソース、PMOSトランジスタP136 のドレイ
ン、および第2の電流源I132 は接地ラインGND(第
2の電源)に接続されている。PMOSトランジスタP
131 のドレインおよびNMOSトランジスタN131 のド
レインが出力ノードNDOUT に接続されている。PMO
SトランジスタP131のゲートはPMOSトランジスタ
P132 のゲートおよびドレインに接続され、その接続点
はNMOSトランジスタN133 のドレインに接続されて
いる。そして、NMOSトランジスタN133 ,N134 の
ソース同士が接続され、その接続点が第2の電流源I13
2 に接続されている。また、NMOSトランジスタN13
1 のゲートがNMOSトランジスタN132 のゲートおよ
びドレインに接続され、その接続点はPMOSトランジ
スタP135 のドレインに接続されている。そして、PM
OSトランジスタP135 ,P136 のソース同士が接続さ
れ、その接続点が第1の電流源I131 に接続されてい
る。
【0016】このような構成において、第7のトランジ
スタとしてのNMOSトランジスタN134 のゲートにア
ップ信号(第1の誤差信号)SUPが供給され、第4の
トランジスタとしてのNMOSトランジスタN133 のゲ
ートにアップ信号SUPと逆相の反転アップ信号SUP
Bが供給される。また、第8のトランジスタとしてのP
MOSトランジスタP136 のゲートにダウン信号(第2
の誤差信号)SDNが供給され、第6のトランジスタと
してのPMOSトランジスタP135 のゲートにダウン信
号SDNと逆相の反転ダウン信号SDNBが供給され
る。
【0017】次に、上記構成による動作を説明する。な
お、ここでは図示しない位相比較回路からアップ信号S
UPがアクティブのローレベルで出力されているとき、
すなわち、基準信号VreffよりVCOの出力信号が遅れ
ているときを例に説明する。この場合、ダウン信号SD
Nは非アクティブのローレベルでPMOSトランジスタ
P136 のゲートに供給されるとともに、その反転アップ
信号SDNBがハイレベルでPMOSトランジスタP13
5 のゲートに供給される。その結果、PMOSトランジ
スタP136 が導通状態に保持され、PMOSトランジス
タP135 が非導通状態に保持される。したがって、PM
OSトランジスタP136 に第1の電流源I141 のよる定
電流I1が流れ、またPMOSトランジスタP135 は非
導通状態にあることから電流I1は流れず、NMOSト
ランジスタN131 も非導通状態に保持される。
【0018】一方、ローレベルのアップ信号SUPはN
MOSトランジスタN134 のゲートに供給され、その反
転アップ信号SUPBがハイレベルでNMOSトランジ
スN133 のゲートに供給される。その結果、NMOSト
ランジスタN134 が非導通状態に保持され、NMOSト
ランジスタN133 が導通状態に保持される。したがっ
て、第2の電流源I142 の定電流I2は、PMOSトラ
ンジスタP132 から流れる。この場合、PMOSトラン
ジスタP132 のゲートがPMOSトランジスタP131 の
ゲートに接続され、かつ両トランジスタのトランジスタ
サイズは同じに設定されていることから、PMOSトラ
ンジスタP131 にもI2なる電流が流れる。このとき、
I2の電流は、第2の電流源I142 とPMOSトランジ
スタP132のトランジスタサイズの比には影響を受けな
いため、PMOSトランジスタP131 ,P132 を電流I
2を流すことができる最小サイズにすることができ、寄
生容量を小さくできる。
【0019】このように、アップ信号SUPと反転アッ
プ信号SUPBのスイッチングが直接PMOSトランジ
スタP131 にかかわっていないことから、図4に示す従
来回路のようにスイッチングによる電流のオーバーシュ
ートがなくなり、正確な制御信号S13が出力される。
【0020】図5に、図1の回路のスパイスシミュレー
ション結果を曲線Bとして示す。図5に示すように、ア
ップ信号SUPのスイッチング時にPMOSトランジス
タP131 には、従来の回路では曲線Aで示すように、設
定値20μAに対して約16倍の330μAの電流が流
れているが、本回路の場合、オーバーシュートは全くみ
られていない。
【0021】以上説明したように、本実施形態によれ
ば、電源電圧VCCの供給ラインにに接続された第1の電
流源I141 と、接地ラインGNDに接続された第2の電
流源I142 と、電源電圧VCCの供給ラインと出力ノード
NDOUT との間に接続されたPMOSトランジスタP13
1 と、接地ラインGNDと出力ノードNDOUT との間に
接続されたNMOSトランジスタN131 と、ソースが電
源電圧VCCの供給ラインに接続され、ゲートおよびドレ
インがPMOSトランジスタP131 のゲートに接続され
たPMOSトランジスタP132 と、PMOSトランジス
タP132 のドレインと第2の電流源I142 との間に接続
され、ゲートに反転アップ信号SUPBが供給されるN
MOSトランジスタN133 と、ソースが接地ラインGN
Dに接続され、ゲートおよびドレインがNMOSトラン
ジスタN131 のゲートに接続されたNMOSトランジス
タN132 と、NMOSトランジスタN132 のゲートと第
1の電流源I141 との間に接続され、ゲートに反転ダウ
ン信号SDNBが供給されるPMOSトランジスタP13
5 と、電源電圧VCCの供給ラインと第2の電流源I142
との間に接続され、ゲートにアップ信号SUPが供給さ
れるNMOSトランジスタN134 と、接地ラインGND
と第1の電流源I141 との間に接続され、ゲートにダウ
ン信号SDNが供給されるPMOSトランジスタP136
とによりチャージポンプ回路を構成したので、スイッチ
ングノイズの発生を防止でき、ひいては採用されるPL
L回路の出力へのジッタの発生を防止できる。
【0022】なお、本実施形態では、MOS系回路を用
いたチャージポンプ回路を例に説明したが、バイポーラ
トランジスタを用いたチャージポンプ回路にも本発明が
適用できることはいうまでもない。
【0023】
【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路によれば、スイッチングノイズの発生を防止
でき、ひいては採用されるPLL回路の出力へのジッタ
の発生を防止できる。
【図面の簡単な説明】
【図1】本発明に係るチャージポンプ回路の一実施形態
を示すブロック図である。
【図2】一般的なPLL周波数シンセサイザの構成例を
示すブロック図である。
【図3】一般的な定電流源方式のチャージポンプ回路の
基本構成を示す回路図である。
【図4】従来のチャージポンプ回路の構成例を示す回路
図である。
【図5】図1および図4の回路のシミュレーション結果
を示す図である。
【符号の説明】
10…PLL周波数シンセサイザ 11…VCO 12…位相比較回路 13…チャージポンプ回路 P131 …第1のトランジスタとしてのPMOSトランジ
スタ P132 …第3のトランジスタとしてのPMOSトランジ
スタ P135 …第6のトランジスタとしてのPMOSトランジ
スタ P136 …第8のトランジスタとしてのPMOSトランジ
スタ N131 …第2のトランジスタとしてのNMOSトランジ
スタ N132 …第5のトランジスタとしてのNMOSトランジ
スタ N133 …第4のトランジスタとしてのNMOSトランジ
スタ N136 …第7のトランジスタとしてのNMOSトランジ
スタ 14…ローパスフィルタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 発振手段の発振信号と基準信号との位相
    差に基づいていずれかがアクティブとなる第1の誤差信
    号または第2の誤差信号を受けて、上記発振手段の発振
    周波数を制御するための制御信号を生成して供給するチ
    ャージポンプ回路であって、 第1の電源に接続された第1の電流源と、 第2の電源に接続された第2の電流源と、 第1の電源と出力ノードとの間に接続されている第1の
    トランジスタと、 第2の電源と出力ノードとの間に接続されている第2の
    トランジスタと、 一方の入出力端子が上記第1の電源に接続され、制御端
    子および他方の入出力端子が上記第1のトランジスタの
    制御端子に接続されている第3のトランジスタと、 上記第3のトランジスタの他方の入出力端子と上記第2
    の電流源との間に接続され、制御端子に上記第1の誤差
    信号がアクティブレベルで供給されたときに導通状態と
    なる第4のトランジスタと、 一方の入出力端子が上記第2の電源に接続され、制御端
    子および他方の入出力端子が上記第2のトランジスタの
    制御端子に接続されている第5のトランジスタと、 上記第5のトランジスタの他方の入出力端子と上記第1
    の電流源との間に接続され、制御端子に上記第2の誤差
    信号がアクティブレベルで供給されたときに導通状態と
    なる第6のトランジスタとを有するチャージポンプ回
    路。
  2. 【請求項2】 上記第1の電源と上記第2の電流源との
    間に接続され、制御端子へ非アクティブレベルの第1の
    誤差信号が供給されときに導通状態となる第7のトラン
    ジスタと、 上記第2の電源と上記第1の電流源との間に接続され、
    制御端子へ非アクティブレベルの第2の誤差信号が供給
    されたときに導通状態となる第8のトランジスタとを有
    し、 上記第4のトランジスタと第7のトランジスタの制御端
    子には逆相の第1の誤差信号が供給され、 上記第6のトランジスタと第8のトランジスタの制御端
    子には逆相の第2の誤差信号が供給される請求項1記載
    のチャージポンプ回路。
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