JP2002271176A

JP2002271176A - 電圧制御発振回路

Info

Publication number: JP2002271176A
Application number: JP2001062420A
Authority: JP
Inventors: Yuji Sakura; 裕司櫻
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】温度の変化や、回路を構成する素子の特性の
ばらつきの発振周波数への影響を抑える。【解決手段】論理信号Ｃ１が“Ｈ”、論理信号Ｃ２が
“Ｌ”の場合、スイッチ回路１１は導通状態、スイッチ
回路２１は非導通状態になる。このとき、ＰＭＯＳトラ
ンジスタ１６のゲートには演算増幅器３１の出力の電位
が与えられているので、そのドレイン電流Ｉｃ１がＮＭ
ＯＳトランジスタ３５のドレインに与えられる。ＰＭＯ
Ｓトランジスタ２６はゲートが電源にプルアップされて
いるので、ドレイン電流Ｉｃ２は遮断される。ＮＭＯＳ
トランジスタ３５のソース・ドレイン間には電流（Ｉｄ
ｓ１＋Ｉｃ１）が流れるので、リングオシレータ回路５
０には電流（Ｉｒｅｆ１＋Ｉｃ１）が供給される。論理
信号Ｃ１，Ｃ２に応じてリングオシレータ回路５０に供
給する電流を変化させ、発振周波数を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧制御発振回路
に関する。

【０００２】

【従来の技術】一定周期の基準クロックに対して正確な
周波数追尾を行う回路として、位相ロックループが知ら
れている。図７は、一般的な位相ロックループのブロッ
ク図である。図７の位相ロックループにおいては、制御
電圧ＶＩＮに応じて発振周波数が変化する電圧制御発振
回路１００と、電圧制御発振回路１００の出力信号の周
波数を分周する分周回路２００と、水晶発振回路などが
出力する基準クロックＲＣＬＫと分周回路２００の出力
との位相を比較する位相比較回路（又は周波数を比較す
る周波数比較回路）３００と、位相比較回路３００の出
力ＣＰＩＮを制御電圧に変換するチャージポンプ回路４
００と、この制御電圧を電圧制御発振回路１００に与え
るフィルタ５００とで閉ループが構成されている。

【０００３】図８は、従来のリングオシレータ型の電圧
制御発振回路１００の回路図である。この電圧制御発振
回路１００は、図７のような位相ロックループに用いら
れる。電圧電流変換回路９３０内の演算増幅器３１の逆
相入力端子には発振周波数制御電圧ＶＩＮが与えられ、
正相入力端子は抵抗３２を介して接地されている。ｐ形
ＭＯＳ（metal oxide semiconductor）トランジスタ３
３のソースは電源に、ゲートは演算増幅器３１の出力
に、ドレインは演算増幅器３１の正相入力に接続されて
いる。

【０００４】ｐ形ＭＯＳトランジスタ３４のソースは電
源に、ゲートは演算増幅器３１の出力に接続され、ｎ形
ＭＯＳトランジスタ３５のソースは接地され、ゲート及
びドレインはｐ形ＭＯＳトランジスタ３４のドレインに
接続されている。すなわち、ｐ形ＭＯＳトランジスタ３
３及び３４はカレントミラー回路を構成しているので、
抵抗３２を流れる電流ＩＲとｐ形ＭＯＳトランジスタ３
４を流れる電流Ｉｄｓ１とは等しい。

【０００５】同様に、ｎ形ＭＯＳトランジスタ３５及び
３６はカレントミラー回路を構成しているので、電流Ｉ
ｄｓ１とｎ形ＭＯＳトランジスタ３６を流れる電流Ｉｄ
ｓ２とは等しい。また、ｐ形ＭＯＳトランジスタ３７及
び３８はカレントミラー回路を構成しているので、電流
Ｉｄｓ２とｐ形ＭＯＳトランジスタ３８を流れる電流Ｉ
ｒｅｆとは等しい。電流Ｉｒｅｆはリングオシレータ回
路５０に供給される。

【０００６】リングオシレータ回路５０の発振周波数
は、電流Ｉｒｅｆの大きさによって変化する。すなわ
ち、発振周波数制御電圧ＶＩＮを大きくすれば、電流Ｉ
ｒｅｆが増加し、発振周波数が上昇する。発振周波数制
御電圧ＶＩＮを小さくすれば、電流Ｉｒｅｆが減少し、
発振周波数が下降する。

【０００７】図８の電圧制御発振回路１００において、
パワーダウン用の回路を更に備えたものについて説明す
る。図９は、従来のパワーダウン用の回路及び図８の電
圧電流変換回路９３０内の発振周波数ゲイン調整回路４
０の回路図である。通常動作状態では、制御信号ＮＰＯ
ＷＤが電源電位ＶＤＤとなっているので、パワーダウン
用の回路としてのｐ形ＭＯＳトランジスタ９１のソース
・ドレイン間は非導通状態である。演算増幅器３１の逆
相入力端子電圧ＶＩＮと正相入力端子電圧Ｖｒとは等し
くなるので、ｐ形ＭＯＳトランジスタ３３のソース・ド
レイン間には、電流ＩＲ＝Ｖｒ／Ｒが流れる。

【０００８】パワーダウン状態では、制御信号ＮＰＯＷ
Ｄが接地レベルとなり、ｐ形ＭＯＳトランジスタ９１の
ソース・ドレイン間が導通状態になるので、演算増幅器
３１の出力が電源電位ＶＤＤに昇圧される。すると、ｐ
形ＭＯＳトランジスタ３３のソース・ドレイン間は非導
通状態になる。

【０００９】ここで、パワーダウン状態及びその前後の
通常動作状態における、ＰＭＯＳトランジスタ３３のゲ
ート電圧を図５（ａ）に破線で示す。パワーダウン状態
では、演算増幅器３１の出力電圧が電源電圧ＶＤＤに昇
圧されているので、通常動作に移行する際には、制御信
号ＮＰＯＷＤが電源電圧ＶＤＤとなってから、演算増幅
器３１及びＰＭＯＳトランジスタ３３のゲート電圧が通
常動作状態に移行するまでの復帰期間Ｔ０を要する。つ
まり、電圧制御発振回路１００にパワーダウン用の回路
として図９のｐ形ＭＯＳトランジスタ９１を用いた場合
には、電圧電流変換回路９３０が安定するまで復帰期間
Ｔ０を要する。

【００１０】

【発明が解決しようとする課題】一般に、ＭＯＳトラン
ジスタの相互コンダクタンスは温度の上昇に伴って小さ
くなる。このため、周辺温度が上昇すると、各ＭＯＳト
ランジスタの駆動能力が低下してソース・ドレイン間電
流が小さくなり、その結果、図８の電圧制御発振回路に
おいては、自己発振周波数が低くなる。すなわち、温度
が変化した場合に発振周波数が安定しないという問題が
ある。したがって、この電圧制御発振回路を位相ロック
ループに用いる場合には、周辺温度が変化すると位相ロ
ックループの同期がはずれる恐れがある。

【００１１】また、電圧制御発振回路を構成する素子の
特性のばらつきのため、発振周波数が一定しないという
問題もある。

【００１２】また、異なる周波数の信号を出力させたい
場合は、位相ロックループを用いて分周回路２００の分
周比を変えればよいが、電圧制御発振回路１００の他に
分周回路２００、位相比較回路（又は周波数比較回路）
３００、チャージポンプ回路４００及びフィルタ５００
が必要となるので、回路規模が増大し、かつ、消費電力
も増大する。

【００１３】また、電圧制御発振回路１００にパワーダ
ウン用の回路として図９のｐ形ＭＯＳトランジスタ９１
を用いた場合には、パワーダウン状態から通常動作状態
に移行する際に、演算増幅器の出力電圧が安定するまで
の復帰期間Ｔ０が長いため、発振周波数が安定するまで
の時間が長くなり、その間不要な電力を消費するといっ
た問題がある。

【００１４】本発明は、温度の変化や、回路を構成する
素子の特性のばらつきの発振周波数への影響を抑えるこ
とができる電圧制御発振回路を提供することを課題とす
る。

【００１５】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、電圧制御発振回路
として、発振周波数制御電圧を電流に変換して出力する
電圧電流変換回路と、前記発振周波数制御電圧に応じた
電流を、入力された論理信号に従って前記電圧電流変換
回路との間で入出力し、この入出力する電流に相当する
量だけ前記電圧電流変換回路が出力する電流を変化させ
る可変電流源回路と、前記電圧電流変換回路が出力する
電流によって駆動される奇数個のインバータが、ループ
状に直列に接続されたリングオシレータ回路とを備え、
前記インバータのうちの１つの出力を出力信号とし、前
記論理信号に応じて前記リングオシレータ回路の発振周
波数を変更するものである。

【００１６】請求項１の発明によると、発振周波数を変
更することができるので、温度変化が生じても、それを
打ち消して発振周波数の変動を抑えることができる。こ
のため、周波数が安定した信号を得ることができる。ま
た、電圧制御発振回路のみでも安定した周波数の信号を
得ることができるので、位相ロックループを用いる必要
がない。このため、回路規模が小さくて済み、消費電力
を抑えることもできる。更に、論理信号の値（信号レベ
ル）を変更することによって、発振周波数を容易に変更
することができる。

【００１７】また、請求項２の発明では、請求項１に記
載の電圧制御発振回路において、前記電圧電流変換回路
は、逆相入力に前記発振周波数制御電圧が入力され、正
相入力が抵抗を介して接地された演算増幅器と、ソース
が電源に、ゲートが前記演算増幅器の出力に、ドレイン
が前記演算増幅器の正相入力に接続された第１のｐ形Ｍ
ＯＳ（metal oxide semiconductor）トランジスタと、
ソースが電源に、ゲートが前記演算増幅器の出力に接続
された第２のｐ形ＭＯＳトランジスタと、ソースが接地
され、ゲートとドレインとが前記第２のｐ形ＭＯＳトラ
ンジスタのドレインに接続された第１のｎ形ＭＯＳトラ
ンジスタと、ソースが接地され、ゲートが前記第１のｎ
形ＭＯＳトランジスタのゲートに接続された第２のｎ形
ＭＯＳトランジスタと、ソースが電源に、ゲートとドレ
インとが前記第２のｎ形ＭＯＳトランジスタのドレイン
に接続された第３のｐ形ＭＯＳトランジスタと、ソース
が電源に、ゲートが前記第３のｐ形ＭＯＳトランジスタ
のゲートに接続され、ドレインから前記発振周波数制御
電圧が変換された電流を出力する第４のｐ形ＭＯＳトラ
ンジスタとを備え、前記可変電流源回路が出力する電流
が前記第１のｎ形ＭＯＳトランジスタのドレインに与え
られていることを特徴とする。

【００１８】請求項２の発明によると、電圧電流変換回
路は、カレントミラー回路を有しているので、出力する
電流を、可変電流源回路との間で入出力する電流に相当
する量だけ変化させることができる。

【００１９】また、請求項３の発明では、請求項２に記
載の電圧制御発振回路において、前記可変電流源回路
は、ソースが電源に接続され、ドレインから前記電圧電
流変換回路に電流を出力するｐ形ＭＯＳトランジスタを
備え、前記論理信号に従い、前記演算増幅器の出力及び
電源のいずれか一方を当該ｐ形ＭＯＳトランジスタのゲ
ートに接続するように構成された電流源回路を備えたこ
とを特徴とする。

【００２０】請求項３の発明によると、可変電流源回路
は演算増幅器の出力に応じた電流を出力するので、発振
周波数をそのときの周波数の大きさに応じて変更するこ
とができる。

【００２１】また、請求項４の発明では、請求項３に記
載の電圧制御発振回路において、前記可変電流源回路
は、複数の論理信号を入力とし、前記複数の論理信号毎
にそれぞれ対応した前記電流源回路を複数備えたことを
特徴とする。

【００２２】請求項４の発明によると、入力される論理
信号に応じて発振周波数を変更することができる。

【００２３】また、請求項５の発明は、請求項２に記載
の電圧制御発振回路において、制御信号によって導通す
るか否かを制御されるスイッチ回路を更に備え、前記演
算増幅器の正相入力は、前記スイッチ回路を介して接地
されていることを特徴とする。

【００２４】請求項５の発明によると、パワーダウン状
態から通常動作状態に移行した場合に、発振周波数が安
定するまでの時間を短くすることができる。

【００２５】また、請求項６の発明では、請求項５に記
載の電圧制御発振回路において、前記スイッチ回路は、
前記制御信号が入力されるインバータと、ｎ形ＭＯＳト
ランジスタと、ｐ形ＭＯＳトランジスタとを備え、前記
インバータは、前記ｎ形ＭＯＳトランジスタのゲートと
前記ｐ形ＭＯＳトランジスタのゲートとの間に接続され
るものであり、当該スイッチ回路における電流の経路と
なる前記ｎ形ＭＯＳトランジスタのソース・ドレイン間
及び前記ｐ形ＭＯＳトランジスタのソース・ドレイン間
が導通するか否かが、前記制御信号によって制御される
ように構成されていることを特徴とする。

【００２６】請求項６の発明によると、パワーダウン状
態か否かを示す制御信号によって発振を停止することが
容易にできる。

【００２７】また、請求項７の発明では、請求項１に記
載の電圧制御発振回路において、前記電圧電流変換回路
は、正相入力に前記発振周波数制御電圧が入力され、逆
相入力が抵抗を介して接地された演算増幅器と、ゲート
が前記演算増幅器の出力に、ドレインが前記演算増幅器
の逆相入力に接続されたｎ形ＭＯＳトランジスタと、ソ
ースが電源に、ゲートとドレインとが前記ｎ形ＭＯＳト
ランジスタのドレインに接続されたｐ形ＭＯＳトランジ
スタと、ソースが電源に、ゲートが前記ｐ形ＭＯＳトラ
ンジスタのゲートに接続され、ドレインから前記発振周
波数制御電圧が変換された電流を出力するｐ形ＭＯＳト
ランジスタとを備えるものであり、前記可変電流源回路
は、前記電圧電流変換回路から電流を流出させるもので
あり、一端が前記演算増幅器の逆相入力に接続され、他
端が抵抗を介して接地され、前記論理信号によって導通
するか否かを制御されるスイッチ回路を備えていること
を特徴とする。

【００２８】請求項７の発明によると、より簡単な回路
で発振周波数の変更を行うことができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００３０】（第１の実施形態）図１は、本発明の第１
の実施形態に係る電圧制御発振回路の回路図である。図
１の電圧制御発振回路は、可変電流源回路１０と、電圧
電流変換回路３０と、リングオシレータ回路５０とを備
えている。

【００３１】可変電流源回路１０は、スイッチ回路１
１，２１と、ｐ形ＭＯＳトランジスタ（以下ではＰＭＯ
Ｓトランジスタと称する）１５，１６，２５，２６とを
備えている。

【００３２】電圧電流変換回路３０は、演算増幅器３１
と、抵抗３２と、第１〜第４のＰＭＯＳトランジスタ３
３，３４，３７，３８と、第１及び第２のＮＭＯＳトラ
ンジスタ３５，３６とを備えている。

【００３３】可変電流源回路１０において、スイッチ回
路１１は、ｎ形ＭＯＳトランジスタ（以下ではＮＭＯＳ
トランジスタと称する）１２と、ＰＭＯＳトランジスタ
１３と、インバータ１４とを備えている。スイッチ回路
２１は、ＮＭＯＳトランジスタ２２と、ＰＭＯＳトラン
ジスタ２３と、インバータ２４とを備えている。ＰＭＯ
Ｓトランジスタ１５，１６，２５，２６のソースは電源
に接続されている。

【００３４】スイッチ回路１１と、ＰＭＯＳトランジス
タ１５，１６とは電流源回路として動作する。この電流
源回路において、論理信号Ｃ１が、ＮＭＯＳトランジス
タ１２及びＰＭＯＳトランジスタ１５のゲート、並びに
インバータ１４に入力されている。ＰＭＯＳトランジス
タ１５のドレインは、ＰＭＯＳトランジスタ１６のゲー
トに接続されている。インバータ１４の出力は、ＰＭＯ
Ｓトランジスタ１３のゲートに接続されている。

【００３５】ＮＭＯＳトランジスタ１２及びＰＭＯＳト
ランジスタ１３は、トランスファーゲートとして動作
し、論理信号Ｃ１が高電位（以下では“Ｈ”と表記す
る）のときにのみ、電圧電流変換回路３０の演算増幅器
３１の出力がＰＭＯＳトランジスタ１６のゲートに与え
られるようになっている。また、ＰＭＯＳトランジスタ
１５は、論理信号Ｃ１が低電位（以下では“Ｌ”と表記
する）のときにのみソース・ドレイン間が導通し、ＰＭ
ＯＳトランジスタ１６のゲートに電源電位を与える。す
なわち、ＰＭＯＳトランジスタ１６のゲートには、論理
信号Ｃ１に応じて、演算増幅器３１の出力及び電源のい
ずれか一方を接続するようになっている。

【００３６】同様に、スイッチ回路２１と、ＰＭＯＳト
ランジスタ２５，２６とはもう１つの電流源回路として
動作する。この電流源回路において、論理信号Ｃ２が、
ＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２
５のゲート、並びにインバータ２４に入力されている。
ＰＭＯＳトランジスタ２５のドレインは、ＰＭＯＳトラ
ンジスタ２６のゲートに接続されている。インバータ２
４の出力は、ＰＭＯＳトランジスタ２３のゲートに接続
されている。

【００３７】ＮＭＯＳトランジスタ２２及びＰＭＯＳト
ランジスタ２３は、トランスファーゲートとして動作
し、論理信号Ｃ２が“Ｈ”のときにのみ、電圧電流変換
回路３０の演算増幅器３１の出力がＰＭＯＳトランジス
タ２６のゲートに与えられるようになっている。また、
ＰＭＯＳトランジスタ２５は、論理信号Ｃ２が“Ｌ”の
ときにのみソース・ドレイン間が導通し、ＰＭＯＳトラ
ンジスタ２６のゲートに電源電位を与える。すなわち、
ＰＭＯＳトランジスタ２６のゲートには、論理信号Ｃ２
に応じて、演算増幅器３１の出力及び電源のいずれか一
方を接続するようになっている。

【００３８】ＰＭＯＳトランジスタ１６，２６は、ゲー
トの電位に応じて、それぞれのドレイン電流Ｉｃ１，Ｉ
ｃ２を電圧電流変換回路３０に出力する。

【００３９】電圧電流変換回路３０は、発振周波数ゲイ
ン調整回路４０を有し、この発振周波数ゲイン調整回路
４０は、演算増幅器３１と、抵抗３２と、ＰＭＯＳトラ
ンジスタ３３とを備えている。演算増幅器３１の逆相入
力端子には、発振周波数制御電圧ＶＩＮが入力されてい
る。演算増幅器３１の正相入力端子は、ＰＭＯＳトラン
ジスタ３３のドレインに接続され、かつ、抵抗３２を介
して接地されている。演算増幅器３１の正相入力端子に
は、演算増幅器３１のイマージナリショート原理によ
り、発振周波数制御電圧ＶＩＮと同じ電圧Ｖｒ１が生じ
る。抵抗３２の抵抗値をＲとすると、抵抗３２及びＰＭ
ＯＳトランジスタ３３のソース・ドレイン間には、電流
ＩＲ１＝Ｖｒ１／Ｒが流れる。

【００４０】演算増幅器３１の出力端子は、ＰＭＯＳト
ランジスタ３３，３４のゲートに接続されている。ＰＭ
ＯＳトランジスタ３４のドレインは、ＮＭＯＳトランジ
スタ３５のドレイン及びゲートに接続されている。ＰＭ
ＯＳトランジスタ３３，３４，３７，３８のソースは電
源に接続されている。ＮＭＯＳトランジスタ３５，３６
のソースは接地されている。

【００４１】ここで、ＰＭＯＳトランジスタ３３及び３
４は、ほぼ同一の大きさであるとする。このとき、ＰＭ
ＯＳトランジスタ３３，３４はカレントミラー回路を構
成しているので、ＰＭＯＳトランジスタ３３のソース・
ドレイン間に流れる電流ＩＲ１と、ＰＭＯＳトランジス
タ３４のソース・ドレイン間に流れる電流Ｉｄｓ１とは
等しい。

【００４２】ＮＭＯＳトランジスタ３５のゲートは、Ｎ
ＭＯＳトランジスタ３６のゲートに接続され、ＮＭＯＳ
トランジスタ３６のドレインは、ＰＭＯＳトランジスタ
３７のドレイン及びゲート並びにＰＭＯＳトランジスタ
３８のゲートに接続されている。ＮＭＯＳトランジスタ
３５のドレインには、ＰＭＯＳトランジスタ１６，２６
のドレインが接続されており、ドレイン電流Ｉｃ１，Ｉ
ｃ２が流れ込むようになっている。ＰＭＯＳトランジス
タ１６，２６が非導通状態である場合には、ＮＭＯＳト
ランジスタ３５のソース・ドレイン間には電流Ｉｄｓ１
が流れる。

【００４３】ここで、ＮＭＯＳトランジスタ３５及び３
６は、ほぼ同一の大きさであるとする。このとき、ＮＭ
ＯＳトランジスタ３５，３６はカレントミラー回路を構
成しているので、ＮＭＯＳトランジスタ３５のソース・
ドレイン間に流れる電流Ｉｄｓ１と、ＮＭＯＳトランジ
スタ３６のソース・ドレイン間に流れる電流Ｉｄｓ２と
は等しい。

【００４４】また、ＰＭＯＳトランジスタ３７及び３８
は、ほぼ同一の大きさであるとする。このとき、ＰＭＯ
Ｓトランジスタ３７，３８はカレントミラー回路を構成
しているので、ＰＭＯＳトランジスタ３７のソース・ド
レイン間に流れる電流Ｉｄｓ２と、ＰＭＯＳトランジス
タ３８のソース・ドレイン間に流れるドレイン電流Ｉｒ
ｅｆ１とは等しい。ドレイン電流Ｉｒｅｆ１は、電圧電
流変換回路３０がリングオシレータ回路５０に出力する
電流である。

【００４５】リングオシレータ回路５０は、奇数個のイ
ンバータ５１，５２，…，５９を備えており、これらの
インバータ５１，５２，…，５９は、ループ状に直列に
接続されている。すなわち、インバータ５１等の出力が
次段のインバータ５２等の入力となるように、また、最
終段のインバータ５９の出力が初段のインバータ５１の
入力に帰還されるように接続されている。インバータ５
１，５２，…，５９を駆動する電源として、電圧電流変
換回路３０内のＰＭＯＳトランジスタ３８のドレインが
接続され、ドレイン電流Ｉｒｅｆ１が供給されている。
インバータ５９の出力は、図１の電圧制御発振回路の出
力信号ＯＵＴである。

【００４６】リングオシレータ回路５０の発振周波数
は、ＰＭＯＳトランジスタ３８のドレイン電流Ｉｒｅｆ
１に比例する。例えば、発振周波数制御電圧ＶＩＮを上
げれば電流ＩＲ１，Ｉｄｓ１，Ｉｄｓ２が増加し、電流
Ｉｒｅｆ１が増加するので、発振周波数が上昇する。発
振周波数制御電圧ＶＩＮを下げれば電流Ｉｒｅｆ１が減
少し、発振周波数が下降する。

【００４７】論理信号Ｃ１及びＣ２がともに“Ｌ”の場
合、スイッチ回路１１及び２１が非導通状態になる。こ
のとき、ＰＭＯＳトランジスタ１６及び２６のゲートは
ＰＭＯＳトランジスタ１５及び２５によって電源にプル
アップされているので、ＰＭＯＳトランジスタ１６及び
２６のドレイン電流Ｉｃ１及びＩｃ２が遮断される。し
たがって、リングオシレータ回路５０には、電流Ｉｒｅ
ｆ１が供給される。

【００４８】論理信号Ｃ１が“Ｈ”、論理信号Ｃ２が
“Ｌ”の場合、スイッチ回路１１は導通状態、スイッチ
回路２１は非導通状態になる。このとき、ＰＭＯＳトラ
ンジスタ１６のゲートには演算増幅器３１の出力の電位
が与えられるので、ＰＭＯＳトランジスタ１６のドレイ
ン電流Ｉｃ１がＮＭＯＳトランジスタ３５のドレインに
与えられる。ＰＭＯＳトランジスタ２６のゲートはＰＭ
ＯＳトランジスタ２５によって電源にプルアップされて
いるので、ＰＭＯＳトランジスタ２６のドレイン電流Ｉ
ｃ２は遮断される。ＮＭＯＳトランジスタ３５のソース
・ドレイン間には、電流（Ｉｄｓ１＋Ｉｃ１）が流れる
ので、リングオシレータ回路５０には、電流（Ｉｒｅｆ
１＋Ｉｃ１）が供給される。

【００４９】同様に、論理信号Ｃ１が“Ｌ”、論理信号
Ｃ２が“Ｈ”の場合、リングオシレータ回路５０には、
電流（Ｉｒｅｆ１＋Ｉｃ２）が供給される。論理信号Ｃ
１及びＣ２がともに“Ｈ”の場合、リングオシレータ回
路５０には、電流（Ｉｒｅｆ１＋Ｉｃ１＋Ｉｃ２）が供
給される。すなわち、可変電流源回路１０が電圧電流変
換回路３０に出力する電流Ｉｃ１，Ｉｃ２に相当する量
だけ、電圧電流変換回路３０が出力する電流が変化す
る。

【００５０】図２は、図１の電圧制御発振回路における
発振周波数制御電圧ＶＩＮと発振周波数との関係を示す
グラフである。ここでは、ＰＭＯＳトランジスタ１６及
び２６の大きさの違い等により、電流Ｉｃ１＜Ｉｃ２で
ある場合について示している。

【００５１】例えば、発振周波数制御電圧ＶＩＮが電圧
Ｖ１であるときは、論理信号Ｃ１及びＣ２が“Ｌ”であ
る場合の発振周波数はＦ１、論理信号Ｃ１，Ｃ２がそれ
ぞれ“Ｈ”，“Ｌ”である場合の発振周波数はＦ２、論
理信号Ｃ１，Ｃ２がそれぞれ“Ｌ”，“Ｈ”である場合
の発振周波数はＦ３、論理信号Ｃ１及びＣ２が“Ｈ”で
ある場合の発振周波数はＦ４である。

【００５２】一例として、発振周波数制御電圧ＶＩＮが
１．２５Ｖであるとき（２７℃時）、論理信号Ｃ１及び
Ｃ２が“Ｌ”の場合は発振周波数は８．４３ＭＨｚ、論
理信号Ｃ１，Ｃ２がそれぞれ“Ｈ”，“Ｌ”の場合は発
振周波数は１１．５６ＭＨｚ、論理信号Ｃ１及びＣ２が
“Ｈ”の場合は発振周波数は１２．３ＭＨｚになること
がシミュレーションにより確認されている。

【００５３】電流Ｉｃ１及びＩｃ２は、演算増幅器３１
の出力の電位に応じた電流であるので、発振周波数制御
電圧ＶＩＮに応じた電流である。したがって、論理信号
Ｃ１又はＣ２が“Ｈ”である場合に、論理信号Ｃ１及び
Ｃ２がともに“Ｌ”である場合と比べた発振周波数の増
加は、図２のように発振周波数制御電圧ＶＩＮに応じた
値となる。

【００５４】このように、図１の電圧制御発振回路は、
論理信号Ｃ１及びＣ２に応じて発振周波数制御電圧ＶＩ
Ｎと発振周波数との関係を変更することができる。した
がって、温度変化の影響を受けて発振周波数が変化した
り、回路を構成する素子の製造時等に生じた特性のばら
つきのために発振周波数がばらつく場合でも、論理信号
Ｃ１及びＣ２の値を変更することにより、発振周波数を
変更し、必要な周波数に合わせ込むことが容易にでき
る。

【００５５】また、図１の電圧制御発振回路は、論理信
号Ｃ１及びＣ２の値を変更すれば、図７のような位相ロ
ックループを用いることなく、容易に発振周波数を切り
換えることができる。このため、発振周波数を任意に切
り換えたい場合においても、位相ロックループを用いた
場合と比べると、回路の規模を小さくすることができ、
かつ、消費電力を減少させることができる。

【００５６】また、図１の電圧制御発振回路は、論理信
号を予め内部で設定しておくことにより、発振周波数の
帯域を容易に変更することができる。電圧制御発振回路
の外部から論理信号を与えて発振周波数の帯域を変更す
ることも容易にできる。

【００５７】本実施形態においては、可変電流源回路１
０が２つの論理信号を入力とする場合について説明した
が、論理信号の数は１つであっても、３つ以上であって
もよい。この場合、可変電流源回路１０は、論理信号毎
にそれぞれ対応した電流源回路を備えるようにすればよ
い。

【００５８】（第１の実施形態の変形例）本変形例で
は、図１の電圧制御発振回路において、電圧電流変換回
路３０内の発振周波数ゲイン調整回路４０と接地線との
間に、パワーダウン用のスイッチ回路を更に備えたもの
について説明する。

【００５９】図３は、第１の実施形態の変形例に係る電
圧制御発振回路のうち、パワーダウン用のスイッチ回路
６０及び発振周波数ゲイン調整回路４０の回路図であ
る。図３において、発振周波数ゲイン調整回路４０は図
１を参照して説明したものと同様である。スイッチ回路
６０は、ＮＭＯＳトランジスタ６１と、ＰＭＯＳトラン
ジスタ６２と、インバータ６３とを備え、制御信号ＮＰ
ＯＷＤが“Ｈ”のときにのみ、発振周波数ゲイン調整回
路４０の抵抗３２が接地線に接続されるように構成され
ている。

【００６０】本変形例の電圧制御発振回路が発振を続け
る通常動作状態では、制御信号ＮＰＯＷＤが“Ｈ”であ
るので、スイッチ回路６０において、ＮＭＯＳトランジ
スタ６１のゲート電圧は“Ｈ”に、ＰＭＯＳトランジス
タ６２のゲート電圧は“Ｌ”となり、いずれのトランジ
スタもソース・ドレイン間が導通状態になる。

【００６１】演算増幅器３１の正相入力端子電圧ＶＩＮ
と逆相入力端子電圧Ｖｒ２とは等しく、抵抗３２に流れ
る電流ＩＲ２は、Ｖｒ２／Ｒである。この電流ＩＲ２が
ＰＭＯＳトランジスタ３３のソース・ドレイン間に流
れ、演算増幅器３１の出力電圧はＶＯＰ１、ＰＭＯＳト
ランジスタ３３のゲート・ソース間電圧は（ＶＤＤ−Ｖ
ＯＰ１）となる（ＶＤＤは電源電圧）。電圧ＶＯＰ１は
ＰＭＯＳトランジスタ３４及びスイッチ回路１１，２１
にも与えられる。第１の実施形態で説明したように、図
１の電圧電流変換回路３０においてカレントミラー回路
を構成するＰＭＯＳトランジスタ３３，３４，３７，３
８及びＮＭＯＳトランジスタ３５，３６は、リングオシ
レータ回路５０への供給電流Ｉｒｅｆ１（＝ＩＲ２）を
生成する。

【００６２】パワーダウン状態では、制御信号ＮＰＯＷ
Ｄが“Ｌ”であるので、スイッチ回路６０において、Ｎ
ＭＯＳトランジスタ６１及びＰＭＯＳトランジスタ６２
はソース・ドレイン間が非導通状態になる。

【００６３】パワーダウン状態から通常動作状態に移行
する場合には、制御信号ＮＰＯＷＤが“Ｈ”に変化し、
スイッチ回路６０において、ＮＭＯＳトランジスタ６１
及びＰＭＯＳトランジスタ６２はソース・ドレイン間が
導通状態になる。パワーダウン時に、演算増幅器３１の
出力端子は図９の回路のように電源にプルアップされて
いないので、制御信号ＮＰＯＷＤが“Ｈ”になってから
ＰＭＯＳトランジスタ３３のゲート電圧が電圧ＶＯＰ１
に到達するまでの時間を短縮することができる。

【００６４】図４は、図３の回路の等価回路の回路図で
ある。図５は、パワーダウン期間及びその前後の通常動
作状態における、図３，４の回路の電流及び電圧を表す
グラフである。図５（ａ）は、演算増幅器３１の出力に
接続されたＰＭＯＳトランジスタ３３のゲート電圧を示
すグラフであり、図３の回路の場合を実線で、図９の従
来の回路の場合を破線で示している。図５（ｂ）は、演
算増幅器３１の内部の電流を示すグラフである。

【００６５】図４において、ＰＭＯＳトランジスタ３１
４及び３１５のゲートは、それぞれ演算増幅器３１の正
相入力端子及び逆相入力端子となっている。また、ＮＭ
ＯＳトランジスタ３２２のドレインは、演算増幅器３１
の出力端子となっている。

【００６６】パワーダウン期間の前後における演算増幅
器３１の動作について、図４，５を参照して詳しく説明
する。時間Ｔ０からＴ２までがパワーダウン期間ＴＰＤ
であるとする。時間Ｔ０までは、本変形例の電圧制御発
振回路が発振をするよう、図４の回路は通常の動作をし
ており、演算増幅器３１の出力端子の電圧ＶｏｐはＶＯ
Ｐ１となっている。

【００６７】時間Ｔ０において、制御信号ＮＰＯＷＤが
“Ｌ”になるので、ＰＭＯＳトランジスタ３１３は導通
状態となる。すると、ＰＭＯＳトランジスタ３１１及び
３１２は、ゲート電圧が“Ｈ”になるので、非導通状態
になる。また、ＰＭＯＳトランジスタ３１１及び３１２
のゲートは、スイッチ回路３３１を介して基準電圧源３
３２に接続されているが、制御信号ＮＰＯＷＤが“Ｌ”
のときにはスイッチ回路３３１は非導通状態になる。ス
イッチ回路６０も、非導通状態となるので、演算増幅器
３１の正相入力端子の電圧Ｖｉｎｐは“Ｈ”になる。

【００６８】ＮＭＯＳトランジスタ３２３のゲートに
は、制御信号ＮＰＯＷＤを反転した制御信号ＰＯＷＤが
与えられている。時間Ｔ０において、制御信号ＰＯＷＤ
は“Ｈ”になるので、ＮＭＯＳトランジスタ３２３は導
通状態になる。すると、ＮＭＯＳトランジスタ３２２
は、ゲート電圧Ｖｏｐｎが“Ｌ”になるので、非導通状
態になる。

【００６９】このとき、演算増幅器３１の出力端子（Ｐ
ＭＯＳトランジスタ３３のゲート）から抵抗３３３及び
容量３３４を経由して流出した電流がＮＭＯＳトランジ
スタ３２３のドレインからソースへ流れる（電流Ｉｄｏ
ｗｎ、図５（ｂ）参照）。演算増幅器３１の出力端子の
電圧Ｖｏｐは低下し、時間Ｔ１において、電圧ＶＯＰ２
に達する。すなわち、ＮＭＯＳトランジスタ３２３のド
レインの電圧が下がるので、出力端子の電圧Ｖｏｐも同
様に低下する。その後、時間Ｔ２まで、出力端子の電圧
Ｖｏｐは一定となる。

【００７０】時間Ｔ２において、パワーダウン期間ＴＰ
Ｄが終了し、制御信号ＮＰＯＷＤが“Ｈ”になり、ＰＭ
ＯＳトランジスタ３１３は非導通状態となる。スイッチ
回路３３１が導通状態になるので、ＰＭＯＳトランジス
タ３１１及び３１２のゲートには、基準電圧源３３２が
接続され、基準電圧Ｖｃｏｎｓｔが与えられる。する
と、ＰＭＯＳトランジスタ３１１及び３１２は導通状態
になる。またこのとき、スイッチ回路６０も導通状態に
なる。制御信号ＰＯＷＤは“Ｌ”になるので、ＮＭＯＳ
トランジスタ３２３は非導通状態になる。

【００７１】演算増幅器３１の正相入力端子の電圧Ｖｉ
ｎｐは、パワーダウン時には“Ｈ”であったが、パワー
ダウン期間終了後には、イマジナリショート原理によっ
て逆相入力端子の電圧Ｖｉｎｍに等しくなる方向に徐々
に変化し、ＮＭＯＳトランジスタ３２２のゲート・ソー
ス間電圧が上がり始める。このとき、ＮＭＯＳトランジ
スタ３２２はまだ非導通状態である。ＰＭＯＳトランジ
スタ３１２は既に導通状態であるので、そのソース・ド
レイン間に電流Ｉｐが流れ（図５（ｂ）参照）、出力端
子の電圧Ｖｏｐが上がり始める。

【００７２】すると、ＰＭＯＳトランジスタ３３のゲー
ト・ソース間の電圧が小さくなり、電流ＩＲ２が減少す
るので、正相入力端子の電圧Ｖｉｎｐが低下して、Ｖｉ
ｎｐ＜Ｖｉｎｍの状態になる。このとき（時間Ｔ３）、
ＮＭＯＳトランジスタ３２２は、ゲート電圧Ｖｏｐｎが
しきい値電圧を超えるので導通状態になり、電流Ｉｎが
流れ始める（図５（ｂ）参照）。時間Ｔ３における出力
端子の電圧Ｖｏｐは、ＶＯＰ１よりも少し高いピーク値
ＶＯＰＰとなる。

【００７３】出力端子の電圧Ｖｏｐは、正相入力端子の
電圧Ｖｉｎｐが逆相入力端子の電圧Ｖｉｎｍに等しくな
るまで下がり続け、Ｖｉｎｐ＝Ｖｉｎｍとなる時間Ｔ４
において電圧ＶＯＰ１に達し、以後この値を保つ。

【００７４】このように、パワーダウン期間ＴＰＤにお
けるＰＭＯＳトランジスタ３３のゲート電圧は、図３の
回路の場合は通常動作状態のときの電圧ＶＯＰ１よりも
少し低い電圧ＶＯＰ２に達してこの値を保つ一方、図９
の回路の場合は電源電圧ＶＤＤに達してこの値を保つ。
パワーダウン状態から通常動作状態に移る際に、ＰＭＯ
Ｓトランジスタ３３のゲート電圧が通常動作状態のとき
の電圧ＶＯＰ１に達するまでの時間は、図５（ａ）に示
されているように、図３の回路の場合は復帰期間ＴＲ１
であり、図９の回路の場合は復帰期間ＴＲ０である。復
帰期間ＴＲ１は復帰期間ＴＲ０よりも短い。

【００７５】したがって、図３の回路によると、パワー
ダウン状態から通常動作状態へ移行する際に、発振周波
数が安定するまでの復帰期間を短縮することができる。
また、この復帰期間に消費される電力を削減することが
できる。

【００７６】（第２の実施形態）図６は、本発明の第２
の実施形態に係る電圧制御発振回路の回路図である。図
６の電圧制御発振回路は、電圧電流変換回路１３０と、
リングオシレータ回路５０と、可変電流源回路８０とを
備えている。

【００７７】リングオシレータ回路５０は、第１の実施
形態において図１を参照して説明したものと同じである
ので、その説明を省略する。可変電流源回路８０は、ス
イッチ回路としてのスイッチ素子８１，８２と、抵抗８
３，８４とを備えている。

【００７８】電圧電流変換回路１３０は、演算増幅器１
３１と、抵抗１３２と、ＰＭＯＳトランジスタ１３７，
１３８と、ＮＭＯＳトランジスタ１３３とを備えてい
る。演算増幅器１３１の正相入力端子には、発振周波数
制御電圧ＶＩＮが入力されている。演算増幅器１３１の
逆相入力端子は、ＮＭＯＳトランジスタ１３３のソース
に接続され、かつ、抵抗１３２を介して接地されてい
る。演算増幅器１３１の逆相入力端子には、演算増幅器
のイマージナリショート原理により、発振周波数制御電
圧ＶＩＮと同じ電圧Ｖｒ３が生じる。抵抗１３２の抵抗
値をＲとすると、抵抗１３２及びＮＭＯＳトランジスタ
１３３のソース・ドレイン間には電流ＩＲ３＝Ｖｒ３／
Ｒが流れる。

【００７９】演算増幅器１３１の出力端子は、ＮＭＯＳ
トランジスタ１３３のゲートに接続されている。ＮＭＯ
Ｓトランジスタ１３３のドレインは、ＰＭＯＳトランジ
スタ１３７のドレイン及びゲート並びにＰＭＯＳトラン
ジスタ１３８のゲートに接続されている。

【００８０】ここで、ＰＭＯＳトランジスタ１３７及び
１３８は、ほぼ同一の大きさであるとする。このとき、
ＰＭＯＳトランジスタ１３７，１３８はカレントミラー
回路を構成しているので、ＰＭＯＳトランジスタ１３７
のソース・ドレイン間に流れる電流ＩＲ３（電圧電流変
換回路１３０と可変電流源回路８０との間に電流の入出
力がない場合）と、ＰＭＯＳトランジスタ１３８のソー
ス・ドレイン間に流れるドレイン電流Ｉｒｅｆ３とは等
しい。

【００８１】演算増幅器１３１の逆相入力端子には、ス
イッチ素子８１を介して抵抗８３の一端が接続され、ス
イッチ素子８２を介して抵抗８４の一端が接続されてい
る。抵抗８３，８４の他端は接地されている。スイッチ
素子８１，８２は、それぞれ論理信号Ｃ１，Ｃ２によっ
て制御されており、スイッチ素子８１は、論理信号Ｃ１
が“Ｈ”のときにのみ導通し、スイッチ素子８２は、論
理信号Ｃ２が“Ｈ”のときにのみ導通する。

【００８２】論理信号Ｃ１及びＣ２が“Ｌ”の場合、ス
イッチ素子８１，８２は非導通状態であり、抵抗８３，
８４には電流が流れない。ＰＭＯＳトランジスタ１３７
のソース・ドレイン間を流れる電流はＩＲ３であるの
で、リングオシレータ回路５０には電流Ｉｒｅｆ３が供
給される。

【００８３】次に、論理信号Ｃ１が“Ｈ”、論理信号Ｃ
２が“Ｌ”の場合、スイッチ素子８１は導通状態、スイ
ッチ素子８２は非導通状態になり、抵抗８３に電流Ｉｃ
１１が流れる。ＰＭＯＳトランジスタ１３７のソース・
ドレイン間を流れる電流は（ＩＲ３＋Ｉｃ１１）となる
ので、リングオシレータ回路５０には電流（Ｉｒｅｆ３
＋Ｉｃ１１）が供給される。

【００８４】同様に、論理信号Ｃ１が“Ｌ”、論理信号
Ｃ２が“Ｈ”の場合、抵抗８４に電流Ｉｃ１２が流れる
ので、リングオシレータ回路５０には電流（Ｉｒｅｆ３
＋Ｉｃ１２）が供給される。論理信号Ｃ１及びＣ２が
“Ｈ”の場合、抵抗８３，８４にそれぞれ電流Ｉｃ１
１，Ｉｃ１２が流れるので、リングオシレータ回路５０
には電流（Ｉｒｅｆ３＋Ｉｃ１１＋Ｉｃ１２）が供給さ
れる。

【００８５】このように、論理信号Ｃ１及びＣ２に応じ
て、リングオシレータ回路５０に供給する電流を変化さ
せることができ、リングオシレータ回路５０の発振周波
数を変化させることができる。

【００８６】図６の電圧制御発振回路における発振周波
数制御電圧ＶＩＮと発振周波数との関係は、図１の電圧
制御発振回路と同様に、例えば図２のようになる。ここ
で、抵抗８３及び８４の抵抗値の違い等により、電流Ｉ
ｃ１１＜Ｉｃ１２であるとしている。

【００８７】このように、図６の電圧制御発振回路は、
図１の電圧制御発振回路と同様に、論理信号Ｃ１及びＣ
２に応じて発振周波数制御電圧ＶＩＮと発振周波数との
関係を変更することができる。したがって、温度変化の
影響を受けて発振周波数が変化したり、回路を構成する
素子の製造時等に生じた特性のばらつきのために発振周
波数がばらつく場合でも、論理信号Ｃ１及びＣ２の値を
変更することにより、発振周波数を変更し、必要な周波
数に合わせ込むことが容易にできる。

【００８８】なお、図６のスイッチ素子８１，８２の代
わりに、図１のスイッチ回路１１，１２を用いることと
してもよい。

【００８９】

【発明の効果】以上のように本発明の電圧制御発振回路
によれば、温度変化や、回路を構成する素子の製造時等
に生じた特性のばらつきのため、一定の発振周波数が得
られない場合でも、必要な発振周波数に合わせ込むこと
が容易にできる。また、位相ロックループを構成するこ
となく、発振周波数を切り換えることが容易にできる。
このため、位相ロックループと比べると、回路規模が小
さくて済み、回路面積及び消費電力を削減することがで
きる。また、発振周波数の変動を小さくすることができ
るので、この電圧制御発振回路を用いると、動作が安定
し信頼性が向上した位相ロックループを得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電圧制御発振回
路の回路図である。

【図２】図１の電圧制御発振回路における発振周波数制
御電圧と発振周波数との関係を示すグラフである。

【図３】第１の実施形態の変形例に係る電圧制御発振回
路のうち、パワーダウン用のスイッチ回路及び発振周波
数ゲイン調整回路の回路図である。

【図４】図３の回路の等価回路の回路図である。

【図５】パワーダウン期間及びその前後の通常動作状態
における、図３，４の回路の電流及び電圧を表すグラフ
である。（ａ）は、演算増幅器の出力に接続されたＰＭ
ＯＳトランジスタのゲート電圧を示すグラフである。
（ｂ）は、演算増幅器の内部の電流を示すグラフであ
る。

【図６】本発明の第２の実施形態に係る電圧制御発振回
路の回路図である。

【図７】一般的な位相ロックループのブロック図であ
る。

【図８】従来のリングオシレータ型の電圧制御発振回路
の回路図である。

【図９】従来のパワーダウン用の回路及び図８の電圧電
流変換回路内の発振周波数ゲイン調整回路の回路図であ
る。

【符号の説明】

１０，８０可変電流源回路３０，１３０電圧電流変換回路４０発振周波数ゲイン調整回路５０リングオシレータ回路１１，２１，６０スイッチ回路１２，２２，６１，１３３ＮＭＯＳトランジスタ１３，１５，１６，２３，２５，２６，６２，１３７，
１３８ＰＭＯＳトランジスタ１４，２４，５１，５２，５９，６３インバータ３１，１３１演算増幅器３２，８３，８４，１３２抵抗３３ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジ
スタ）３４ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジ
スタ）３５ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジ
スタ）３６ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジ
スタ）３７ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジ
スタ）３８ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジ
スタ）８１，８２スイッチ素子（スイッチ回路）Ｃ１，Ｃ２論理信号Ｉｒｅｆ１，Ｉｒｅｆ３ドレイン電流（電圧電流変換
回路が出力する電流）ＮＰＯＷＤ，ＰＯＷＤ制御信号ＶＩＮ発振周波数制御電圧

Claims

【特許請求の範囲】

【請求項１】発振周波数制御電圧を電流に変換して出
力する電圧電流変換回路と、前記発振周波数制御電圧に応じた電流を、入力された論
理信号に従って前記電圧電流変換回路との間で入出力
し、この入出力する電流に相当する量だけ前記電圧電流
変換回路が出力する電流を変化させる可変電流源回路
と、前記電圧電流変換回路が出力する電流によって駆動され
る奇数個のインバータが、ループ状に直列に接続された
リングオシレータ回路とを備え、前記インバータのうちの１つの出力を出力信号とし、前
記論理信号に応じて前記リングオシレータ回路の発振周
波数を変更する電圧制御発振回路。
【請求項２】請求項１に記載の電圧制御発振回路にお
いて、前記電圧電流変換回路は、逆相入力に前記発振周波数制御電圧が入力され、正相入
力が抵抗を介して接地された演算増幅器と、ソースが電源に、ゲートが前記演算増幅器の出力に、ド
レインが前記演算増幅器の正相入力に接続された第１の
ｐ形ＭＯＳ（metal oxide semiconductor）トランジス
タと、ソースが電源に、ゲートが前記演算増幅器の出力に接続
された第２のｐ形ＭＯＳトランジスタと、ソースが接地され、ゲートとドレインとが前記第２のｐ
形ＭＯＳトランジスタのドレインに接続された第１のｎ
形ＭＯＳトランジスタと、ソースが接地され、ゲートが前記第１のｎ形ＭＯＳトラ
ンジスタのゲートに接続された第２のｎ形ＭＯＳトラン
ジスタと、ソースが電源に、ゲートとドレインとが前記第２のｎ形
ＭＯＳトランジスタのドレインに接続された第３のｐ形
ＭＯＳトランジスタと、ソースが電源に、ゲートが前記第３のｐ形ＭＯＳトラン
ジスタのゲートに接続され、ドレインから前記発振周波
数制御電圧が変換された電流を出力する第４のｐ形ＭＯ
Ｓトランジスタとを備え、前記可変電流源回路が出力する電流が前記第１のｎ形Ｍ
ＯＳトランジスタのドレインに与えられていることを特
徴とする電圧制御発振回路。
【請求項３】請求項２に記載の電圧制御発振回路にお
いて、前記可変電流源回路は、ソースが電源に接続され、ドレインから前記電圧電流変
換回路に電流を出力するｐ形ＭＯＳトランジスタを備
え、前記論理信号に従い、前記演算増幅器の出力及び電
源のいずれか一方を当該ｐ形ＭＯＳトランジスタのゲー
トに接続するように構成された電流源回路を備えたこと
を特徴とする電圧制御発振回路。
【請求項４】請求項３に記載の電圧制御発振回路にお
いて、前記可変電流源回路は、複数の論理信号を入力とし、前記複数の論理信号毎にそれぞれ対応した前記電流源回
路を複数備えたことを特徴とする電圧制御発振回路。
【請求項５】請求項２に記載の電圧制御発振回路にお
いて、制御信号によって導通するか否かを制御されるスイッチ
回路を更に備え、前記演算増幅器の正相入力は、前記スイッチ回路を介し
て接地されていることを特徴とする電圧制御発振回路。
【請求項６】請求項５に記載の電圧制御発振回路にお
いて、前記スイッチ回路は、前記制御信号が入力されるインバータと、ｎ形ＭＯＳトランジスタと、ｐ形ＭＯＳトランジスタとを備え、前記インバータは、前記ｎ形ＭＯＳトランジスタのゲートと前記ｐ形ＭＯＳ
トランジスタのゲートとの間に接続されるものであり、当該スイッチ回路における電流の経路となる前記ｎ形Ｍ
ＯＳトランジスタのソース・ドレイン間及び前記ｐ形Ｍ
ＯＳトランジスタのソース・ドレイン間が導通するか否
かが、前記制御信号によって制御されるように構成され
ていることを特徴とする電圧制御発振回路。
【請求項７】請求項１に記載の電圧制御発振回路にお
いて、前記電圧電流変換回路は、正相入力に前記発振周波数制御電圧が入力され、逆相入
力が抵抗を介して接地された演算増幅器と、ゲートが前記演算増幅器の出力に、ドレインが前記演算
増幅器の逆相入力に接続されたｎ形ＭＯＳトランジスタ
と、ソースが電源に、ゲートとドレインとが前記ｎ形ＭＯＳ
トランジスタのドレインに接続されたｐ形ＭＯＳトラン
ジスタと、ソースが電源に、ゲートが前記ｐ形ＭＯＳトランジスタ
のゲートに接続され、ドレインから前記発振周波数制御
電圧が変換された電流を出力するｐ形ＭＯＳトランジス
タとを備えるものであり、前記可変電流源回路は、前記電圧電流変換回路から電流を流出させるものであ
り、一端が前記演算増幅器の逆相入力に接続され、他端が抵
抗を介して接地され、前記論理信号によって導通するか
否かを制御されるスイッチ回路を備えていることを特徴
とする電圧制御発振回路。