JPS62121991A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）のように基板バイアス発生回路を内蔵した半導体
集積回路装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させること、基板に発生する少数キャリアを
吸収する等のための基板バックバイアス電圧を内蔵の基
板バイアス発生回路により形成することが公知である。

このように基板バイアス発生回路を内蔵させることによ
って、＋５ｖのような単一電源化と外部端子の削減とを
図ることができる。

このような基板バイアス発生回路は、電源電圧が比較的
高くされたとき、その電源電圧に応じて負のバイアス電
圧の絶対値も大きくされる。したがって、上記電源電圧
が急激に低くされるという電源バンプが生じると、内部
回路の動作電圧が上記電源電圧の変動に従って低下する
にもかかわらず、上記基板バイアス電圧は、比較的長時
間にわたって絶対値的に大きな負電圧のままに維持され
る。これによって、内部回路を構成するＭＯＳＦＥＴの
しきい値電圧が実質的に大きくされる結果、上記電源バ
ンプ時にその動作速度が遅くなってしまう。

そこで、第５図に示すように、常時、基板（−Ｖｂｂ）
と回路の接地電位点との間で微少電流を流すリーク用Ｍ
Ｏ５ＦＥＴＱＩ　Ｏを設けて、電源バンプ時の基板バイ
アス電圧−ｖｂｂの追従性を良くすることが考えられる
。なお、基板バイアス発生回路は、発振回路ＯＳＣの出
力信号を受けるＰチャンネルＭＯＳＦＥＴＱ３とＮチャ
ンネルＭＯ３ＦＥＴＱ４からなるＣＭＯＳインバータ回
路の出力電圧が一方の電極に供給されたキャパシタＣ１
と、このキャパシタＣＩの他方の電極と回路の接地電位
との間に設けられたダイオード形態のＭＯ５ＦＥＴＱ５
と、上記キャパシタＣ１の他方の電極から得られる負電
圧を基板に伝えるダイオード形態のＭＯ３ＦＥＴＱ９か
らなるものである。

しかしながら、このような基板バイアス発生回路にあっ
ては、ＭＯ５ＦＥＴＱＩＯを通して、常に基板と回路の
接地電位点との間でリーク電流が流れるものであるため
、基板バイアス発生回路の低消費電力化と、電流供給能
力が犠牲になってしまうという問題が生じる。

なお、基板バイアス発生回路については、例えば特開昭
５５−１３５６６号公報参照。

〔発明の目的〕

この発明の目的は、低消費電力化と電源電圧追従性の向
上を図った基板バイアス発生回路を備えた半導体集積回
路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、周期的な互いに逆相のパルス信号と、キャパ
シタ及びダイオード接続されたＭＯＳＦＥＴを用い、こ
れらのパルス信号と逆極性にされた相捕的な電圧信号を
形成し、そのうちの一方の電圧信号を他方の電圧信号に
よって制御されるスイッチＭＯＳＦＥＴを介して基板に
伝えるようにすることによって、基板バイアス電圧を形
成するものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１”、“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態に
してキャパシタＣｓを共通のデータ線ＤＬにつなぎ、デ
ータ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。メモリセルＭＣを小さく形成し、かつ
共通のデータ線ＤＬに多くのメモリセルをつないで高集
積大容量のメモリマトリ・ノクスにしであるため、上記
キャパシタＣｓと、共通データ線ＤＬの浮遊容量Ｃｏ（
図示せず）との関係は、ＣＳ　／　Ｇ　ｏの比が非常に
小さな値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。

このような微少な信号を検出するための基準として、特
に制限されないが、ダミーセルＤＣが設けられている。

このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣｓのは！゛半分あること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、そのアドレッシン
グに先立って、タイミング信号φｄを受けるＭＯ５ＦＥ
ＴＱｄ’　によって接地電位に充電される。このように
、キャパシタＣｄは、その容量値がキャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはり半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｌ’ａＬφｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれにＩ　ＩＩＩず
つのダミーセルが結合されている。また、各メモリセル
ＭＣは、１本のワード線ＷＬと相補対データ線の一方と
の交叉点において結合される。各ワード線ＷＬはデータ
線対の双方と交差しているので、ワード線ＷＬに生じる
雑音成分が静電結合によりデータ線にのっても、その雑
音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差
動型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、特に制限されないが、一対の
交差結線されたＭＯ３ＦＥＴＱＩ、Ｑ２を有し、これら
の正帰還作用により、相補データ線ＤＬ、ＤＬに現れた
微少な信号を差動的に増幅する。この正帰還動作は、２
段階に分けておこなわれ、比較的小さいコンダクタンス
特性にされたＭＯ３ＦＥＴＱ７が比較的早いタイミング
信号φｐａｌによって導通し始めると同時に開始され、
アドレッシングによって相補データ線ＤＬ、ＤＬに与え
られた電位差に基づき高い方のデータ線電位は遅い速度
で、低い方のそれは速い速度で共にその差が広がりなが
ら下降していく、この時、上記電位差がある程度大きく
なったタイミングで比較的大きいコンダクタンス特性に
されたＭ　ＯＳ　Ｆ　Ｅ　ＴＱ８がタイミング信号φｐ
ａ２によって導通ずるので、上記低い方のデータ線電位
が急速に低下する。

このように２段階に分けてセンスアンプＳＡの動作を行
わせることによって、上記高い方の電位の落ち込みを防
止する。こうして低い方の電位が交差結合ＭＯＳＦＥＴ
のしきい値電圧以下に低下したとき正帰還動作が終了し
、高い方の電位の下降は電源電圧Ｖｃｃより低く上記し
きい値電圧より高い電位に留まるとともに、低い方の電
位は最終的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬは、出力アンプを含
むデータ出力バッファＤＯＢの入力端子とデータ入カバ
ソファＤＩＢの出力端子に接続される。

ロウアドレスデコーダＲ−ＤＣＲ及びカラムアドレスデ
コーダＣ−ＤＣＲは、ロウアドレスバ。

、　　ファＲ−ＡＤＢ及びカラムアドレスバッファＣ−
ＡＤＢでそれぞれ形成された内部相補アドレス信号を受
けて、１本のワード線及びダミーワード線並びにカラム
スイッチ選択信号を形成してメモリセル及びダミーセル
のアドレ２・シングを行う。すなわち、ロウアドレスス
トローブ信号ＲＡＳにより形成されたタイミング信号φ
ａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉをアド
レスバッファＲ−ＡＤＢに取込み、ロウアドレスデコー
ダＲ−ＯＣＲに伝えるとともに、ワード線選択タイミン
グ信号φＸにより上記アドレスデコーダ出力に従った所
定のワード線及びダミーワード線の選択動作を行う。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ”ＡＹｉをカラムアドレスバッファＣ−ＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＨに伝えるとともに
、データ線選択タイミング信号φｙによりデータ線の選
択動作を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要とされる時系列的な各種タイミング
信号を形成する。

なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作（スタティックカラムモ
ード）を可能にするため、上記カラム系のアドレスバッ
ファとアドレスデコーダ、データ出力バッファＤＯＢを
０ＭＯ３（相補型）スタティック型回路により構成して
もよい。

基板バックバイアス電圧発生回路ｖｂｂ−ｃは、集積回
路の外部端子を構成する電源端子Ｖｃｃと基準電位端子
もしくはアース端子との間に°加えられる＋５ｖのよう
な正電源電圧に応答して、半導体基板に供給すべき負の
バンクバイアス電圧−ｖｂｂを発生する。これによって
、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバンクバイ
アス電圧が加えられることになる。したがって、Ｎチャ
ンネルＭＯＳＦＥＴのソース、ドレインと基板間との寄
生容量を減らされる結果、高速動作化を実現することが
できる。また、上記基板バイアス電圧−ｖｂｂによって
、基板に発生する少数キャリアの吸収が行われるため、
少数キャリアがメモリセルのキャパシタに蓄積された情
報記憶電荷と結合することによって、情報保持時間が短
くされてしまうのを防止することができる。

第２図には、上記基板バイアス発生回路ｖｂｂ−Ｇの一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ５（相補型ＭＯＳ）集積回路の製造技術に
よって、上記第１図に示した他の回路ブロックとともに
１　（１＆ｌの単結晶シリコンのような半導体基板上に
おいて形成される。なお、同図において、チャンネル部
分に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、電源端子Ｖｃｃに結合される。基板バックバイアス発
生回路ｖｂｂ−Ｇは、集積回路の外部端子を構成する電
源端子Ｖｃｃと基準電位端子もしくはアース端子との間
に加えられる＋５ｖのような正電源電圧に応答して、半
導体基板に供給すべき負のバックバイアス電圧−ｖｂｂ
を形成する。

特に制限されないが、発振回路Ｏ８Ｃは、リング状に縦
列形態に接続された奇数のインバータ回路Ｎ１ないしＮ
３から構成される。この発振回路ＯＳＣの出力信号は、
ＰチャンネルＭＯ５ＦＥＴＱｌとＮチャンネルＭＯ３Ｆ
ＥＴＱ２からなるＣＭＯＳインバータ回路の入力端子に
供給される。

このＣＭＯＳインバータ回路の出力信号は、一方におい
てキャパシタＣ２の一方の電極Ｂに供給される。このキ
ャパシタＣ２の他方の電極りと回路の接地電位点との間
には、ダイオード接続されたＭＯＳＦＥＴＱ６が設けら
れる。Ｃ［ＭＯ３ＦＥＴＱ６は、上記ＣＭＯＳインバー
タ回路の出力信号がハイレベルのときオン状態にされ、
キャパシタＣ２をプリチャージさせる。

上記ＭＯ５ＦＥＴＱＩとＱ２からなるＣＭＯＳインバー
タ回路の出力信号は、他方においてＰチャンネルＭＯ５
ＦＥＴＱ３とＮチャンネルＭＯＳＦＥＴＱ４からなるＣ
ＭＯＳインバータ回路の入力端子に供給される。このＣ
ＭＯＳインバータ回路の出力信号は、キャパシタＣＩの
一方の電極Ａに供給される。このキャパシタＣ１の他方
の電極Ｃと回路の接地電位点との間には、ダイオード接
続されたＭＯ３ＦＥＴＱ５が設けられる。このＭＯＳ　
Ｆ　ＥＴＱ　５は、上記ＣＭＯＳインバータ回路の出力
信号がハイレベルのときオン状態にされ、キャパシタＣ
１をプリチャージさせる。

上記キャパシタＣ１と０２の他方の電極Ｃ，Ｄからは、
それに対応されたＣＭＯＳインバータ回路の出力信号が
ロウレベルにされたとき、負の電圧が形成される。上記
キャパシタＣ１の他方の電極Ｃから得られる負電圧は、
上記キャパシタＣ２の他方の電極りからｉｑられる負電
圧がゲー；〜に供給されたスイッチＭＯ３ＦＥＴＱ７を
介して基板に伝えられる。キャパシタＣ３は、基板と回
路の接地電位点との間に構成される寄生容量である。

この実施例回路の動作を第３図のタイミング図に従って
説明する。

インバータ回路（Ｑ３．Ｑ４）の出力信号がハイレベル
のとき、キャパシタＣＩの電極Ａは、電源電圧Ｖｃｃの
ようなハイレベルにされる。このとき、ＭＯＳＦＥＴＱ
５がオン状態になってキャパシタＣ１がブリチ申−ジさ
れる。このとき、電極Ｃの電位はＶｔｈ（ＶｔｈはＭＯ
３ＦＥＴＱ５のしきい値電圧である）となる。これによ
ってキャパシタＣ１は、Ｖｃｃ−Ｖｔｈのレベルにチャ
ージアップされる。

このとき、インバータ回路（Ｑｌ、Ｑ２）の出力信号は
回路の接地電位のようなロウレベルとなっている。した
がって、上記インバータ回路（Ｑｌ、Ｑ２）の出力信号
がハイレベルのとき、予め上記同様な動作によってキャ
パシタＣ２にプリチャージ（Ｖｃｃ−Ｖｔｈ）がなされ
ているので、上記キャパシタＣ２の一方の電極Ｂがロウ
レベルにされる結果、他方の電極りは−（Ｖｃｃ−Ｖｔ
ｈ）のような負電位にされる。これにより、スイッチＭ
Ｏ３ＦＥＴＱ７のゲート電圧が上記負電位−（Ｖｃｃ−
Ｖｔｈ）とされ、基板バイアス電圧−ｖｂｂよりも低い
ためＭＯ３ＦＥＴＱ７はオフ状態にされる。

次に、インバータ回路（Ｑ３．Ｑ４）の出力信号がロウ
レベルのとき、キャパシタＣ１の電ｍＡには、回路の接
地電位のようなロウレベルにされる。これによって、Ｍ
Ｏ３ＦＥＴＱ５がオフ状態になってキャパシタＣＩの他
方の電極Ｃは、−（Ｖｃｃ−Ｖｔｈ）のような負電位に
される。また、インバータ回路（Ｑｌ、Ｑ２）の出力信
号は電源電圧Ｖｃｃのようなハイレベルになるため、Ｍ
Ｏ３ＦＥＴＱ６がオン状態になってキャパシタＣ２をプ
リチャージさせる。このとき、電極りの電位はＶｔｈ（
ＭＯ３ＦＥＴＱ６のしきい値電圧）となる。

したがって、ＭＯ３ＦＥＴＱ７のゲート電圧は、上記負
電圧−（Ｖｃｃ−Ｖｔｈ）より相対的に高くされるため
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７がオン状態にされる。

これによってキャパシタＣ１の他方の電極Ｃの負電圧−
（Ｖｃｃ−Ｖｔｈ）によって基板から電荷が注入し、バ
ックバイアス電圧−ｖｂｂが形成される。

バックバーｌアユ電圧−ｖｂｂは、回路の接地電位が与
えられるＮチャンネルＭＯ３ＦＥＴのソース。

基板間のＰＮ接合等において発生するリーク電流等によ
って絶対値的に低下されるが、上記スイッチＭＯ３ＦＥ
ＴＱ７を介した繰り返し負電圧−（Ｖｃｃ−Ｖｔｈ）の
供給によって約−（Ｖｃｃ−Ｖｔｈ）の電圧に維持され
る。

この実施例において、電源電圧Ｖｃｃの急激な低下（電
源バンプ）が生じた場合、キャパシタＣＩ。

Ｃ２の他方の電極Ｃ，Ｄの電位は、上記のように電源電
圧Ｖｃｃの変動に追従して低下する。したがって、電源
バンプによって電極Ｃの電位−（Ｖｃｃ−ＶＬｈ）は、
電源電圧Ｖｃｃが高くされた状態において形成された基
板電圧−ｖｂｂより絶対値的に小さくされる。これによ
って、スイッチＭＯ３ＦＥＴＱ７がオン状態のとき、基
板電圧−ｖｂｂとキャパシタＣ１との間で逆方向の電荷
分散電流が流れる。したがって、前記第５図に示したよ
うなリーク用ＭＯ３ＦＥＴを用いることなく、基板電圧
−ｖｂｂは、高速に上記電源電圧Ｖｃｃの変動に追従し
た絶対値的に低い電位にできるものである。

また、この実施例では、スイッチＭＯＳＦＥＴＱ７を介
してキャパシタＣ１によって形成された負電圧−（Ｖ　
ｃｃ　　Ｖ　ｔｈ）が基板に伝えられるため、従来のよ
うにダイオード接続されたＭＯＳＦＥＴを用いた場合の
ようなしきい値電圧ｖｔｈのレベル損失が生じない。こ
れによって、効率よく基板バイアス電圧−ｖｂｂを形成
できるため、発振周波数を比較的低くできること、及び
キャパシタＣ１の容量値を比較的小さくできることによ
って、低消費電力化を実現できるものである。

第４図には、他の一実施例の回路図が示されている。上
記第１図の実施例回路では、インバータ回路によって互
いに逆相のパルス信号を形成しているので、信号遅延に
よって両パルスが共にハイレベルにされる期間が生じる
。このオーバラップ時間が比較的長くされると、キャパ
シタＣＩのプリチャージ期間にスイッチＭＯ３ＦＥＴＱ
７が瞬時にオン状態にされて基板電圧−ｖｂｂを絶対値
的に低下させる原因となる。

そこで、この実施例では、特に制限されないが、ノア（
ＮＯＲ）ゲート回路Ｇ１と０２とからなるラッチ回路を
通して相補的なパルス信号を形成するものである。すな
わち、ノアゲート回路Ｇ１と０２は、その一方の入力端
子と出力端子が互いに交差接続されることによってラッ
チ形成とされる。

発振回路Ｏ３Ｃにより形成されたパルス信号は、上記第
１図と同様なインバータ回路Ｎ４とＮ５によって互いに
逆相のパルス信号とされる。インバータ回路Ｎ５の出力
信号Ｅは、ノアゲート回路Ｇ１の他方の入力端子に供給
され、インバータ回路Ｎ４の出力信号Ｆは、ノアゲート
回路Ｇ２の他方の入力端子に供給される。

これにより、例えば、インバータ回路Ｎ５の出力信号Ｅ
がロウレベル（論理“０′″）からハイレベル（ａｌｌ
ｌｌ　理″１”）に変化したとき、はソ゛同時にインバ
ータ回路Ｎ４の出力信号Ｆはハイレベルからロウレベル
に変化する。ノアゲート回路Ｇ１の出力信号（Ａ）は、
上記信号Ｅのハイレベルへの変化によってハイレベルか
らロウレベルに変化スる。上記ノアゲート回路Ｇｌの出
力信号がハイレベルからロウレベルに変化したのを待っ
て、ノアゲート回路Ｇ２の再入力信号がロウレベルにれ
るため、その出力信号（Ｂ）がロウレベルからハイレベ
ルに変化する。また、インパーク回路Ｎ４の出力信号Ｆ
がロウレベルからハ・ｆレベルに変化したとき、はり同
時に・ｆンバータ回路Ｎ５の出力信号Ｅはハイレベルか
らロウレベルに変化する。ノアゲ・−ト回路Ｇ２の出力
信号（Ｂ）は、上記信号Ｆのハイレベルの変化によって
ハイレベルからロウレベルに変化する。上記ノアゲート
回路Ｇ２の出力信号がハイレベルからロウレベルに変化
したのを待って、７ノアゲ一ト回路Ｇｌの再入力信号が
ロウレベルにれるため、その出力信号（Ａ）がロウレベ
ルからハイレベルに変化する。これによって、ノンオー
バーランプの相補パルス信号が形成され、上記キャパシ
タＣＩ、Ｃ２の一方の電ｔ％Ａ。

Ｂが共にハイレベルにされることはないから、スイッチ
ＭＯ３ＦＥＴＱ７が不所望にオン状態にされることが防
止できるものである。

〔効　果〕

（１）パルス信号とキャパシタ及びダイオード等の一方
向性素子とを用いて形成された負電圧を、それと相補的
に発生させられる負電圧によって制御されるスイッチＭ
Ｏ５ＦＥＴを介して基板に供給することにより、基板電
圧と負電圧との電圧差に従った電流が流れるようにでき
るため、リーク用ＭＯ３ＦＥＴを設けることなく、電源
バンプに対する追従性の良い基板バイアス電圧を形成す
ることができるという効果が得られる。

（２）パルス信号とキャパシタ及びダイオード等の一方
向性素子とを用いて形成された負電圧を、それと相補的
に発生させられる負電圧によって制御されるスイッチＭ
ＯＳＦＥ’Ｔ’を介して基板に供給することにより、負
電圧をレベル損失なく基板に伝えることができる。これ
によって、効率的に基板電流を供給できるから、発振周
波数を低くしたり、基板への供給電流を形成するキャパ
シタの容量値を小さくできるため、上記（１）によるリ
ーク用ＭＯ５ＦＥＴの削除と相俟って低消費電力化を図
ることができるという効果が得られる。

（３）上記（１１により、電源電圧の変動に対して追従
した基板電圧を形成することができるから、電源変動に
対してその動作速度をはシ一定にできるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、相補的なパル
ス信号を形成する回路は、種々の実施形態を採ることが
できるものである。また、ダイナミック型ＲＡＭを構成
するメモリセルの読み出しのための基準電圧は、ダミー
セルを用いるものの他、ハイインピーダンス状態でハイ
レベルとロウレベルにされた相補データ線を短絡するこ
とによって形成された中間レベル（ハーフプリチャージ
方式又はダミーセルレス方式）とするものであってもよ
い。Ｘアドレス信号とＹアドレス信号とをそれぞれ独立
した外部端子から供給するもの、アドレス信号の変化タ
イミングを検出回路を設けて、この検出出力により内部
回路の動作に必要な各種タイミング信号を発生させるも
の等種々の実施形態を採ることができるものである。ま
た、各種方式のリフレッシュ回路を内蔵させるものであ
ってもよい。

また、基板バイアス電圧を形成するためのパルス信号は
、内蔵の発振回路により形成するものの他、外部端子か
ら供給されるクロック信号を利用するものであってもよ
い。例えば、外部端子から供給されるクロック信号を受
けて動作タイミング信号が形成されるディジタル集積回
路装置にあっては、発振回路を設けるよりも上記クロッ
ク信号を利用する方が合理的となる。

〔利用分野〕

この発明は、上記のようなダイナミック型ＲＡＭの他、
基板バイアス発生回路を内蔵する半導体集積回路装置に
広く通用することができるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、その基板バイアス発生回路の一実施例を示す
回路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、基板バイアス発生回路の他の一実施例を示す
回路図、 第５図は、この発明に先立って考えられた基板バイアス
発生回路の一例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ−ＤＣＲ・・ロウアドレスデコー
ダ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−ＤＣＲ
・・カラムアドレスデコーダ、Ｃ−ＡＤＢ・・カラムア
ドレスバッファ、ＤＯＢ・・データ信号バッファ、ＤＩ
Ｂ・・データ入カバソファ、ＴＣ・・タイミング制御回
路、Ｖｂｂ−Ｇ・・基板バイアス発生回路第１Ｍ　　　
　− 第２図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、周期的なパルス信号が一方の電極に供給された第１
   のキャパシタと、このキャパシタの他方の電極と回路の
   接地電位点との間に設けられた一方向性素子からなり、
   上記パルス信号と逆極性の電圧を発生させる第１の電圧
   発生回路と、上記パルス信号と逆相にされたパルス信号
   が一方の電極に供給された第２のキャパシタと、このキ
   ャパシタの他方の電極と回路の接地電位点との間に設け
   られた一方向性素子とからなり、上記パルス信号と逆極
   性の電圧を発生させる第２の電圧発生回路と、上記第１
   の電圧発生回路の出力電圧がゲートに供給され、上記第
   ２の電圧発生回路の出力電圧を基板に伝えるスイッチＭ
   ＯＳＦＥＴとからなる基板バイアス発生回路を具備する
   ことを特徴とする半導体集積回路装置。 ２、上記周期的なパルス信号は、内蔵の発振回路により
   形成されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   を構成するものであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体集積回路装置。