JPH07221620A - 出力駆動回路 - Google Patents
出力駆動回路Info
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- JPH07221620A JPH07221620A JP7003293A JP329395A JPH07221620A JP H07221620 A JPH07221620 A JP H07221620A JP 7003293 A JP7003293 A JP 7003293A JP 329395 A JP329395 A JP 329395A JP H07221620 A JPH07221620 A JP H07221620A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【目的】 許容しえない遅延を生ずることなく不所望な
高周波数信号の発生を阻止しうる出力駆動回路を提供す
る。 【構成】 本発明出力駆動回路は電源電圧Ｖｃｃと大地
との間に直列に接続された２つの出力トランジスタＭ
１，Ｍ２と、出力ノードＮ１とそれぞれの出力トランジ
スタのゲートとの間に接続された２つのキャパシタＣ
１，Ｃ２とを具える。加速回路１２、２２を設け、これ
らの加速回路により出力トランジスタのゲートに高電流
を供給して出力遷移が起こる前に出力トランジスタのゲ
ート電圧をそのしきい値電圧まで急速に充電する。出力
信号の遷移中、加速回路をスイッチオフさせ、出力トラ
ンジスタのゲートに小電流を供給する。負帰還接続され
たキャパシタＣ１，Ｃ２が出力ノードの電圧の過度の急
速変化を阻止する。
高周波数信号の発生を阻止しうる出力駆動回路を提供す
る。 【構成】 本発明出力駆動回路は電源電圧Ｖｃｃと大地
との間に直列に接続された２つの出力トランジスタＭ
１，Ｍ２と、出力ノードＮ１とそれぞれの出力トランジ
スタのゲートとの間に接続された２つのキャパシタＣ
１，Ｃ２とを具える。加速回路１２、２２を設け、これ
らの加速回路により出力トランジスタのゲートに高電流
を供給して出力遷移が起こる前に出力トランジスタのゲ
ート電圧をそのしきい値電圧まで急速に充電する。出力
信号の遷移中、加速回路をスイッチオフさせ、出力トラ
ンジスタのゲートに小電流を供給する。負帰還接続され
たキャパシタＣ１，Ｃ２が出力ノードの電圧の過度の急
速変化を阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、高スイッチング速度に
おける電磁妨害の発生を著しく低減した出力駆動回路に
関するものである。この駆動回路は出力ノードと２つの
出力トランジスタのゲートとの間に負帰還接続した２つ
のキャパシタを設け、出力信号のエッジ勾配を低減させ
ている。従来から、高スイッチング速度の場合に出力回
路に生ずる種々の問題を解決する種々の解決法方が既知
である。
おける電磁妨害の発生を著しく低減した出力駆動回路に
関するものである。この駆動回路は出力ノードと２つの
出力トランジスタのゲートとの間に負帰還接続した２つ
のキャパシタを設け、出力信号のエッジ勾配を低減させ
ている。従来から、高スイッチング速度の場合に出力回
路に生ずる種々の問題を解決する種々の解決法方が既知
である。
【０００２】
【従来の技術】ＥＰ−Ａ−０３６８５２４に、出力端子
と出力トランジスタのゲートとの間にキャパシタを接続
して出力トランジスタのスイッチング速度を低減し、そ
の結果として電源電圧及び接地リードに生ずる電圧ピー
クを低減するようにした出力駆動回路が記載されてい
る。
と出力トランジスタのゲートとの間にキャパシタを接続
して出力トランジスタのスイッチング速度を低減し、そ
の結果として電源電圧及び接地リードに生ずる電圧ピー
クを低減するようにした出力駆動回路が記載されてい
る。
【０００３】ＥＰ−Ａ−０３７９８８１に、出力ノード
と下側出力トランジスタのゲートとの間に単一のキャパ
シタを接続してこの出力トランジスタのゲート電圧に特
定の形状を与えるようにした出力駆動回路が記載されて
いる。
と下側出力トランジスタのゲートとの間に単一のキャパ
シタを接続してこの出力トランジスタのゲート電圧に特
定の形状を与えるようにした出力駆動回路が記載されて
いる。
【０００４】前者の刊行物では、キャパシタが２つの抵
抗及び入力信号の通路内に挿入されたインバータと相ま
って出力信号遷移の勾配を低減するよう作用する。しか
し、このような手段は許容しえない遅延を生ずるととも
に、出力信号エッジを適切に定めることができない。第
２の刊行物に記載された回路では下側出力トランジスタ
が時間の平方根として変化する動作電圧で動作する結果
として出力信号エッジを一層正確に定めることができる
が、この回路も過大な遅延を受ける。
抗及び入力信号の通路内に挿入されたインバータと相ま
って出力信号遷移の勾配を低減するよう作用する。しか
し、このような手段は許容しえない遅延を生ずるととも
に、出力信号エッジを適切に定めることができない。第
２の刊行物に記載された回路では下側出力トランジスタ
が時間の平方根として変化する動作電圧で動作する結果
として出力信号エッジを一層正確に定めることができる
が、この回路も過大な遅延を受ける。
【０００５】これらの公知刊行物のどれにも、適切に限
定された制御可能なエッジ勾配特性を遷移の開始を加速
する加速回路とともに得ることは開示されていない。
定された制御可能なエッジ勾配特性を遷移の開始を加速
する加速回路とともに得ることは開示されていない。
【０００６】ＤＥ−４２０６８６４に、キャパシタを使
用しないで出力信号のエッジ勾配を低減するようにした
出力駆動回路が開示されている。この回路では、各出力
トランジスタに、インバータ及びこれに接続された遅延
回路を具える駆動回路を設ける。入力端子に出力トラン
ジスタを切り換える信号遷移が生ずると、出力トランジ
スタのゲートの電荷が低抵抗インバータを経て急速に逆
転され、出力トランジスタの導通が開始する。この瞬時
に、インバータが遅延回路により高抵抗状態にスイッチ
されるため、出力トランジスタのゲートの電圧レベルが
ゆっくり変化し、出力トランジスタをゆっくりターンオ
ンする。しかし、この回路はその調整が難しい遅延回路
の遅延時間を含む種々のパラメータの精密な調整を必要
とする。
用しないで出力信号のエッジ勾配を低減するようにした
出力駆動回路が開示されている。この回路では、各出力
トランジスタに、インバータ及びこれに接続された遅延
回路を具える駆動回路を設ける。入力端子に出力トラン
ジスタを切り換える信号遷移が生ずると、出力トランジ
スタのゲートの電荷が低抵抗インバータを経て急速に逆
転され、出力トランジスタの導通が開始する。この瞬時
に、インバータが遅延回路により高抵抗状態にスイッチ
されるため、出力トランジスタのゲートの電圧レベルが
ゆっくり変化し、出力トランジスタをゆっくりターンオ
ンする。しかし、この回路はその調整が難しい遅延回路
の遅延時間を含む種々のパラメータの精密な調整を必要
とする。
【０００７】
【発明が解決しようとする課題】本発明の目的は、許容
しえない遅延を生ずることなく不所望な高周波数信号の
発生を除去する回路を提供することにある。
しえない遅延を生ずることなく不所望な高周波数信号の
発生を除去する回路を提供することにある。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の出力駆動回路は、第１高電源電圧と出力ノ
ードとの間に接続された第１出力トランジスタと、出力
ノードと低電源電圧との間に接続された第２出力トラン
ジスタと、第１出力トランジスタのゲートと出力ノード
との間に接続された第１キャパシタと、第２出力トラン
ジスタのゲートと出力ノードとの間に接続された第２キ
ャパシタと、第１キャパシタと第１出力トランジスタの
ゲートとの第１ノードに接続されこの第１ノードに第１
電流を供給する第１電流源と、第２キャパシタと第２出
力トランジスタのゲートとの第２ノードに接続されこの
第２ノードに第２電流を供給する第２電流源と、その入
力端子及び出力端子が第１ノードに結合され第１出力ト
ランジスタのターンオン時に第１キャパシタを第１電流
より著しく大きい第３電流で、第１出力トランジスタの
しきい値電圧にほぼ到達するまで充電する第１加速回路
と、その入力端子及び出力端子が第２ノードに結合され
第２出力トランジスタのターンオン時に第２キャパシタ
を第２電流より著しく大きい第３電流で、第２出力トラ
ンジスタのしきい値電圧にほぼ到達するまで充電する第
２加速回路とを具えたことを特徴とする。
に、本発明の出力駆動回路は、第１高電源電圧と出力ノ
ードとの間に接続された第１出力トランジスタと、出力
ノードと低電源電圧との間に接続された第２出力トラン
ジスタと、第１出力トランジスタのゲートと出力ノード
との間に接続された第１キャパシタと、第２出力トラン
ジスタのゲートと出力ノードとの間に接続された第２キ
ャパシタと、第１キャパシタと第１出力トランジスタの
ゲートとの第１ノードに接続されこの第１ノードに第１
電流を供給する第１電流源と、第２キャパシタと第２出
力トランジスタのゲートとの第２ノードに接続されこの
第２ノードに第２電流を供給する第２電流源と、その入
力端子及び出力端子が第１ノードに結合され第１出力ト
ランジスタのターンオン時に第１キャパシタを第１電流
より著しく大きい第３電流で、第１出力トランジスタの
しきい値電圧にほぼ到達するまで充電する第１加速回路
と、その入力端子及び出力端子が第２ノードに結合され
第２出力トランジスタのターンオン時に第２キャパシタ
を第２電流より著しく大きい第３電流で、第２出力トラ
ンジスタのしきい値電圧にほぼ到達するまで充電する第
２加速回路とを具えたことを特徴とする。
【０００９】この構成によれば、最初出力トランジスタ
のゲートの電圧が出力トランジスタのゲートに高電流を
供給する加速回路により極めて急速に増大する。次いで
これらの加速回路がスイッチオフし、出力信号の遷移は
ゲートに低電流を供給する第１及び第２電流源によるキ
ャパシタの充電により決まる。キャパシタは出力ノード
と出力トランジスタのゲートとの間に負帰還接続される
ため、キャパシタは一層ゆっくり充電される。従って、
出力信号エッジを精密に決定することができる。負帰還
接続されたキャパシタを有する出力トランジスタは、入
力端子にステップ関数が供給されたとき時間の線形関数
である出力電圧を出力することが知られているミラー積
分器として動作する。出力信号エッジの勾配はキャパシ
タのキャパシタンス及び充電電流の値のようなパラメー
タにより簡単に決定することができる。
のゲートの電圧が出力トランジスタのゲートに高電流を
供給する加速回路により極めて急速に増大する。次いで
これらの加速回路がスイッチオフし、出力信号の遷移は
ゲートに低電流を供給する第１及び第２電流源によるキ
ャパシタの充電により決まる。キャパシタは出力ノード
と出力トランジスタのゲートとの間に負帰還接続される
ため、キャパシタは一層ゆっくり充電される。従って、
出力信号エッジを精密に決定することができる。負帰還
接続されたキャパシタを有する出力トランジスタは、入
力端子にステップ関数が供給されたとき時間の線形関数
である出力電圧を出力することが知られているミラー積
分器として動作する。出力信号エッジの勾配はキャパシ
タのキャパシタンス及び充電電流の値のようなパラメー
タにより簡単に決定することができる。
【００１０】
【実施例】以下、図面を参照して本発明を実施例につき
更に詳細に説明する。図１は本発明出力駆動回路のブロ
ック図を示す。この出力駆動回路は正電源電圧と大地と
の間に直列に接続された２つの相補形ＭＯＳ出力トラン
ジスタＭ１及びＭ２を具え、両出力トランジスタ間の接
続点からなる出力ノードＮ１を出力端子に接続する。出
力トランジスタＭ１のゲートを、キャパシタＣ１，第１
電流源１０、第１加速回路１２及びスイッチ１８にも接
続されたノードＮ３に接続する。同様に、出力トランジ
スタＭ２のゲートを、キャパシタＣ２，第１電流源２
０、第２加速回路２２及び他のスイッチ２８にも接続さ
れたノードＮ４に接続する。キャパシタＣ１及びＣ２は
出力ノードＮ１に接続する。従って、ノードＮ３に低電
流が供給されるとき、出力トランジスタＭ１はキャパシ
タＣ１と相まってミラー積分器を構成する。同様に、出
力トランジスタＭ２もキャパシタＣ２と相まってミラー
積分器を構成する。
更に詳細に説明する。図１は本発明出力駆動回路のブロ
ック図を示す。この出力駆動回路は正電源電圧と大地と
の間に直列に接続された２つの相補形ＭＯＳ出力トラン
ジスタＭ１及びＭ２を具え、両出力トランジスタ間の接
続点からなる出力ノードＮ１を出力端子に接続する。出
力トランジスタＭ１のゲートを、キャパシタＣ１，第１
電流源１０、第１加速回路１２及びスイッチ１８にも接
続されたノードＮ３に接続する。同様に、出力トランジ
スタＭ２のゲートを、キャパシタＣ２，第１電流源２
０、第２加速回路２２及び他のスイッチ２８にも接続さ
れたノードＮ４に接続する。キャパシタＣ１及びＣ２は
出力ノードＮ１に接続する。従って、ノードＮ３に低電
流が供給されるとき、出力トランジスタＭ１はキャパシ
タＣ１と相まってミラー積分器を構成する。同様に、出
力トランジスタＭ２もキャパシタＣ２と相まってミラー
積分器を構成する。
【００１１】図示の出力駆動回路は２つの別々の入力端
子ＤＰＵ及びＤＰＤから駆動される。この出力駆動回路
の説明は、第１出力トランジスタＭ１及びその関連素子
と第２出力トランジスタＭ２及びその関連素子が鏡面対
称に動作するため、以後第１出力トランジスタＭ１及び
その関連素子に限定する。２つの入力信号は同一の信号
レベルを有するものとする必要がある点に注意する必要
があるだけである。
子ＤＰＵ及びＤＰＤから駆動される。この出力駆動回路
の説明は、第１出力トランジスタＭ１及びその関連素子
と第２出力トランジスタＭ２及びその関連素子が鏡面対
称に動作するため、以後第１出力トランジスタＭ１及び
その関連素子に限定する。２つの入力信号は同一の信号
レベルを有するものとする必要がある点に注意する必要
があるだけである。
【００１２】入力端子ＤＰＵの信号は加速回路１２及び
電流源１０のみならずスイッチ１８も制御する。入力信
号ＤＰＵが高レベルのとき、スイッチ１８が閉じ、ノー
ドＮ３が正電源電圧を受け、出力トランジスタＭ１が完
全にターンオフするとともに加速回路１２及び電流源１
０がスイッチオフされる。入力信号ＤＰＵが低レベルに
なると、スイッチ１８が開き、同時に電流源１０及び加
速回路１２がスイッチオンされる。電流源１０の電流は
電流制御回路３０により調整され、キャパシタＣ１と関
連して出力ノードＮ１に所望の出力エッジを発生させ
る。
電流源１０のみならずスイッチ１８も制御する。入力信
号ＤＰＵが高レベルのとき、スイッチ１８が閉じ、ノー
ドＮ３が正電源電圧を受け、出力トランジスタＭ１が完
全にターンオフするとともに加速回路１２及び電流源１
０がスイッチオフされる。入力信号ＤＰＵが低レベルに
なると、スイッチ１８が開き、同時に電流源１０及び加
速回路１２がスイッチオンされる。電流源１０の電流は
電流制御回路３０により調整され、キャパシタＣ１と関
連して出力ノードＮ１に所望の出力エッジを発生させ
る。
【００１３】加速回路１２はノードＮ３に高電流を供給
する他の電流源１４を具える。従って、入力信号ＤＰＵ
の遷移後に、ノードＮ３は加速回路１２内のしきい値回
路１６がトリガされ電流源１４をスイッチオフする値に
達するまで極めて急速に負になる。しきい値回路１６の
しきい値は出力トランジスタＭ１がターンオンするしき
い値電圧にほぼ等しくするのが好ましい。その結果、入
力信号ＤＰＵの信号遷移後に、ノードＮ３の電圧が出力
トランジスタＭ１がターンオンする値に急速に調整され
る。しかし、その後は電流源１０からの電流が流れるの
みであるため、電流源１０が低電流を供給する場合には
出力ノードＮ１の電圧は所望の如く限定された態様で増
大し、即ち時間に対し直線的に増大する。この直線的増
大は入力信号ＤＰＵの信号遷移の短時間後にのみ開始す
る。
する他の電流源１４を具える。従って、入力信号ＤＰＵ
の遷移後に、ノードＮ３は加速回路１２内のしきい値回
路１６がトリガされ電流源１４をスイッチオフする値に
達するまで極めて急速に負になる。しきい値回路１６の
しきい値は出力トランジスタＭ１がターンオンするしき
い値電圧にほぼ等しくするのが好ましい。その結果、入
力信号ＤＰＵの信号遷移後に、ノードＮ３の電圧が出力
トランジスタＭ１がターンオンする値に急速に調整され
る。しかし、その後は電流源１０からの電流が流れるの
みであるため、電流源１０が低電流を供給する場合には
出力ノードＮ１の電圧は所望の如く限定された態様で増
大し、即ち時間に対し直線的に増大する。この直線的増
大は入力信号ＤＰＵの信号遷移の短時間後にのみ開始す
る。
【００１４】電流制御回路３０は入力端子ＰＤＷＮから
制御され、電流源１０及び電流源２０を大電流に切り換
えることができる。この場合には急勾配の信号遷移が出
力ノードＮ１に発生し、これは所定の場合に特に好まし
い。
制御され、電流源１０及び電流源２０を大電流に切り換
えることができる。この場合には急勾配の信号遷移が出
力ノードＮ１に発生し、これは所定の場合に特に好まし
い。
【００１５】図２の回路図は電流源１０、２０及び加速
回路１２、２２の実施例の詳細な構成を示す。ここでも
出力駆動回路の出力トランジスタＭ１を具える上側部分
と出力トランジスタＭ２を具える下側部分は鏡面対称に
動作するため、以後上側部分についてのみ説明する。
回路１２、２２の実施例の詳細な構成を示す。ここでも
出力駆動回路の出力トランジスタＭ１を具える上側部分
と出力トランジスタＭ２を具える下側部分は鏡面対称に
動作するため、以後上側部分についてのみ説明する。
【００１６】加速回路内のトランジスタＭ９０及びＭ９
１の直列接続をインバータＭ９２，Ｍ９３の入力端子及
に結合するとともにノードＮ３において上側出力トラン
ジスタＭ１のゲートに結合する。直列接続トランジスタ
の一方は低電源電圧Ｖｓｓ、即ち大地に結合されたＮＭ
ＯＳトランジスタＭ９１であり、そのゲートがインバー
タＩＶ１を経て入力端子ＤＰＵの信号を受信する。直列
接続トランジスタの他方はトランジスタＭ９１とノード
Ｎ３との間に配置されたＰＭＯＳトランジスタＭ９０で
あり、そのゲートをインバータＭ９２，Ｍ９３の出力端
子に結合する。他のＰＭＯＳトランジスタＭ６を高電源
電圧とノードＮ３との間に配置するとともに、他のＮＭ
ＯＳトランジスタＭ３をノードＮ３に結合する。抵抗Ｒ
２をノードＮ３と上側出力トランジスタＭ１のゲートと
の間に挿入して出力端子における漂遊パルスが出力トラ
ンジスタＭ２のゲート−ドレイン通路に電圧降伏を生じ
させるのを阻止する。キャパシタＣ１をノードＮ３と出
力ノードＮ１との間に配置する。
１の直列接続をインバータＭ９２，Ｍ９３の入力端子及
に結合するとともにノードＮ３において上側出力トラン
ジスタＭ１のゲートに結合する。直列接続トランジスタ
の一方は低電源電圧Ｖｓｓ、即ち大地に結合されたＮＭ
ＯＳトランジスタＭ９１であり、そのゲートがインバー
タＩＶ１を経て入力端子ＤＰＵの信号を受信する。直列
接続トランジスタの他方はトランジスタＭ９１とノード
Ｎ３との間に配置されたＰＭＯＳトランジスタＭ９０で
あり、そのゲートをインバータＭ９２，Ｍ９３の出力端
子に結合する。他のＰＭＯＳトランジスタＭ６を高電源
電圧とノードＮ３との間に配置するとともに、他のＮＭ
ＯＳトランジスタＭ３をノードＮ３に結合する。抵抗Ｒ
２をノードＮ３と上側出力トランジスタＭ１のゲートと
の間に挿入して出力端子における漂遊パルスが出力トラ
ンジスタＭ２のゲート−ドレイン通路に電圧降伏を生じ
させるのを阻止する。キャパシタＣ１をノードＮ３と出
力ノードＮ１との間に配置する。
【００１７】入力端子ＤＰＵをインバータＩＶ１を経て
ＮＭＯＳトランジスタＭ９１及びＰＭＯＳトランジスタ
Ｍ６のゲートに結合するとともに、他のインバータＩＶ
２を経てＮＭＯＳトランジスタＭ３のソースに結合す
る。平均電圧レベルが後に詳述する電流ミラー回路によ
りＮＭＯＳトランジスタＭ３のゲートに供給される。
ＮＭＯＳトランジスタＭ９１及びＰＭＯＳトランジスタ
Ｍ６のゲートに結合するとともに、他のインバータＩＶ
２を経てＮＭＯＳトランジスタＭ３のソースに結合す
る。平均電圧レベルが後に詳述する電流ミラー回路によ
りＮＭＯＳトランジスタＭ３のゲートに供給される。
【００１８】最初に、入力端子ＤＰＵの信号は高論理レ
ベルにあるものとすると、これがインバータＩＶ１によ
り反転され、ＮＭＯＳトランジスタＭ９１がターンオフ
するとともにＰＭＯＳトランジスタＭ６がターンオンす
る。ＮＭＯＳトランジスタＭ９１がターンオフするた
め、ノードＮ３から大地へ何の電流も流れることができ
ず、また電源電圧ＶｃｃがＰＭＯＳトランジスタＭ６を
経てノードＮ３に結合されるため、第１出力トランジス
タＭ１がターンオフする。また、インバータＩＶ２が高
電圧レベルをＮＭＯＳトランジスタＭ３に供給するた
め、電流がノードＮ３からこの通路を経て大地へ流れる
ことはできない。ノードＮ３は高電源電圧Ｖｃｃに等し
い電圧になるため、インバータＭ９２及びＭ９３を経て
ＰＭＯＳトランジスタＭ９０に低電圧レベルが供給さ
れ、このＰＭＯＳトランジスタＭ９０がターンオンす
る。
ベルにあるものとすると、これがインバータＩＶ１によ
り反転され、ＮＭＯＳトランジスタＭ９１がターンオフ
するとともにＰＭＯＳトランジスタＭ６がターンオンす
る。ＮＭＯＳトランジスタＭ９１がターンオフするた
め、ノードＮ３から大地へ何の電流も流れることができ
ず、また電源電圧ＶｃｃがＰＭＯＳトランジスタＭ６を
経てノードＮ３に結合されるため、第１出力トランジス
タＭ１がターンオフする。また、インバータＩＶ２が高
電圧レベルをＮＭＯＳトランジスタＭ３に供給するた
め、電流がノードＮ３からこの通路を経て大地へ流れる
ことはできない。ノードＮ３は高電源電圧Ｖｃｃに等し
い電圧になるため、インバータＭ９２及びＭ９３を経て
ＰＭＯＳトランジスタＭ９０に低電圧レベルが供給さ
れ、このＰＭＯＳトランジスタＭ９０がターンオンす
る。
【００１９】入力端子ＤＰＵの信号が高レベルか低レベ
ルへ切り換わると、インバータＩＶ１の出力が高電圧レ
ベルになり、ＮＭＯＳトランジスタＭ９１がターンオン
するとともにＰＭＯＳトランジスタＭ６がターンオフす
る。また、ＮＭＯＳトランジスタＭ３を経て、インバー
タＩＶ２が大地への高抵抗通路を与える。電流がノード
Ｎ３から流れるため、出力トランジスタＭ１のゲートの
電圧が減少する。この電流は２つの枝路電流に分配さ
れ、即ち２つの相補形トランジスタＭ９０，Ｍ９１の直
列接続を経て流れる第１の高電流及びＮＭＯＳトランジ
スタＭ３を経て大地に流れる第２の電流に分配される。
第１の高電流は、ノードＮ３の電圧レベルがＰＭＯＳト
ランジスタＭ９２のしきい値電圧に達するまで流れ、こ
のときインバータＭ９２，Ｍ９3 の出力が切り換わり、
ＰＭＯＳトランジスタＭ９０がターンオフする。ここで
ＮＭＯＳトランジスタＭ９３は高オームであり、且つ又
ＰＭＯＳトランジスタＭ９２のしきい値電圧は出力トラ
ンジスタＭ１のしきい値電圧より僅かに高いものとす
る。その理由は、そのゲートの電圧が抵抗Ｒ２及び出力
トランジスタＭ１のドレイン−ゲートキャパシタのため
にノードＮ３の電圧より僅かに遅れるためである。これ
らの素子の所定の値に対し、ＰＭＯＳトランジスタＭ９
２のしきい値電圧は、出力トランジスタＭ１のゲートの
電圧がそのしきい値電圧に達する瞬時に正確にインバー
タＭ９２，Ｍ９３の出力信号が切り換わりＰＭＯＳトラ
ンジスタＭ９０をターンオフするように選択することが
できる。従って、出力トランジスタＭ１のゲート電圧が
しきい値電圧まで急速に増大し終えたとき加速回路の作
用が終了する。
ルへ切り換わると、インバータＩＶ１の出力が高電圧レ
ベルになり、ＮＭＯＳトランジスタＭ９１がターンオン
するとともにＰＭＯＳトランジスタＭ６がターンオフす
る。また、ＮＭＯＳトランジスタＭ３を経て、インバー
タＩＶ２が大地への高抵抗通路を与える。電流がノード
Ｎ３から流れるため、出力トランジスタＭ１のゲートの
電圧が減少する。この電流は２つの枝路電流に分配さ
れ、即ち２つの相補形トランジスタＭ９０，Ｍ９１の直
列接続を経て流れる第１の高電流及びＮＭＯＳトランジ
スタＭ３を経て大地に流れる第２の電流に分配される。
第１の高電流は、ノードＮ３の電圧レベルがＰＭＯＳト
ランジスタＭ９２のしきい値電圧に達するまで流れ、こ
のときインバータＭ９２，Ｍ９3 の出力が切り換わり、
ＰＭＯＳトランジスタＭ９０がターンオフする。ここで
ＮＭＯＳトランジスタＭ９３は高オームであり、且つ又
ＰＭＯＳトランジスタＭ９２のしきい値電圧は出力トラ
ンジスタＭ１のしきい値電圧より僅かに高いものとす
る。その理由は、そのゲートの電圧が抵抗Ｒ２及び出力
トランジスタＭ１のドレイン−ゲートキャパシタのため
にノードＮ３の電圧より僅かに遅れるためである。これ
らの素子の所定の値に対し、ＰＭＯＳトランジスタＭ９
２のしきい値電圧は、出力トランジスタＭ１のゲートの
電圧がそのしきい値電圧に達する瞬時に正確にインバー
タＭ９２，Ｍ９３の出力信号が切り換わりＰＭＯＳトラ
ンジスタＭ９０をターンオフするように選択することが
できる。従って、出力トランジスタＭ１のゲート電圧が
しきい値電圧まで急速に増大し終えたとき加速回路の作
用が終了する。
【００２０】その後ノードＮ３から流出する電流はＮＭ
ＯＳトランジスタＭ３を経るもののみになる。従って、
出力ノードＮ１の電圧がゆっくり増大すると同時に、出
力トランジスタＭ１のゲート電圧が減少する。増大する
出力電圧がキャパシタＣ１を経てノードＮ３結合される
ため、出力トランジスタＭ１のゲート電圧の過度に速い
減少が補償され、限定されたエッジ勾配を有する、即ち
時間の直線関数である出力信号が得られる。
ＯＳトランジスタＭ３を経るもののみになる。従って、
出力ノードＮ１の電圧がゆっくり増大すると同時に、出
力トランジスタＭ１のゲート電圧が減少する。増大する
出力電圧がキャパシタＣ１を経てノードＮ３結合される
ため、出力トランジスタＭ１のゲート電圧の過度に速い
減少が補償され、限定されたエッジ勾配を有する、即ち
時間の直線関数である出力信号が得られる。
【００２１】基本原理はミラー積分器の原理にある。ス
テップ関数をミラー積分器に入力信号として供給する
と、時間に直線的に依存する関数がその出力端子に得ら
れる。出力信号のエッジ勾配が制限されるため、高周波
数妨害の発生が著しく減少する。
テップ関数をミラー積分器に入力信号として供給する
と、時間に直線的に依存する関数がその出力端子に得ら
れる。出力信号のエッジ勾配が制限されるため、高周波
数妨害の発生が著しく減少する。
【００２２】トランジスタＭ４９−Ｍ５３は電流ミラー
回路を構成する。この回路は、高電源源電圧Ｖｃｃと大
地との間に接続された、抵抗Ｒ１と２つのＮＭＯＳトラ
ンジスタＭ４９及びＭ５０を含む第１の直列接続を具え
る。抵抗Ｒ１及びＮＭＯＳトランジスタＭ４９のソース
を高電源電圧Ｖｃｃ及び大地にそれぞれ結合し、ＮＭＯ
ＳトランジスタＭ５０を電流ミラー回路の第１出力ノー
ドＮ５で抵抗Ｒ１と結合するとともにＮＭＯＳトランジ
スタＭ４９のドレインに結合する。トランジスタＭ５０
のゲートをノードＮ５に接続する。
回路を構成する。この回路は、高電源源電圧Ｖｃｃと大
地との間に接続された、抵抗Ｒ１と２つのＮＭＯＳトラ
ンジスタＭ４９及びＭ５０を含む第１の直列接続を具え
る。抵抗Ｒ１及びＮＭＯＳトランジスタＭ４９のソース
を高電源電圧Ｖｃｃ及び大地にそれぞれ結合し、ＮＭＯ
ＳトランジスタＭ５０を電流ミラー回路の第１出力ノー
ドＮ５で抵抗Ｒ１と結合するとともにＮＭＯＳトランジ
スタＭ４９のドレインに結合する。トランジスタＭ５０
のゲートをノードＮ５に接続する。
【００２３】電流ミラー回路は、高電源電圧Ｖｃｃと大
地との間に接続された、２つのＰＭＯＳトランジスタＭ
５３及びＭ５１と一つのＮＭＯＳトランジスタＭ５２を
含む第２の直列接続を具える。ＰＭＯＳトランジスタＭ
５３のソース及びＮＭＯＳトランジスタＭ５２のソース
を高電源電圧Ｖｃｃ及び大地にそれぞれ接続し、ＰＭＯ
ＳトランジスタＭ５１を一方ではＰＭＯＳトランジスタ
Ｍ５３に結合するとともに他方では電流ミラー回路の第
２出力ノードＮ６でＮＭＯＳトランジスタＭ５２のドレ
インに結合する。ＰＭＯＳトランジスタＭ５１のゲート
をノードＮ６に接続する。ＮＭＯＳトランジスタＭ５０
のゲートをトランジスタＭ５２のゲートに接続する。
地との間に接続された、２つのＰＭＯＳトランジスタＭ
５３及びＭ５１と一つのＮＭＯＳトランジスタＭ５２を
含む第２の直列接続を具える。ＰＭＯＳトランジスタＭ
５３のソース及びＮＭＯＳトランジスタＭ５２のソース
を高電源電圧Ｖｃｃ及び大地にそれぞれ接続し、ＰＭＯ
ＳトランジスタＭ５１を一方ではＰＭＯＳトランジスタ
Ｍ５３に結合するとともに他方では電流ミラー回路の第
２出力ノードＮ６でＮＭＯＳトランジスタＭ５２のドレ
インに結合する。ＰＭＯＳトランジスタＭ５１のゲート
をノードＮ６に接続する。ＮＭＯＳトランジスタＭ５０
のゲートをトランジスタＭ５２のゲートに接続する。
【００２４】ノードＮ５及びＮ６をＮＭＯＳトランジス
タＭ３のゲート及びＰＭＯＳトランジスタＭ４のゲート
にそれぞれ結合する。電流ミラー回路は入力信号ＰＤＷ
Ｎにより制御され、この信号はＮＭＯＳトランジスタＭ
４９のゲートに直接供給されるとともにＰＭＯＳトラン
ジスタＭ５３のゲートにインバータＩＶ５を経て供給さ
れる。抵抗Ｒ１及びＮＭＯＳトランジスタＭ４９，Ｍ５
０を流れる第１電流がトランジスタＭ５１−Ｍ５３を流
れる第２電流に鏡影される。
タＭ３のゲート及びＰＭＯＳトランジスタＭ４のゲート
にそれぞれ結合する。電流ミラー回路は入力信号ＰＤＷ
Ｎにより制御され、この信号はＮＭＯＳトランジスタＭ
４９のゲートに直接供給されるとともにＰＭＯＳトラン
ジスタＭ５３のゲートにインバータＩＶ５を経て供給さ
れる。抵抗Ｒ１及びＮＭＯＳトランジスタＭ４９，Ｍ５
０を流れる第１電流がトランジスタＭ５１−Ｍ５３を流
れる第２電流に鏡影される。
【００２５】入力端子ＰＤＷＮの信号が高論理レベルの
とき、電流ミラー回路が駆動される。このときトランジ
スタＭ３及びＭ４の状態がノードＮ５及びＮ６に生ずる
電圧により制御され、従ってノードＮ３及びＮ４から取
り出される電流もこれらのトランジスタにより制御御さ
れる。従って、出力信号のエッジ勾配はキャパシタＣ１
及びＣ２のキャパシタンスによりきまる。キャパシタＣ
５，Ｃ６は単に電源電圧Ｖｃｃ及びＮＭＯＳトランジス
タＭ３及びＰＭＯＳトランジスタＭ４のゲートからの接
地リードの電圧の変動を阻止する作用をするだけであ
る。
とき、電流ミラー回路が駆動される。このときトランジ
スタＭ３及びＭ４の状態がノードＮ５及びＮ６に生ずる
電圧により制御され、従ってノードＮ３及びＮ４から取
り出される電流もこれらのトランジスタにより制御御さ
れる。従って、出力信号のエッジ勾配はキャパシタＣ１
及びＣ２のキャパシタンスによりきまる。キャパシタＣ
５，Ｃ６は単に電源電圧Ｖｃｃ及びＮＭＯＳトランジス
タＭ３及びＰＭＯＳトランジスタＭ４のゲートからの接
地リードの電圧の変動を阻止する作用をするだけであ
る。
【００２６】入力端子ＰＤＷＮの信号が低論理レベルの
とき、電流ミラー回路は駆動されず、このときトランジ
スタＭ３及びＭ４のゲートがそれぞれ高電源電圧及び大
地に結合され、従ってこれらのトランジスタが飽和す
る。この場合には出力信号のエッジ勾配はもはや制御で
きない。このような電流ミラー回路の滅勢は電力の節約
をもたらし、電池駆動用の場合に重要である。
とき、電流ミラー回路は駆動されず、このときトランジ
スタＭ３及びＭ４のゲートがそれぞれ高電源電圧及び大
地に結合され、従ってこれらのトランジスタが飽和す
る。この場合には出力信号のエッジ勾配はもはや制御で
きない。このような電流ミラー回路の滅勢は電力の節約
をもたらし、電池駆動用の場合に重要である。
【００２７】本発明出力駆動回路はトライステートモー
ドで動作させることもできる。入力端子ＤＰＵの信号が
高論理レベルを示し、入力端子ＤＰＤの信号が低論理レ
ベルを示す場合には、両出力トランジスタＭ２，Ｍ１が
ターンオフし、電源電圧Ｖｃｃと出力ノードとの間に配
置された小さい低電力ＰＭＯＳトランジスタＭ１１がタ
ーンオンする。このＰＭＯＳトランジスタＭ１１は高抵
抗形であるため、外部から供給される低論理信号を出力
ノードの電位に容易にプルダウンさせることができ、従
ってこの出力ノードをこの状態の入力端子として使用す
ることができる。
ドで動作させることもできる。入力端子ＤＰＵの信号が
高論理レベルを示し、入力端子ＤＰＤの信号が低論理レ
ベルを示す場合には、両出力トランジスタＭ２，Ｍ１が
ターンオフし、電源電圧Ｖｃｃと出力ノードとの間に配
置された小さい低電力ＰＭＯＳトランジスタＭ１１がタ
ーンオンする。このＰＭＯＳトランジスタＭ１１は高抵
抗形であるため、外部から供給される低論理信号を出力
ノードの電位に容易にプルダウンさせることができ、従
ってこの出力ノードをこの状態の入力端子として使用す
ることができる。
【図１】本発明出力駆動回路のブロック図である。
【図２】図１に示す出力駆動回路の詳細回路図である。
Ｍ１，Ｍ２ 出力トランジスタ Ｎ１ 出力ノード Ｃ１，Ｃ２ キャパシタ Ｎ３，Ｎ４ ノード １０、２０ 電流源 １２ ２２ 加速回路 １４、２４ 電流源 １６、２６ しきい値回路 １８，２８ スイッチ ３０ 電流制御回路 ＤＰＵ，ＤＰＤ，ＰＤＷＮ 入力端子 Ｍ３，Ｍ４ 電流源１０，２０ Ｍ９０−Ｍ９３，Ｍ９４−９７ 加速回路１２，２２ Ｒ１，Ｍ４９−５３ 電流ミラー回路（電流制御回路３
０） Ｍ６，Ｍ５ スイッチ１８，２８
０） Ｍ６，Ｍ５ スイッチ１８，２８
Claims (8)
- 【請求項１】 第１高電源電圧（Ｖｃｃ）と出力ノード
（Ｎ１）との間に接続された第１出力トランジスタ（Ｍ
１）と、出力ノード（Ｎ１）と低電源電圧（Ｖｓｓ）と
の間に接続された第２出力トランジスタ（Ｍ２）と、第
１出力トランジスタ（Ｍ１）のゲートと出力ノード（Ｎ
１）との間に接続された第１キャパシタ（Ｃ１）と、第
２出力トランジスタ（Ｍ２）のゲートと出力ノード（Ｎ
１）との間に接続された第２キャパシタ（Ｃ２）と、第
１キャパシタ（Ｃ１）と第１出力トランジスタ（Ｍ１）
のゲートに第１ノード（Ｎ３）で接続されこの第１ノー
ド（Ｎ３）に第１電流を供給する第１電流源（１０）
と、第２キャパシタ（Ｃ２）と第２出力トランジスタ
（Ｍ２）のゲートに第２ノード（Ｎ４）で接続されこの
第２ノード（Ｎ４）に第２電流を供給する第２電流源
（２０）と、その入力端子及び出力端子が第１ノード
（Ｎ３）に結合され第１出力トランジスタ（Ｍ１）のタ
ーンオン時に第１キャパシタ（Ｃ１）を第１電流より著
しく大きい第３電流で、第１出力トランジスタ（Ｍ１）
のしきい値電圧にほぼ到達するまで充電する第１加速回
路（１２）と、その入力端子及び出力端子が第２ノード
（Ｎ４）に結合され第２出力トランジスタ（Ｍ２）のタ
ーンオン時に第２キャパシタ（Ｃ２）を第２電流より著
しく大きい第３電流で、第２出力トランジスタ（Ｍ２）
のしきい値電圧にほぼ到達するまで充電する第２加速回
路（２２）とを具えたことを特徴とする出力駆動回路。 - 【請求項２】 第１電流源（１０）が第１ＮＭＯＳトラ
ンジスタ（Ｍ３）を具え、第２電流源（２０）が第１Ｐ
ＭＯＳトランジスタ（Ｍ４）を具え、両トランジスタの
ゲートが、両トランジスタの導通度を同程度に制御する
制御手段に結合されていることを特徴とする請求項１記
載の出力駆動回路。 - 【請求項３】 第１加速回路が第２ＰＭＯＳトランジス
タ（Ｍ９２）と、第３ＰＭＯＳトランジスタ（Ｍ９０）
及び第２ＮＭＯＳトランジスタ（Ｍ９１）からなる第１
直列接続とを具え、第２加速回路が第３ＮＭＯＳトラン
ジスタ（Ｍ９４）と、第４ＰＭＯＳトランジスタ（Ｍ９
７）及び第４ＮＭＯＳトランジスタ（Ｍ９６）からなる
第２直列接続とを具え、第１直列接続が第１ノード（Ｎ
３）と低電源電圧（Ｖｓｓ）との間に接続され、その第
３ＰＭＯＳトランジスタ（Ｍ９０）のゲートが第２ＰＭ
ＯＳトランジスタ（Ｍ９２）に接続され、第１入力端子
（ＤＰＵ）が第２ＮＭＯＳトランジスタ（Ｍ９１）のゲ
ートに結合され、第２直列接続が第２ノード（Ｎ４）と
高電源電圧（Ｖｃｃ）との間に接続され、その第４ＮＭ
ＯＳトランジスタ（Ｍ９６）のゲートが第３ＮＭＯＳト
ランジスタ（Ｍ９４）に接続され、第２入力端子（ＤＰ
Ｄ）が第４ＰＭＯＳトランジスタ（Ｍ９７）のゲートに
結合され、且つ第１出力トランジスタ（Ｍ１）及び第２
ＰＭＯＳトランジスタ（Ｍ９２）のしきい値電圧並びに
第２出力トランジスタ（Ｍ２）及び第３ＮＭＯＳトラン
ジスタ（Ｍ９４）のしきい値電圧がそれぞれほぼ等しい
ことを特徴とする請求項２記載の出力駆動回路。 - 【請求項４】 第５ＰＭＯＳトランジスタ（Ｍ６）が高
電源電圧（Ｖｃｃ）と第１ノード（Ｎ３）との間に接続
され、第５ＮＭＯＳトランジスタ（Ｍ５）が第２ノード
（Ｎ４）と低電源電圧（Ｖｓｓ）との間に接続され、第
１入力端子（ＤＰＵ）が第５ＰＭＯＳトランジスタ（Ｍ
６）のゲートにも結合され、第２入力端子（ＤＰＤ）が
第５ＮＭＯＳトランジスタ（Ｍ５）のゲートにも結合さ
れていることを特徴とする請求項２又は３に記載の出力
駆動回路。 - 【請求項５】 第１入力端子（ＤＰＵ）が第１インバー
タ（ＩＶ２）を経て第１ＮＭＯＳトランジスタ（Ｍ３）
に結合され、第２入力端子（ＤＰＤ）が第２インバータ
（ＩＶ４）を経て第１ＰＭＯＳトランジスタ（Ｍ４）に
結合されていることを特徴とする請求項２記載の出力駆
動回路。 - 【請求項６】 第１ＮＭＯＳトランジスタ（Ｍ３）及び
第１ＰＭＯＳトランジスタ（Ｍ４）の導通度が第３入力
端子（ＰＤＷＮ）から制御されることを特徴とする請求
項２〜５のいずれかに記載の出力駆動回路。 - 【請求項７】 電流ミラー回路（Ｒ１，Ｍ４９−Ｍ５
３）の第１出力端子が第１ＮＭＯＳトランジスタ（Ｍ
３）のゲートに接続され、この電流ミラー回路の第２出
力端子が第１ＰＭＯＳトランジスタ（Ｍ４）のゲートに
接続されていることを特徴とする請求項２〜６のいずれ
かに記載の出力駆動回路。 - 【請求項８】 第３入力信号（ＰＤＷＮ）が第１論理レ
ベルのとき、第１ＮＭＯＳトランジスタ（Ｍ３）及び第
１ＰＭＯＳトランジスタ（Ｍ４）が飽和し、第３入力信
号（ＰＤＷＮ）が第２論理レベルのとき、第１ＮＭＯＳ
トランジスタ（Ｍ３）及び第１ＰＭＯＳトランジスタ
（Ｍ４）の導通度が電流ミラー回路（Ｒ１，Ｍ４９−Ｍ
５３）により決定されることを特徴とする請求項６及び
７に記載の出力駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4400872A DE4400872A1 (de) | 1994-01-14 | 1994-01-14 | Ausgangstreiberschaltung |
| DE4400872:4 | 1994-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221620A true JPH07221620A (ja) | 1995-08-18 |
Family
ID=6507886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7003293A Pending JPH07221620A (ja) | 1994-01-14 | 1995-01-12 | 出力駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546029A (ja) |
| EP (1) | EP0663726B1 (ja) |
| JP (1) | JPH07221620A (ja) |
| DE (2) | DE4400872A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| JPH0897706A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
| EP0780984B1 (en) * | 1995-07-07 | 2003-11-12 | Seiko Epson Corporation | Output circuit and electronic device using the circuit |
| US5701275A (en) * | 1996-01-19 | 1997-12-23 | Sgs-Thomson Microelectronics, Inc. | Pipelined chip enable control circuitry and methodology |
| US5801563A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry having a single slew rate resistor |
| US6130569A (en) * | 1997-03-31 | 2000-10-10 | Texas Instruments Incorporated | Method and apparatus for a controlled transition rate driver |
| US6066971A (en) | 1997-10-02 | 2000-05-23 | Motorola, Inc. | Integrated circuit having buffering circuitry with slew rate control |
| IT1296071B1 (it) * | 1997-11-06 | 1999-06-09 | Sgs Thomson Microelectronics | Driver con accoppiamento in alternata, con dinamica di uscita elevata |
| US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
| US6100725A (en) * | 1998-03-31 | 2000-08-08 | Texas Instruments Incorporated | Apparatus for a reduced propagation delay driver |
| EP1078460B1 (de) | 1998-05-12 | 2001-11-28 | Infineon Technologies AG | Verfahren und vorrichtung zum umschalten eines feldeffekttransistors |
| JP3152204B2 (ja) | 1998-06-02 | 2001-04-03 | 日本電気株式会社 | スルーレート出力回路 |
| DE19829487C1 (de) * | 1998-07-01 | 1999-09-23 | Siemens Ag | Ausgangstreiber eines integrierten Halbleiterchips |
| EP1280033B1 (en) * | 2001-07-26 | 2006-05-31 | AMI Semiconductor Belgium BVBA | EMC immune low drop regulator |
| US6985014B2 (en) * | 2002-03-01 | 2006-01-10 | Broadcom Corporation | System and method for compensating for the effects of process, voltage, and temperature variations in a circuit |
| JP2005354586A (ja) * | 2004-06-14 | 2005-12-22 | Freescale Semiconductor Inc | プリドライバ回路 |
| US7635998B1 (en) | 2008-07-10 | 2009-12-22 | Freescale Semiconductor, Inc. | Pre-driver for bridge circuit |
| JP5382702B2 (ja) * | 2009-05-01 | 2014-01-08 | フリースケール セミコンダクター インコーポレイテッド | ドライバ回路 |
| US8742829B2 (en) * | 2012-04-19 | 2014-06-03 | Micrel, Inc. | Low leakage digital buffer using bootstrap inter-stage |
| DE102014010202B3 (de) * | 2014-07-08 | 2015-05-07 | Elmos Semiconductor Aktiengesellschaft | EMV gerechte Flanken-Regelung für Transceiver eines Eindrahtbussystems, insbesondere für einen LINBUS-Transceiver |
| DE102014019426B3 (de) * | 2014-07-08 | 2015-06-03 | Elmos Semiconductor Aktiengesellschaft | EMV gerechte Flanken-Regelung für Transceiver eines Eindrahtbussystems, insbesondere für einen LINBUS-Transceiver |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4622482A (en) * | 1985-08-30 | 1986-11-11 | Motorola, Inc. | Slew rate limited driver circuit which minimizes crossover distortion |
| NL8601558A (nl) * | 1986-06-17 | 1988-01-18 | Philips Nv | Geintegreerde logische schakeling voorzien van een uitgangsschakeling voor het opwekken van een in de tijd begrensd toenemende uitgangsstroom. |
| AU608822B2 (en) * | 1987-06-29 | 1991-04-18 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
| US4906867A (en) * | 1988-11-09 | 1990-03-06 | Ncr Corporation | Buffer circuit with load sensitive transition control |
| EP0379881B1 (en) * | 1989-01-24 | 1994-07-27 | Integrated Device Technology, Inc. | CMOS output driver |
| JPH02309810A (ja) * | 1989-05-25 | 1990-12-25 | Seiko Epson Corp | 半導体装置 |
| JP2899892B2 (ja) * | 1989-05-25 | 1999-06-02 | セイコーエプソン株式会社 | 半導体装置 |
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-
1994
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-
1995
- 1995-01-09 EP EP95200026A patent/EP0663726B1/de not_active Expired - Lifetime
- 1995-01-09 DE DE59506127T patent/DE59506127D1/de not_active Expired - Fee Related
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- 1995-01-13 US US08/372,529 patent/US5546029A/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| EP0663726A2 (de) | 1995-07-19 |
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| EP0663726B1 (de) | 1999-06-09 |
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