DE4205578C2 - Adressübergangsdetektorschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf einen Adreßübergangsdetektorschaltkreis der im Oberbegriff des Patentanspruchs 1 genannten Art.

Ein solcher, aus der US-PS 45 92 028 bekannter Adreßübergangsdetektorschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung umfaßt eine erste und eine zweite Eingabevorrichtung, die jeweils zum Erhalt der Ausgabe eines Adreßpuffers angeschlossen sind und unterschiedlich hohe Auslöse­ pegel besitzen. Die Ausgangssignale der ersten und zweiten Einga­ bevorrichtung werden weiterverarbeitet und zur Erzeugung eines Adreßübergangs-Detektorsignals verwendet. Durch die unterschied­ lich hohen Auslösepegel der ersten und zweiten Eingabevorrichtung besitzt das Ausgangssignal des Detektorschaltkreises eine längere Impulsdauer als das entsprechende Ausgangssignal bei Verwendung von Eingabevorrichtungen mit gleich hohem Auslösepegel. Durch die erhöhte Impulsdauer finden längere Ausgleichsvorgänge innerhalb der Halbleiterspeichervorrichtung während der Übergangszeit eines Adreßsignals von einem ersten zu einem zweiten logischen Zustand statt, was zu einer Stabilisierung des Betriebs der gesamten Halbleiterspeichervorrichtung beiträgt. Zwar ist bei dieser Anord­ nung gewährleistet, daß die Ausgleichsvorgänge länger andauern als die Auswahl eines entsprechenden Adreßdekodierers, jedoch ist es dennoch möglich, daß sich das Adreßsignal immer noch im Übergangs­ zustand befindet, wodurch weiterhin eine Fehlfunktion auftreten kann.

Aus "IEEE Journal of Solid-State Circuits, Vol. SC-21, No. 5, Oktober 1986, S. 692-703" ist ein weiterer Adreßübergangs­ detektorschaltkreis bekannt, bei dem durch eine Semaphor- Anordnung sowie verschieden hohe Auslösepegel der Gatter im Adreßübergangsdetektorschaltkreis verhindert wird, daß in der Schaltung mehrere Signalübergänge gleichzeitig stattfinden und damit einer Mehrfachauswahl von Dekodierern und somit Speicherzellen vorgebeugt wird, wenn sich ein Adreßsignal relativ langsam von einem logischen Zustand zum anderen hin verändert. Da bei dieser Anordnung jedoch die Auswahl einer neuen Wortleitung nach dem Ende eines Ausgleichssignals stattfindet, sind auch hier Fehlfunktionen der Halbleiterspeichervorrichtung möglich.

Im allgemeinen wird ein Adreßübergangsdetektor (hiernach ATD be­ zeichnet) in einer Vorrichtung wie etwa einem statischen RAM (Speicher mit wahlfreiem Zugriff) oder einem ROM (Nurlesespeicher) verwendet, die eine hohe Zugriffsgeschwindigkeit und einen gerin­ gen Leistungsverbrauch erfordert. Der ATD stellt eine Änderung eines von außen angelegten Adreßsignals fest, um einen Impuls zu erzeugen. Das heißt, daß der ATD bei irgendeiner Veränderung in den Adreßeingängen einen Takt erzeugt. Darüberhinaus empfängt der ATD auch in einem Adreßeingang auftretende Fehler, wodurch ein normaler, interner Takt erzeugt wird.

Fig. 7 zeigt ein schematisches Blockdiagramm einer Halb­ leiterspeichervorrichtung mit einem ATD. Die Halbleiterspei­ chervorrichtung besitzt einen Adreßpuffer 100, der ein ex­ ternes Signal erhält, einen Zeilendekodierer 200, ein Speicherzellenfeld 300, einen Spaltendekodierer und einen Leseverstärker 400, einen Datenausgabepuffer 500, einen ATD 600 und einen Impulsgenerator 700.

Der Lesevorgang beginnt mit der Eingabe von erwünschten Adreßsignalen in den Adreßpuffer. Wenn eines der verschie­ denen Eingangsadreßsignale einen Übergang zeigt, stellt der ATD 600 diesen Zustand fest und erzeugt einen kurzen Impuls. Dann erzeugt der Impulsgenerator 700 einen ATD-Impuls wie etwa ein Ausgleichssignal EQU, ein Festhaltesignal LAT und ein invertiertes Festhaltesignal LATB usw., der mit dem kur­ zen Impuls synchronisiert ist.

Die Fig. 8 bis 11 sind in "IEEE JOURNAL OF SOLID- STATE CIRCUITS", VOL. 25, NO. 5, Oktober 1989, Seiten 1250-1258 offengelegt.

Fig. 8 zeigt ein Schaltkreisdiagramm eines herkömmlichen ATD. Der ATD erzeugt einen kurzen Impuls, wenn ein Übergang in einer externen Eingangsadresse auftritt, und es ist klar, daß der kurze Impuls durch einen Verzögerungsschaltkreis 13, der durch eine gestrichelte Linie gekennzeichnet ist, er­ zeugt wird.

Fig. 9 zeigt einen ATD-Impulsaddierer und einen Impuls­ generator der Fig. 7. Der Schaltkreis der Fig. 9 addiert die kurzen, von dem ATD erzeugten Impulse, um ein erwünschtes Signal für das Innere eines Chips zu erzeugen, und erzeugt ein Ausgleichssignal EQU, ein invertiertes Festhaltesignal LATB und ein Festhaltesignal LAT.

Im folgenden wird die Funktion des ATD-Impulses unter Bezugnahme auf Fig. 10 beschrieben. Das Ausgleichssignal EQU gleicht eine Bitleitung und einen Leseverstärker aus. Die Signale LAT und LATB halten gültige Daten fest und sperren einen Datenpuffer oder geben ihn frei. Das heißt, daß, wenn das Signal LAT logisch "hoch" ist, ein NMOS-Transistor 60 eingeschaltet wird und ein MOS-Transistor 63 eines Ausgangs­ anschlusses freigegeben wird.

Als nächstes wird der Lesevorgang in Fig. 10 im Normal­ fall unter Bezugnahme auf die Fig. 9 und 11 beschrieben. Wenn ein Adreßübergang eintritt, werden eine Wortleitung und eine Bitleitung in einem Zeilendekodierer und einem Spaltendekodierer bestimmt. In diesem Fall werden die Si­ gnale SATB und SAT, die den Adreßübergang angeben, im ATD erzeugt, und das mit den Signalen SATB und SAT synchro­ nisierte Ausgleichssignal EQU führt den Ausgleichsvorgang während der Auswahl der Bit- und Wortleitung durch. Wenn der Ausgleichsvorgang durch das Ausgleichssignal EQU vorbei ist, ändert sich die ausgewählte Bitleitung in ihrem Potential entsprechend dem Zustand der Zelle, und ein Leseverstärker stellt den Pegel der Bitleitung fest, um ein verstärktes SA- Ausgangssignal zu erzeugen. In der Zwischenzeit wird das in­ vertierte Festhaltesignal LATB gesperrt, um die Lesedaten nach dem Übergang des SA-Ausgangssignals in einen stabilen Pegel festzuhalten, wodurch ein Ausgangssignal für einen Ein/Ausgabeanschluß erzeugt wird.

In diesem Fall, wenn die Änderung der Adresse für eine kurze Zeit erzeugt wird (einige zehn Nanosekunden), also während des normalen Betriebs, gibt es kein Problem im Be­ trieb. Wenn jedoch die Adresse für einen langen Zeitraum ge­ ändert wird (einige zehn Millisekunden bis einige Sekunden) durch Teilen eines Adreßbusses und eines Datenbusses, also im Falle einer schwebenden Adresse, entstehen Probleme. Die schwebende Adresse bedeutet, daß das Adreßsignal für einen längeren Zeitraum schwebt, um eine Kollision mit einem Bus zu vermeiden, wenn der verwendete Datenbus in einem Spei­ cher, der den Daten- und Adreßbus teilt, in einen Adreßbus umgewandelt wird.

Der Lesevorgang während des Schwebens der Adresse wird unter Bezugnahme auf Fig. 12 beschrieben. Dabei wird, da die Adresse über einen längeren Zeitraum langsam verändert wird, eine unerwünschte Verzögerung zwischen dem Ausgang des Adreßpufferanschlusses und dem Ausgang des ATD zum Fest­ stellen des Adreßübergangs erzeugt. Daher sind der ATD und die Adreßsignale, die durch ein externes Adreßsignal syn­ chronisiert werden sollen, nicht synchronisiert. Dies ge­ schieht, weil der Auslösepegel des Adreßpuffers von dem des ATD verschieden ist. Demzufolge werden die Signale SATB und SAT zum Feststellen des Adreßübergangs zuerst erzeugt, und die mit den Signalen SATB und SAT synchroni­ sierten Signale EQU und LATB werden auch erzeugt. Daher werden der Ausgleichsvorgang und das Festhalten der Daten durchgeführt, bevor die gewünschte Wort- und Bitleitung ausgewählt sind, wodurch eine Fehlfunktion erzeugt wird, die falsche Daten erzeugt.

Aufgabe der Erfindung ist es, einen Adreßübergangsdetek­ torschaltkreis der im Oberbegriff des Patentanspruchs 1 genannten Art so weiterzubilden, daß der Ausgleichsvorgang und das Fest­ halten der Daten solange durchgeführt wird, bis die ge­ wünschte Wort- und Bitleitung ausgewählt ist und bis das Adreßsignal einen stabilen Zustand erreicht hat.

Bei einem Adreßübergangsdetektor der genannten Art ist diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.

Der erfindungsgemäße Adreßübergangsdetektorschaltkreis zeichnet sich dadurch aus, daß durch die Verwendung von Inverterverzöge­ rungsvorrichtungen eine Impulsdauer seines Ausgangssignals erreicht wird, die einen Ausgleichsvorgang bis zur kom­ pletten Stabilisierung des Adreßsignals und bis zur abge­ schlossenen Auswahl der gewünschten Wortleitung gewährlei­ stet, wodurch ein fehlerfreier Betrieb der Halbleiter­ speichervorrichtung erzielt wird.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Schaltkreisdiagramm eines ATD nach der vorliegenden Erfindung;

Fig. 2 ein Zeitablaufdiagramm des Betriebs entsprechend der vorliegenden Erfindung;

Fig. 3 ein Schaltkreisdiagramm eines ATD eines bevorzug­ ten Ausführungsbeispiels der vorliegenden Erfin­ dung;

Fig. 4 ein Schaltkreisdiagramm eines ATD eines weiteren bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 5 ein Zeitablaufdiagramm des Lesevorgangs während des Normalbetriebs der Vorrichtung der Fig. 1;

Fig. 6 ein Zeitablaufdiagramm des Lesevorgangs während einer schwebenden Adresse der Vorrichtung der Fig. 1;

Fig. 7 ein Blockdiagramm einer Halbleiterspeichervor­ richtung mit einem ATD;

Fig. 8 ein Schaltkreisdiagramm eines herkömmlichen ATD;

Fig. 9 ein schematisches Diagramm eines ATD-Impulsaddie­ rers eines Impulsgenerators der Fig. 7;

Fig. 10 ein Schaltkreisdiagramm eines Leseverstärkers und eines Datenausgangspuffers der Fig. 7;

Fig. 11 ein Zeitablaufdiagramm des Lesevorgangs während des Normalbetriebs der Fig. 7; und

Fig. 12 ein Zeitablaufdiagramm des Lesevorgangs während einer schwebenden Adresse der Fig. 7.

Zum Erzeugen genauer Daten ist ein Inverterschaltkreis mit einem niedrigen Auslösepegel und ein Inverterschaltkreis mit einem hohen Auslösepegel parallel mit dem Eingangsan­ schluß, der den Adreßübergang feststellt, verbunden.

In den Fig. 1 und 2 wird eine erste Eingabevorrichtung 101 mit einem relativ hohen Auslösepegel bei einem Über­ gang einer Adreßeingabe von einem logisch "hohen" auf einen logisch "niedrigen" Wert zuerst ausgelöst. In der Zwischenzeit wird eine zweite Eingabevorrichtung 102 mit einem relativ niedrigen Auslösepegel in einem hinreichend niedrigen Bereich nach der ersten Eingabevorrichtung 101 ausgelöst, da die zweite Eingabevorrichtung 102 einen we­ sentlich niedrigeren Auslösepegel besitzt als die erste Eingabevorrichtung 101. Ein Knoten A wird bei einem hohen Pegel ausgelöst und von einem logisch "hohen" auf einen logisch "niedrigen" Pegel gebracht. Darüberhinaus erhält ein Knoten A′ eine Ausgabe des Knotens A, um direkt, oh­ ne Verzögerung in einen logisch "hohen" Zustand zu gehen. In der Zwischenzeit geht ein Knoten B von einem logisch "niedrigen" Pegel in einen logisch "hohen" Pegel über, und ein Knoten B′ erhält eine Ausgabe des Knotens B, um langsam durch eine R′C′-Verzögerung 78, 81, in einen logisch "niedrigen" Zustand überzugehen. Im Gegensatz dazu geht, wenn der Adreßeingang von einem logisch "niedrigen" in einen logisch "hohen" Zustand geht, der Knoten A von einem logisch "niedrigen" in einen logisch "hohen" Zustand, und der Knoten A′ erhält die Ausgabe des Knotens A, um langsam über eine RC-Verzögerung 75, 80 in einen logisch "niedrigen" Zustand zu gehen. Der Knoten B geht von einem logisch "hohen" Zustand in einen "niedrigen" Zustand, und der Knoten B′ erhält die Ausgabe des Knotens B, um direkt in den logisch "hohen" Zustand zu gehen.

Die erste Eingabevorrichtung umfaßt einen ersten Inverter­ schaltkreis, der einen hohen Auslösepegel besitzt mit einem in dem ersten Inverterschaltkreis installierten Lasttransistor mit einem Verhältnis von Kanalbreite zu Ka­ nallänge, das viermal größer ist als das eines darin in­ stallierten Treibertransistors, und die zweite Eingabevor­ richtung umfaßt einen zweiten Inverterschaltkreis, der einen niedrigen Auslösepegel besitzt mit einem in dem zweiten Inverterschaltkreis installierten Lasttransistor mit einem Verhältnis von Kanalbreite zu Kanallänge, das 0,25 mal so groß ist wie das eines darin installierten Treibertransistors. Darüberhinaus sind die ersten und zweiten Zustände ein logisch "niedriger" Zustand unter 0,8 V und ein logisch "hoher" Zustand über 2,4 V in einem Transistor-Transistor-Logik-(TTL) Pegel.

In einer Treiberleitung ATD-Leitung wird durch den Erhalt von Signalen von den Knoten A′ und B′ ein Impuls erzeugt, und ein Impulsgenerator addiert die von der Treiberlei­ leitung ATD-Leitung erhaltenen Impulse und erzeugt die Impulse EQU, LATB und LAT und erzeugt ein erwünschtes Signal für das Innere des Chips.

Als nächstes wird der Lesevorgang unter Bezugnahme auf die Fig. 5 und 6 beschrieben. Das Zeitablaufdiagramm der Fig. 5 zeigt den normalen Lesevorgang und ist dasselbe wie das in Fig. 11. Wie in Fig. 6 gezeigt, wird, wenn ein Adreßsignal langsam über einen längeren Zeitraum einen Übergang vollzieht, die Dauer des kurzen, die Adresse an­ gebenden Impulses lang, und dadurch wird die Synchronisa­ tion zwischen dem Dekodierer und den ATD-Schaltkreisen er­ reicht. Also werden auch bei einem langsamen Übergang des Adreßsignals in einem längeren Zeitraum gültige Daten er­ halten.

Wie in Fig. 3 gezeigt, sind ein erster Inverter 71 mit einem relativ hohen Auslösepegel bezüglich eines TTL-Adreßsignals und dritter Inverter 73 mit einem relativ niedrigen Auslösepegel zum Erhalt eines TTL-Adreß- Eingangssignals verbunden. Der erste Inverter 71 ist so aufgebaut, daß die Kanalgröße des Lasttransistors größer ist als die des Treibertransistors, und der dritte In­ verter 73 ist so aufgebaut, daß die Kanalgröße des Last­ transistors kleiner ist als die des Treibertransistors. Ein kurzer ATD-Impuls zum Feststellen des Adreßübergangs wird durch Verwendung einer Inverterverzögerungsvor­ richtung, die einen Ausgang der Eingangsknoten A und B erhält, erzeugt. Jede Inverterverzögerungsvorrichtung besteht aus einer Widerstandskomponente, einem Kondensator und einem normalen Inverter. Hier kann die Widerstandskom­ ponente der Inverterverzögerungsvorrichtung aus verschie­ denen Komponenten bestehen, wie etwa aus einem aktiven Wi­ derstand, einem Polysiliziumwiderstand und einem Verar­ mungstransistor, und so fort.

In Fig. 3 wird ein aktiver Widerstand oder Polysilizium­ widerstand als Widerstandskomponente verwendet. In Fig. 4 wird ein Verarmungstransistor mit einem niedrigen Sätti­ gungsstrom IDS zusammen mit einem Kondensator zum Erzeugen es kurzen Impulses verwendet.

Die beim Feststellen jedes Adreßübergangs und des Chipfreigabesignals erzeugten, kurzen ATD- Impulse werden von einem Impulsaddierer gesammelt. Die gesammelten Signale werden an einen Impulsgenerator angelegt, um jeden Impuls zu erzeugen, der notwendig ist für die Steuerung des Chipinneren. Da die Schaltkreiselemente mit Ausnahme des ATD-Schaltkreises dieselben wie in einem herkömmlichen Schaltkreis sind, ist der Betrieb nach dem Erzeugen der kurzen ATD-Impulse identisch mit dem eines herkömmlichen Schaltkreises. Daher wird keine weitere Beschreibung des Schaltkreises gegeben.

Wie oben beschrieben, wird der Adreßübergang durch Verwendung zweier Inverter mit einem hohen bzw. einem niedrigen Auslösepegel sowie durch Verwendung einer Inverterverzögerungsvorrichtung festgestellt. Daher kann ein ATD-Impulsschaltkreis zum Erzeugen eines hinreichend langen Impulses erhalten werden, was zu einem Verhindern einer Fehlfunktion beim Lesevorgang während einer schwebenden Adresse führt.

Demzufolge ist der erfindungsgemäße ATD-Schaltkreis, selbst wenn die Adresse über einen längeren Zeitraum verändert wird, nicht durch die Verwendungsweise des Systems beschränkt und die Zuverlässigkeit einer Halbleiterspeichervorrichtung kann durch Verhindern einer Fehlfunktion des Systems verbessert werden.

Claims (11)

1. Adreßübergangsdetektorschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung, die einen Adreßpuf­ ferschaltkreis (100) zum Verstärken eines extern eingege­ benen Eingangsadreßsignals, einen Zeilendekodierschaltkreis (200) zum Auswählen einer Wortleitung aus einer Mehrzahl von Wortleitungen, einen Leseverstärker (400) zum Lesen von Daten aus einer Zelle und einen Impulsgenerator (700) zum Erzeugen einer Vorladung oder eines Ausgleichens der Speichervorrichtung im Innern eines Chips besitzt, wobei der Adreßübergangsdetektorschaltkreis umfaßt:
eine erste Eingabevorrichtung (101), die zum Erhalt einer Ausgabe des Adreßpuffers angeschlossen ist und einen er­ sten Auslösepegel besitzt,
eine zweite Eingabevorrichtung (102), die zum Erhalt der Ausgabe des Adreßpuffers angeschlossen ist und einen zweiten Auslösepegel besitzt, der wesentlich niedriger als der erste Auslösepegel ist,
eine erste Ausgabevorrichtung (74, 75, 76, 80), die zum Erhalt einer Ausgabe (A) der ersten Eingabevorrichtung angeschlossen ist, und eine zweite Ausgabevorrichtung (77, 78, 79, 81), die zum Erhalt einer Ausgabe (B) der zweiten Eingabevorrichtung angeschlossen ist, dadurch gekenn­ zeichnet,
daß die erste Ausgabevorrichtung ihre Ausgabe (A′) nur dann verzögert, wenn die Ausgabe (A) der ersten Eingabevorrichtung von einem ersten Zustand in einen zweiten Zustand übergegangen ist, und die zweite Ausgabevorrichtung ihre Ausgabe (B′) nur dann verzögert, wenn die Ausgabe (B) der zweiten Eingabevorrichtung vom ersten Zustand in den zweiten Zustand übergegangen ist.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Eingabevorrichtung einen ersten Inverterschaltkreis (71), der den ersten Auslösepegel besitzt, mit einem in dem ersten Inverterschaltkreis installierten Lasttransistor mit einem Verhältnis von Kanalbreite zu Kanallänge, das viermal größer ist als das eines darin installierten Treibertransistors, und einen zweiten Inverterschaltkreis (72) zum Erhalten und Invertieren eines Ausgangs des ersten Inverterschalt­ kreises umfaßt.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß der erste Auslösepegel 4 bis 5 Volt beträgt.

4. Schaltkreis nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die zweite Eingabevorrichtung einen dritten Inverterschaltkreis (73) umfaßt, der den zweiten Auslösepegel besitzt, mit einem in dem zweiten Inverter­ schaltkreis installierten Lasttransistor mit einem Ver­ hältnis von Kanalbreite zu Kanallänge, das 0,25 mal so groß ist wie das eines darin installierten Treibertransi­ stors.

5. Schaltkreis nach einem der Ansprüche 1 bis 4 dadurch gekennzeichnet, daß der zweite Auslösepegel 1 bis 2 Volt be­ trägt.

6. Schaltkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste und zweite Ausgabevorrich­ tung ein komplementärer Metall-Oxyd-Halbleiterschaltkreis (CMOS) (74, 76, 77, 79) ist, bei der eine Widerstandskom­ ponente (75, 78) jeweils zwischen einer Treiberkomponente (76; 79) und einer Ausgabeleitung angeschlossen ist.

7. Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die Widerstandskomponente eine Polysiliziumschicht (75A, 78A) oder ein Verarmungstransistor (75B, 78B) ist, der ein Gate und eine Source besitzt, die miteinander ver­ bunden sind.

8. Schaltkreis nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die ersten und zweiten Zustände ein logisch "niedriger" Zustand unter 0,8 V und ein logisch "hoher" Zustand über 2,4 V in einem Transistor-Transistor- Logik-(TTL) Pegel sind.

9. Schaltkreis nach einem der Ansprüche 1 bis 8, gekenn­ zeichnet durch:
einen ersten Metall-Oxyd-Halbleiter-(MOS) Transistor (M1) mit einem Kanal, von dem ein erster Anschluß mit einer Treiberleitung, die den Impulsgenerator (700) treibt, ver­ bunden ist, und mit einem Gate, das zum Erhalten der Aus­ gabe der ersten Ausgabevorrichtung (74, 75, 76, 80) ange­ schossen ist; und
einen zweiten Metall-Oxyd-Halbleiter- (MOS) Transistor (M2) mit einem Kanal, der zwischen dem zweiten Kanalanschluß des ersten MOS-Transistors (M1) und einem Erdspannungsanschluß angeschlossen ist, und mit einem Gate, das zum Erhalten der Ausgabe der zweiten Ausgabevorrichtung (77, 78, 79, 81) angeschlossen ist.

10. Schaltkreis nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der erste und der zweite Verarmungs­ transistor jeweils ein Verarmungs-N-Kanal-MOS-Transistor (75B, 78B) ist, der einen Kanal besitzt, der zwischen dem Ausgabeknoten (A′; B′) des jeweiligen CMOS-Schaltkreises und einem Anschluß des Kanals des jeweiligen Treibertran­ sistors (76; 79) in dem jeweiligen CMOS-Schaltkreis ange­ schlossen ist.

11. Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß die ersten und zweiten MOS-Transistoren (M1, M2) jeweils N-Kanal-MOS-Transistoren sind.