KR0164810B1 - 페이지 힛율이 개선된 디램 컨트롤러의 동작 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 ;
페이지 힛 율이 개선된 상기 디램 콘트롤러의 동작 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
특정 뱅크의 억세스 중간에 다른 뱅크의 억세스가 개입될 경우에 연속적인 억세스가 지원되지 않는 점을 개선하기 위한 페이지 힛 율이 개선된 반도체 메모리 장치의 디램 콘트롤러의 동작방법을 제공한다.
3. 발명의 해결방법의 요지 ;
제어하고자 하는 디램 뱅크 수만큼의 행 어드레스 스트로우브 신호와 열 어드레스 스트로우브 신호를 할당하고 바이트 인에이블을 위해서 바이트 인에이블신호를 발생시키는 것을 요지로 한다.
4. 발명의 중요한 용도 ;
페이지 힛 율이 개선된 반도체 메모리 장치의 디램 콘트롤러의 동작방법에 적합하게 사용된다.
Description
제1도는 종래의 기술에 따른 32비트 마이크로 프로세서와 디램 콘트롤러에서 발생되는 타이밍도.
제2도는 본 발명에 따른 32비트 마이크로 프로세서와 디램 콘트롤러에서 발생되는 타이밍도.
제3도는 제1도의 타이밍 신호들에 따라 동작되는 디램의 구성도.
제4도는 제2도의 타이밍 신호들에 따라 동작되는 디램의 구성도.
본 발명은 반도체 메모리 장치에 있어서, 멀티 디램 뱅크를 제어하는 디램 컨트롤러에 관한 것으로, 특히 페이지 힛 율이 개선된 상기 디램 콘트롤러의 동작 방법에 관한 것이다.
일반적으로, 다수개의 디램(DRAM) 뱅크(Bank)를 제어하는 디램 콘트롤러(Controller)는 상기 뱅크수 만큼의 로우 어드레스 스트로우브(Row Address Strobe : 이하 RAS)신호와 일정수의 컬럼 어드레스 스트로우브(Column Address Strobe : 이하 CAS)신호를 가진다. 이때 상기 CAS신호의 역할은 CAS 본래의 의미와 그 외에도 선택된 바이트를 억세스(Access)하게 하는 신호이다. 예를 들어서, 16비트 중앙처리장치(CPU)에 내장된 상기 디램 콘트롤러인 경우에 2바이트(16비트)의 선택된 바이트를 억세스하기 위하여 두개의 상기 CAS신호가 필요하고 4바이트(32비트)의 경우는 4개의 CAS신호가 필요하다. 상기 32비트의 경우를 나타내는 AMD29200(32비트 RISC 마이크로 프로세서와 상기 디램 콘트롤러를 결합한 제품)을 통하여 종래기술의 문제점을 설명하고자 한다. 상기 AMD29200의 뱅크수는 4개이고, 상기 RAS신호수는 4개이고, 상기 CAS신호수는 4개임을 먼저 주지하기 바란다.
제1도는 종래의 기술에 따른 32비트 마이크로 프로세서와 디램 콘트롤러에서 발생되는 타이밍도이다.
상기 제1도를 참조하면, 뱅크ψ(10,12,16)에는 3번의 억세스를 하고, 뱅크 1(14)에서 한번의 억세스가 발생하였고, 상기 뱅크 ψ(10,12,16)에서 발생되는 3번의 억세스를 동일한 페이지 억세스라고 가정하였다. 이 경우 상기 뱅크 ψ의 두번째 억세스(12)는 첫번째 억세스(10)와 동일 페이지에 대한 억세스이므로 페이지 모드 사이클 수행이 일어나고 이에 따라 억세스 사이클을 줄일 수 있었다. 이어서, 상기 뱅크 1에 대하 억세스가 일어나면 상기 RAS[ψ]신호가 하이레벨로 천이해주어야 한다. 왜냐하면, 상기 CAS신호가 모두 공통으로 사용되므로 상기 RAS신호를 로우레벨로 유지하는 것은 불가능하다. 이후 상기 뱅크 ψ에는 다시 억세스된다고 하고, 이때 동일 페이지에 대한 억세스라고 가정하면, 이때 상기 RAS신호가 하이레벨인 상태에서 시작되므로 페이지 모드 억세스가 아닌 노말(Normal) 억세스 사이클이 수행되므로 비록 페이지 힛(Hit)이 발생되는 경우이지만 이를 이용하지 못하는 문제점을 갖는다.
제3도는 제1도의 타이밍 신호들에 따라 동작되는 디램의 구성도이다. 도면을 참조하면, 각각의 뱅크마다 RAS를 인가하고 바이트 억세스에 대한 선택은 CAS를 공유하도록 함으로써 이루어진다. 이러한 디램의 구성에 있어서, 뱅크를 옮겨가면서 억세스할 경우에 페이지 힛 율이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 연속적인 억세스가 지원되지 않는 문제점을 해소할 수 있는 페이지 힛 율이 개선된 디램 콘트롤러의 동작방법을 제공함에 있다.
본 발명의 다른 목적은 특정 뱅크의 억세스 중간에 다른 뱅크의 억세스가 개입될 경우에 연속적인 억세스가 지원되지 않는 점을 개선하기 위한 페이지 힛 율이 개선된 디램 콘트롤러의 동작방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 특정 뱅크의 억세스 중간에 다른 뱅크의 억세스가 개입될 경우 연속적인 억세스가 지원되지 않는 점을 개선하기 위한 반도체 메모리 장치의 디램 콘트롤러의 동작방법에 있어서: 제어하고자 하는 디램 뱅크 수만큼의 행 어드레스 스트로우브 신호와 열 어드레스 스트로우브 신호를 할당하고 바이트 인에이블을 위해서 바이트 인에이블신호를 발생시키는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소들은 가능한한 어느곳에서든지 동일한 부호 또는 참조번호를 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따른 32비트 마이크로 프로세서와 디램 콘트롤러에서 발생되는 타이밍도이다.
상기 제2도를 참조하면, 상기 제1도에서 설명된 것과 동일한 상태의 뱅크수와 RAS신호수와 CAS신호수에 부가하여 바이트 인에이블신호(Byte Enable : 이하 BE)수 네개를 상기 제2도에 도시하였다. 상기 각 뱅크마다 상기 CAS신호 한개씩을 할당한다. 즉, 제어하고자 하는 디램 뱅크 수만큼의 상기 RAS신호와 CAS신호를 할당하고 바이트 인에이블을 위해서 상기 바이트 인에이블 신호를 첨가하였다. 상기 각 뱅크마다 상기 CAS신호를 할당함으로써 리프레시 이후에 뱅크 1(14)의 억세스후에는 그 뱅크에 해당되는 RAS신호를 계속 로우레벨로 유지할 수 있다. 이때 상기 RAS신호를 얼마동안 로우레벨로 유지할 수 있는지는 통상적인 디램 스팩(SPEC)에서 제공하는데 대략 100,000nsec(100㎲)정도이다. 이에 반해서 리프레쉬(Refresh)의 빈도는 통상 512/8msec 15.6㎲주기로 일어나므로 비록 상기 RAS신호가 로우레벨로 유지된다해도 평균 15.6㎲(100㎲)마다 상기 RAS신호가 하이레벨로 천이하는 사이클이 존재하므로 상기 RAS신호의 로우레벨 유지기간을 따로 처리해 줄 필요는 없다.
제4도는 제2도의 타이밍 신호들에 따라 동작되는 디램의 구성도이다. 도면을 참조하면, 각 뱅크마다 각각의 RAS신호와 CAS신호를 인가하고 각각의 셀마다 BE를 인가한다. 이러한 경우, 상기 BE는 라이트 인에이블신호로서 기능하고 선택된 바이트에 대해서만 라이트동작이 이루어지도록 한다. 이와 같이 각각의 셀마다 BE를 인가한 결과, 뱅크를 옮겨가면서 디램을 억세스하는 경우에 페이지 힛 율이 저하되는 것을 방지할 수 있게 된다.
상기한 바와 같이 본 발명에 따르면, 특정 뱅크의 억세스 중간에 다른 뱅크의 억세스가 개입될 경우에 연속적인 억세스가 지원되지 않는 점을 개선할 수 있는 효과가 있다.
Claims (4)
- 특정 뱅크의 억세스 중간에 다른 뱅크의 억세스가 개입될 경우 연속적인 억세스가 지원되지 않는 점을 개선하기 위한 반도체 메모리 장치의 디램 콘트롤러의 동작방법에 있어서: 제어하고자 하는 디램 뱅크 수만큼의 행 어드레스 스트로우브 신호와 열 어드레스 스트로우브 신호를 할당하고 바이트 인에이블을 위해서 바이트 인에이블신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 디램 콘트롤러 동작방법.
- 제1항에 있어서, 상기 동작방법은 리프레시 이후에 상기 특정 뱅크를 억세스한 후에는 상기 특정 뱅크에 해당되는 행 어드레스 스트로우브 신호를 연속적으로 로우레벨을 유지하는 것을 특징으로 하는 반도체 메모리 장치의 디램 콘트롤러 동작방법.
- 제1항에 있어서, 상기 동작방법은 상기 특정 뱅크내에서의 동일 페이지의 억세스 중간에 다른 뱅크에 대한 상기 억세스가 발생한 이후에는 다시 상기 특정 뱅크내의 상기 동일한 페이지의 억세스에 대해서 페이지 모드를 지원하는 것을 특징으로 하는 반도체 메모리 장치의 디램 콘트롤러 동작방법.
- 제2항에 있어서, 상기 행 어드레스 스트로우브 신호를 연속하여 로우레벨을 유지하는 시간은 상기 리프레시 사이클에 의해서 다시 하이레벨로 천이되는 것을 특징으로 하는 반도체 메모리 장치의 디램 콘트롤러 동작방법.
Priority Applications (1)
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| KR1019950020352A KR0164810B1 (ko) | 1995-07-11 | 1995-07-11 | 페이지 힛율이 개선된 디램 컨트롤러의 동작 방법 |
Applications Claiming Priority (1)
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| KR1019950020352A KR0164810B1 (ko) | 1995-07-11 | 1995-07-11 | 페이지 힛율이 개선된 디램 컨트롤러의 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR970008181A KR970008181A (ko) | 1997-02-24 |
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Family
ID=19420328
Family Applications (1)
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| KR200452332Y1 (ko) * | 2008-12-04 | 2011-02-22 | 주식회사 크리콤 | 워크-인 쿨러 도어의 설치 변경 구조 |
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| KR970008181A (ko) | 1997-02-24 |
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