KR19990084905A

KR19990084905A - 고속 반도체 메모리장치 및 그의 리프레쉬 방법

Info

Publication number: KR19990084905A
Application number: KR1019980016973A
Authority: KR
Inventors: 윤순병; 경계현
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-05-12
Filing date: 1998-05-12
Publication date: 1999-12-06

Abstract

고속 반도체 메모리 장치 및 그의 리프레쉬 방법이 개시된다. 주기적인 리프레쉬가 요구되는 2^N개의 고속 반도체 메모리들 및 고속 반도체 메모리들을 종속적으로 동작시키는 메모리 제어부를 갖는 이 장치는, 메모리 제어부로부터 출력되는 고유 어드레스, 순차 어드레스, 제1 ∼ 제X(1 ≤ X ≤ N-1) 모드 신호들 및 리프레쉬 여부에 대한 정보를 갖는 연산 신호를 논리 조합하고, 논리 조합한 결과를 리프레쉬 인에이블 신호로서 출력하는 인에이블 신호 발생수단을 구비하고, 리프레쉬 인에이블 신호는 고속 반도체 메모리들중 해당하는 고속 반도체 메모리들을 리프레쉬시키고, 고속 반도체 메모리들중에서 2^N-K+1(1≤K≤X)개의 고속 반도체 메모리들을 리프레쉬시키고자 할 때 제K 모드 신호가 발생되는 것을 특징으로 하고, 고속 반도체 메모리 제어부의 리프레쉬 오버헤드를 감소시키고, 리프레쉬에 의한 피크 전류의 문제점을 해결할 수 있는 효과가 있다.

Description

고속 반도체 메모리 장치 및 그의 리프레쉬 방법

본 발명은 메모리 리프레쉬(refresh)에 관한 것으로서, 특히, RDRAM(Rambus RAM)과 같이 고속으로 동작하는 고속 반도체 메모리를 선택적으로 리프레쉬하는 고속 반도체 메모리 장치 및 그의 리프레쉬 방법에 관한 것이다.

RDRAM에서는 일반적인 다이나믹 RAM(DRAM)과는 달리 외부 제어 핀을 통해 입력을 받아들이는 입/출력부, DRAM 코어(core)부 및 입/출력부를 통해 입력되는 명령을 디코딩하고, 디코딩된 명령을 이용하여 DRAM 코어부를 제어하는 신호를 발생하는 인터페이스부로 구성된다.

DRAM의 데이타 저장부는 한개의 트랜지스터와 한개의 커패시터로 구성된다. 이러한 데이타 저장부가 커패시터를 사용할 경우, 커패시터에 저장된 데이타는 누설(leakage)로 인해 어느 정도 시간이 경과되면 손실되는 특성을 갖는다. 이러한 데이타 손실을 방지하기 위하여 DRAM에서는 주기적으로 셀에 대한 데이타 저장 동작(restore operation)을 수행하는데 이를 리프레쉬(refresh) 동작이라 한다. 이러한 리프레쉬 동작은 행 어드레스 스트로브(RAS:Row Address Strobe) 사이클만으로 수행되는데, 누설에 의해 약해진 셀 데이타를 주기적으로 워드 라인(W/L:Word Line)을 인에이블시켜 복원시켜 준다.

도 1은 고속 반도체 메모리로서 RDRAM이 사용되는 일반적인 고속 반도체 메모리 장치의 개략적인 블럭도로서, RDRAM 제어부(10), 제1 ∼ 제N RDRAM들(12, 14, 16, 18, 20, 22, ... 및 24) 및 신호선들(30)로 구성된다.

도 1에 도시된 RDRAM 제어부(10)는 N개의 RDRAM 각각에 고유 어드레스(이하, ID 어드레스라함)를 부여하고, 패킷(packet)으로 구성된 명령 세트에 ID 어드레스를 할당하여 패킷의 ID 어드레스와 각각의 RDRAM이 갖는 ID 어드레스를 비교한 후, ID 히트(hit)가 발생한 RDRAM에 대해서만 기입/독출 동작을 수행한다. 또한, RDRAM 제어부(10)는 ID 어드레스를 비교하지 않고, 동보(broadcast) 동작을 통해 채널상의 모든 RDRAM에 동일한 명령을 부여하여 모든 RDRAM들을 리프레쉬 할 수 있다. 채널상의 N개의 RDRAM들은 ID 어드레스외에 순차 어드레스를 갖는데, 이는 제1 ∼ 제N RDRAM까지 순차적으로 할당된 어드레스를 의미한다. RDRAM 제어부(10)는 전력 온 상태에서 트랜젝션(transaction)을 하지 않더라도 일정한 주기로 모든 RDRAM을 엑세스하여 리프레쉬 동작을 하여야만 한다.

즉, 종래의 리프레쉬 방법에 있어서는, ID 어드레스로 N개의 RDRAM들중 하나의 RDRAM만을 선택하여 리프레쉬를 수행하거나, 동보 리프레쉬 명령에 의해 ID 어드레스의 비교없이 N개의 모든 RDRAM에 대해서 동시에 리프레쉬 동작을 수행하는 두가지의 방법들이 사용된다.

그러나, 전술한 종래의 리프레쉬 방법들중 첫번째 방법은 하나의 RDRAM씩 리프레쉬를 수행할 경우, RDRAM 제어부(10)는 개개의 RDRAM에 리프레쉬 명령을 주어야 하므로, 지속적으로 RDRAM 제어부(10)와 채널상에서 전류 소모가 발생하게 될 뿐만 아니라 리프레쉬 오버헤드가 대두되는 문제점이 있었다. 두번째 방법에 의해 리프레쉬를 수행한다면 N개의 RDRAM들이 동시에 RAS 사이클을 수행하면서 발생된 피크 전류[예를 들면, RAS 사이클의 피크 전류가 150㎃(＜실제값)라 가정하면 4.8A]는 전체 시스템 차원에서 전력 강하를 유발함은 물론 온도를 상승시켜 리프레쉬 효율을 저하시키는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 원하는 고속 반도체 메모리들만을 선택적으로 리프레쉬시킬 수 있는 고속 반도체 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 고속 반도체 메모리 장치에서, 원하는 고속 반도체 메모리들만을 선택적으로 리프레쉬하는 고속 반도체 메모리 장치의 리프레쉬 방법을 제공하는 데 있다.

도 1은 고속 반도체 메모리로서 RDRAM이 사용되는 일반적인 고속 반도체 메모리 장치의 개략적인 블럭도이다.

도 2는 본 발명에 의한 고속 반도체 메모리 장치의 개략적인 블럭도이다.

도 3은 도 2에 도시된 인에이블 신호 발생부의 본 발명에 의한 바람직한 일실시예의 회로도이다.

도 4는 도 2에 도시된 장치에서 수행되는 본 발명에 의한 리프레쉬 방법을 설명하기 위한 플로우차트이다.

상기 과제를 이루기 위해, 주기적인 리프레쉬가 요구되는 2^N개의 고속 반도체 메모리들 및 상기 고속 반도체 메모리들을 종속적으로 동작시키는 메모리 제어부를 갖는 본 발명에 의한 고속 반도체 메모리 장치는, 상기 메모리 제어부로부터 출력되는 고유 어드레스, 순차 어드레스, 제1 ∼ 제X(1 ≤ X ≤ N-1) 모드 신호들 및 리프레쉬 여부에 대한 정보를 갖는 연산 신호를 논리 조합하고, 논리 조합한 결과를 리프레쉬 인에이블 신호로서 출력하는 인에이블 신호 발생수단으로 구성되고, 상기 리프레쉬 인에이블 신호는 상기 고속 반도체 메모리들중 해당하는 상기 고속 반도체 메모리들을 리프레쉬시키고, 상기 고속 반도체 메모리들중에서 2^N-K+1(1≤K≤X)개의 고속 반도체 메모리들을 리프레쉬시키고자 할 때 상기 제K 모드 신호가 발생되는 것이 바람직하다.

상기 다른 과제를 이루기 위해, 주기적인 리프레쉬가 요구되며, 각각이 순차 어드레스 및 고유 어드레스를 갖는 2^N개의 고속 반도체 메모리들 및 상기 고속 반도체 메모리들을 종속적으로 동작시키는 메모리 제어부를 갖는 고속 반도체 메모리 장치에서 수행되는 본 발명에 의한 리프레쉬 방법은, 상기 고속 반도체 메모리들중 해당하는 고속 반도체 메모리의 리프레쉬를 요구하는가를 판단하는 단계와, 상기 고속 반도체 메모리들의 리프레쉬가 요구될 경우, 동보 동작에 의해 리프레쉬할 것인가 아니면 정상 동작에 의해 리프레쉬할 것인가를 판단하는 단계와, 상기 정상 동작에 의해 리프레쉬할 경우, 상기 고유 어드레스를 이용하여 선택한 고속 반도체 메모리들을 리프레쉬하는 단계와, 상기 동보 동작에 의해 리프레쉬할 경우, 리프레쉬할 상기 고속 반도체 메모리의 수를 결정하는 단계와, 상기 순차 어드레스를 이용하여 상기 수만큼 선택한 고속 반도체 메모리들을 리프레쉬하는 단계로 이루어지는 것이 바람직하다.

이하, 본 발명에 의한 고속 반도체 메모리 장치의 구성 및 동작과 그의 리프레쉬 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 의한 고속 반도체 메모리 장치의 개략적인 블럭도로서, 메모리 제어부(40), 인에이블 신호 발생부(42) 및 고속 반도체 메모리부(44)로 구성된다.

도 2에 도시된 고속 반도체 메모리부(44)는 2^N개의 고속 반도체 메모리들로 구성되며, RDRAM과 같은 각 고속 반도체 메모리는 주기적인 리프레쉬를 요구하고 고유 어드레스(ID)와 순차 어드레스(SID)를 갖고 있다. 칩 초기화후 주어지는 고유 어드레스는 랜덤한 반면, 칩 초기화를 통하여 순차적으로 주어지는 순차 어드레스는 다음 표 1과 같다.

구분	D0	D1	D2	D3	D4	D5	·······	D26	D27	D28	D29	D30	D31
SID[4]	0	0	0	0	0	0	·······	1	1	1	1	1	1
SID[3]	0	0	0	0	0	0	·······	1	1	1	1	1	1
SID[2]	0	0	0	0	1	1	·······	0	0	1	1	1	1
SID[1]	0	0	1	1	0	0	·······	1	1	0	0	1	1
SID[0]	0	1	0	1	0	1	·······	0	1	0	1	0	1

여기서, SID[4]&[3]&[2]&[1]&[0] 들은 SID의 각 비트들을 나타내고, D0∼D31들은 고속 반도체 메모리들을 각각 나타낸다.

인에이블 신호 발생부(42)는 메모리 제어부(40)로부터 출력되는 고유 어드레스, 순차 어드레스, 제1 ∼ 제X(1 ≤ X ≤ N-1) 모드 신호들(MDs) 및 리프레쉬 여부에 대한 정보를 갖는 연산 신호(OP)를 논리 조합하고, 논리 조합한 결과를 리프레쉬 인에이블 신호로서 고속 반도체 메모리부(44)로 출력한다.

고속 반도체 메모리부(44)의 해당 고속 반도체 메모리들은 인에이블 신호 발생부(42)로부터 출력되는 리프레쉬 인에이블 신호에 응답하여 리프레쉬될 수 있다.

메모리 제어부(40)는 명령을 전달하여 고속 반도체 메모리부(44)를 종속적으로 동작시킨다. 즉, 고유 어드레스 및 순차 어드레스에 의해 고속 반도체 메모리부(44)의 해당 메모리들을 선택한다. 또한, 순차 어드레스, 고유 어드레스, 연산 신호 및 모드 신호들을 인에이블 신호 발생부(42)로 출력하여 리프레쉬 인에이블 신호가 발생될 수 있도록 한다. 여기서, 고속 반도체 메모리부(44)의 메모리들중에서 2^N-K+1(1≤K≤X)개의 고속 반도체 메모리들을 리프레쉬시키고자 할 때는 제K 모드 신호를 발생하여 인에이블 신호 발생부(42)로 출력한다.

전술한 메모리 제어부(40) 및 고속 반도체 메모리부(44)들은 같은 채널을 사용하고 있다.

도 3은 N=5인 경우, 도 2에 도시된 인에이블 신호 발생부(42)의 본 발명에 의한 바람직한 일실시예의 회로도로서, OP코드 해석부(60), AND 게이트들(62, 64, 66 및 70) 및 OR 게이트(68)로 구성된다.

도 3에 도시된 AND 게이트들(62, 64 및 66) 각각은 6비트의 고유 어드레스중에서 최상위 비트로부터 Z(3≤Z≤N)번째에 위치한 비트 이하의 K개의 비트, 순차 어드레스의 최상위 비트(SID[4]) 이하의 K개의 비트 및 제K+1 모드 신호를 논리곱하고, 논리곱한 결과를 출력한다. OR 게이트(68)는 제1 모드 신호(MD1), AND 게이트들(62, 64 및 66)의 출력들을 논리합하고, 논리합한 결과를 AND 게이트(70)로 출력한다. 또한, OP 코드 연산부(60)는 메모리 제어부(40)로부터 출력되는 연산 신호를 입력하여 리프레쉬 여부를 나타내는 정보를 검출하고, 검출된 결과를 AND 게이트(70)로 출력한다.

AND 게이트(70)는 OR 게이트(68)의 출력과 OP 코드 해석부(60)의 출력을 논리곱하고, 논리곱한 결과를 리프레쉬 인에이블 신호로서 출력단자 OUT를 통해 고속 반도체 메모리부(44)로 출력한다. 도 3에 도시된 회로의 동작에 대해서는 더욱 자세하게 후술된다.

도 2 및 도 3에 도시된 인에이블 신호 발생부(42)의 이해를 돕기 위해, N=5이라 가정한다. 즉, 고속 반도체 메모리부(44)에는 32개의 고속 반도체 메모리들이 존재한다.

도 4는 도 2에 도시된 장치에서 수행되는 본 발명에 의한 리프레쉬 방법을 설명하기 위한 플로우차트로서, 어느 방식으로 리프레쉬를 수행할 것인가를 판단하는 단계(제80 및 제82단계) 및 결정된 방식에 따라 리프레쉬를 수행하는 단계(제84 ∼ 제88단계)로 이루어진다.

도 3에 도시된 OP 코드 해석부(60)는 메모리 제어부(40)로부터 출력되는 연산 신호(OP)를 분석하여 메모리 제어부(40)가 고속 반도체 메모리들을 리프레쉬시키고자 하는가를 판단한다(제80단계). 만일, 메모리 제어부(40)가 고속 반도체 메모리들중 해당하는 반도체 메모리들을 리프레쉬시키고자 할 경우, OP 코드 해석부(60)는 "고" 논리 레벨의 판단 결과를 AND 게이트(70)로 출력하고, 메모리 제어부(40)는 고속 반도체 메모리들을 동보 동작(broadcast operation)에 의해 리프레쉬시킬 것인가 아니면 정상 동작(normal operation)에 의해 리프레쉬시킬 것인가를 판단한다(제82단계).

동보 동작에 의해 고속 반도체 메모리들을 리프레쉬시키고자 하는 경우, 메모리 제어부(40)는 리프레쉬할 고속 반도체 메모리의 수를 결정하고, 결정된 수에 따라 제1 ∼ 제4 모드 신호들중 하나를 발생하여 인에이블 신호 발생부(42)로 출력한다(제86단계). 만일, 결정된 수가 32개이면, 모든 메모리들이 리프레쉬될 수도 있도록 제1 모드 신호가 발생된다.

다음 표 2는 모드별 리프레쉬 동작을 설명하기 위한 표로서, 제1, 2, 3 및 4 모드에서 제1, 2, 3 및 제4 모드 신호들이 각각 발생된다.

제86단계후에, 도 3에 도시된 인에이블 신호 발생부(42)의 각 게이트들은 순차 어드레스, 고유 어드레스, 모드 신호들 및 고속 반도체 메모리의 SI 레지스터에 각각 저장되며 다음 표 3과 같이 할당되는 레지스터값(SI)을 이용하여 리프레쉬 인에이블 신호를 발생하여 결정된 수 만큼 고속 반도체 메모리들이 리프레쉬될 수 있도록 한다(제88단계).

D4T	D4F	D[3]	D[2]	D[1]	D[0]	명령
1	1	0	0	0	0	제1모드
1	1	1	SI[4]	1	1	제2모드
1	1	1	SI[4]	SI[3]	1	제3모드
1	1	1	SI[4]	SI[3]	SI[2]	제4모드

여기서, D4T, D4F, D[3]∼D[0]들은 메모리 제어부(40)로부터 출력되는 고유 어드레스로서, D4T가 '1'이면 메모리 제어부(40)에 가까운 앞의 16개의 고속 반도체 메모리들이 선택되고, D4F가 '1'이면 메모리 제어부(44)와 먼 뒤의 16개의 고속 반도체 메모리들이 선택되며, 앞/뒤의 고속 반도체 메모리가 선택된 후에는 선택된 16개의 메모리들중 어느 메모리를 선택할 것인가는 D[3]∼D[2]에 의해 결정된다.

제1 모드에서는, 표 2로부터 알 수 있는 바와 같이 32개의 모든 고속 반도체 메모리들을 리프레쉬시키기 위해 표 3에 나타난 바와 같이 D4T 및 D4F들은 '1'이 되고 이하 D[3]∼D[0]들은 모두 '0'으로 설정된다. 제2 모드에서는, 채널상의 고속 반도체 메모리들중 반을 리프레쉬시키기 위해, 표 3에 나타난 바와 같이 SI 레지스터의 레지스터값(SI[4])에 고유 어드레스 D[2]가 저장된다. 제3 모드에서는, 8개의 고속 반도체 메모리들만을 리프레쉬시키기 위해, SI 레지스터의 레지스터값들(SI[4] 및 SI[3])에 D[2] 및 D[1]이 각각 저장된다. 제4 모드도 같은 원리로 수행된다.

그러나, 정상 동작에 의해 고속 반도체 메모리들을 리프레쉬시키고자 하는 경우, 각 고속 반도체 메모리에 할당된 고유 어드레스를 이용하여 리프레쉬하고자 하는 고속 반도체 메모리들을 선택하고, 선택된 고속 반도체 메모리들을 리프레쉬시킨다(제84단계). 즉, 메모리 제어부(40)로부터 출력되는 고유 어드레스들 D4T, D4F, D[3] ∼ D[0]들을 이용하여 ID 히트/미스(hit/miss)를 판별하고, ID 히트된 메모리를 리프레쉬한다.

예를 들어, 동보 동작에 의해 메모리 제어부(40)쪽으로 4개의 고속 반도체 메모리들만을 리프레쉬하고자 하는 경우, 표 3의 고유 어드레스들은 D4T∼D[0]=111000으로 입력되고, 연산 신호를 해석하여 얻어지거나 혹은 메모리 제어부(40)로부터 출력되는 제4 모드 신호(MD4)가 인에이블되고, 인에이블 신호 발생부(42)에 의해 발생되는 리프레쉬 인에이블 신호에 의해 메모리 제어부(40) 측의 4개의 고속 반도체 메모리들만이 리프레쉬된다.

한편, 도 2 및 도 3에 도시된 것과는 달리, 메모리 제어부(40)로부터 인에이블 신호 발생부(42)로 출력되는 연산 신호(Operation code)는 모드에 대한 정보를 포함할 수도 있다. 이 경우, 도 3에 도시된 인에이블 신호 발생부(42)는 메모리 제어부(40)로부터 모드 신호들을 입력하지 않으며, OP 코드 해석부(60)는 입력한 연산 신호를 해석하여 모드 신호들을 검출하고, 검출된 모드 신호들을 인에이블 신호 발생부(42)의 각 게이트들로 출력한다.

이상에서 설명한 바와 같이, 본 발명에 의한 고속 반도체 메모리 장치 및 그의 리프레쉬 방법은 동보 리프레쉬 동작에서 리프레쉬 모드에 따라 4, 8 또는 16개 또는 전체의 고속 메모리들을 선택적으로 리프레쉬할 수 있으므로, 고속 반도체 메모리 제어부의 리프레쉬 오버헤드를 감소시키고, 리프레쉬에 의한 피크 전류의 문제점을 해결할 수 있는 효과가 있다.

Claims

주기적인 리프레쉬가 요구되는 2^N개의 고속 반도체 메모리들 및 상기 고속 반도체 메모리들을 종속적으로 동작시키는 메모리 제어부를 갖는 고속 반도체 메모리 장치에 있어서,

상기 메모리 제어부로부터 출력되는 고유 어드레스, 순차 어드레스, 제1 ∼ 제X(1 ≤ X ≤ N-1) 모드 신호들 및 리프레쉬 여부에 대한 정보를 갖는 연산 신호를 논리 조합하고, 논리 조합한 결과를 리프레쉬 인에이블 신호로서 출력하는 인에이블 신호 발생수단을 구비하고,

상기 리프레쉬 인에이블 신호는 상기 고속 반도체 메모리들중 해당하는 상기 고속 반도체 메모리들을 리프레쉬시키고, 상기 고속 반도체 메모리들중에서 2^N-K+1(1≤K≤X)개의 고속 반도체 메모리들을 리프레쉬시키고자 할 때 상기 제K 모드 신호가 발생되는 것을 특징으로 하는 고속 반도체 메모리 장치.
제1 항에 있어서, 상기 인에이블 신호 발생 수단은

N+1 비트의 상기 고유 어드레스중에서 최상위 비트로부터 Z(3≤Z≤N)번째에 위치한 비트 이하의 K개의 비트, 상기 순차 어드레스의 최상위 비트 이하의 K개의 비트 및 상기 제K+1 모드 신호를 논리곱하여 출력하는 제1 ∼ 제X-1 논리곱 수단들;

상기 제1 모드 신호, 상기 제1 ∼ 제X-1 논리곱 수단들의 출력들을 논리합하여 논리합 수단; 및

상기 논리합 수단의 출력과 상기 연산 신호를 논리곱하고, 논리곱한 결과를 상기 리프레쉬 인에이블 신호로서 출력하는 제X 논리곱 수단을 구비하는 것을 특징으로 하는 고속 반도체 메모리 장치.
주기적인 리프레쉬가 요구되며, 각각이 순차 어드레스 및 고유 어드레스를 갖는 2^N개의 고속 반도체 메모리들 및 상기 고속 반도체 메모리들을 종속적으로 동작시키는 메모리 제어부를 갖는 고속 반도체 메모리 장치에서 수행되는 리프레쉬 방법에 있어서,

상기 고속 반도체 메모리들중 해당하는 고속 반도체 메모리의 리프레쉬를 요구하는가를 판단하는 단계;

상기 고속 반도체 메모리들의 리프레쉬가 요구될 경우, 동보 동작에 의해 리프레쉬할 것인가 아니면 정상 동작에 의해 리프레쉬할 것인가를 판단하는 단계;

상기 정상 동작에 의해 리프레쉬할 경우, 상기 고유 어드레스를 이용하여 선택한 고속 반도체 메모리들을 리프레쉬하는 단계;

상기 동보 동작에 의해 리프레쉬할 경우, 리프레쉬할 상기 고속 반도체 메모리의 수를 결정하는 단계; 및

상기 순차 어드레스를 이용하여 상기 수만큼 선택한 고속 반도체 메모리들을 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 고속 반도체 메모리 장치의 리프레쉬 방법.