JPH03108186A

JPH03108186A - 動的ダイナミックｒａｍリフレッシュ方法及び装置

Info

Publication number: JPH03108186A
Application number: JP1246186A
Authority: JP
Inventors: Shogo Matsui; 祥悟松井
Original assignee: Individual
Current assignee: Individual
Priority date: 1989-09-21
Filing date: 1989-09-21
Publication date: 1991-05-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、動的ダイナミックＲＡＭリフレッシュ（以下
、ＤＤＲという）方法及び装置に関し、特に、リフレッ
シュによるオーバーヘッドを小さくしてシステム全体の
処理速度を向上させるＤＤＲ方法及び装置に関する。

（従来の技術）ダイナミックＲＡＭ　（以下、ＤＲＡＭという）のメモ
リセルは、キャパシタの電荷の有無でデータを記憶する
ので、有限時間しかデータの保持ができない（自然放電
により、電荷が失われる）。

したがって、データを維持するためには、周期的にメモ
リセルをリフレッシュする必要がある。ＤＲＡＭ内部で
は、メモリセルは行列（メモリセルマトリックス）を形
成しており、ＤＲＡＭのリフレッシュは行単位で行なれ
る。即ち、リフレッシュの回数を減らすため、−度のリ
フレッシュで行に属するすべて嗜のメモリセルをリフレ
ッシュするように構成されている。

１つの行をリフレッシュするなめには、行（ロウ）をア
クセスする動作〈ロウアクセス動作）を行う、このロウ
アクセス動作は、具体的には、ＤＲＡＭのアドレス端子
に行アドレスを与え、ＤＲＡＭのＲＡＳ端子をローレベ
ルにすることにより行われる。このロウアクセス動作は
、ＤＲＡＭをリフレッシュするためのリフレッシュ動作
以外に、ＣＰＵ等によるＤＲＡＭに対する通常の読み書
き動作（通常アクセス動作）にも含まれる。即ち、通常
アクセス動作でも、行をアクセスする動作が起こり、そ
の時使用した行のメモリセルはリフレッシュされる。言
い換えると、ロウアクセス動作は、リフレッシュ動作及
び通常アクセス動作に含まれる行（ロウ）をアクセスす
る動作である。

通常行われている従来のリフレッシュ方法は、ＤＲＡＭ
のメモリセルマトリックスの１つの行につき、リフレッ
シュ周期（またはリフレッシュ間隔、メモリセルがデー
タを維持できる最大時間）以内に例外なく１回、行をア
クセスする動作を行うものである。ＤＲＡＭ全体につい
てみると、「リフレッシュ周期」の間に「リフレッシュ
サイクル（行数）１回のｒ行アクセスする動作」を行う
ことになる。

このような従来のリフレッシュ方法及びその実装法（装
置）を、それぞれ、第９Ａ図、第９Ｂ図、及び第１０図
に示す、第９Ａ図及び第９Ｂ図のリフレッシュ方法は、
縦に時間軸をとった１つの行におけるリフレッシュ動作
を示しており、第９Ａ図は、リフレッシュ３の動作後に
通常アクセス動作（三角で示す）がある場合であり、第
９Ｂ図は、リフレッシュ２の動作後、通常アクセス動作
があり、その後リフレッシュ３の動作後に別の通常アク
セス動作がある場合である。第１０図で示す従来の装置
では、リフレッシュすべきＤＲＡＭＩＯと、通常アクセ
ス動作とリフレッシュ動作との切替えを行うためにＤＲ
ＡＭのアドレスに対する接続を切替える、入力Ａ、Ｂ及
び出力Ｙを持つマルチプレクサ１２と、通常アクセス動
作及びその他の動作を制御するメモリ制御機構１４と、
から成る構成に対して、カウンタ１６及びタイマ１８を
設けている。このタイマ１８は一定の周期（通常はリフ
レッシュ周期のリフレッシュサイクル分の１）毎にリフ
レッシュ要求信号を作成し、メモリ制御機構１４に送り
、メモリ制御機構１４は、このリフレッシュ要求信号に
応答してリフレッシュ許可信号をカウンタ１６及びマル
チプレクサ１２のセレクト端子に送り、カウンタで順次
作られる行アドレスデータに応じた行アドレスのリフレ
ッシュ動作をマルチプレクサ１２を介して行う。

（発明の解決しようとする課題）前述したように、ＤＲＡＭに対してＣＰＵ等が読み書き
を行うと、行をアクセスする動作が起こり、その読み書
きの際に使用した行のメモリセルは、リフレッシュされ
る。しかし、第９Ａ図及び第９Ｂ図を参照して説明した
ように、従来方法では、このようなリフレッシュがなさ
れた行アドレスに対しても、例外なく所定のリフレッシ
ュ周期毎に動作が行われており、遅延可能なリフレッシ
ュ動作や不要なリフレッシュ動作が存在する。

もしこのような行アドレスを検出すれば、例えば、第９
Ａ図に示す例では、リフレッシュ３後に行うリフレッシ
ュ動作は、Ｌ３で示すリフレッシュ４の時点ではなくｔ
ｓからｔ時間に遅延させて行うことができるものであり
、また、第９Ｂ図に示す例では、もし最初の通常アクセ
ス動作から次の通常アクセス動作がリフレッシュ周期内
ならば、リフレッシュ３を省略できるものである。この
ように、従来方法は、遅延可能なリフレッシュ動作及び
不要なリフレッシュ動作を含むので、システム全体の動
作効率が悪いものであった。

したがって、本発明の目的は、従来の構成に対してわず
かな変更しか行わないで、効率の良い動的ダイナミック
ＲＡＭリフレッシュ方法及び装置を提供することにある
。

（課題を解決するための手段）前述の目的を達成するために、本発明は、動的ダイナミ
ックＲＡＭリフレッシュ方法において、リフレッシュ周
期をＮ（Ｎは２以上の整数）分割した時間以下の時間を
単位時間とし、ＤＲＡＭのメモリセルの行列の個別の行
について単位時間毎にその行に対してロウアクセス動作
が行われたか否かを監視し、ロウアクセス動作が行われ
なかった単位時間がＮ−１回連続した場合にだけ、その
直後の単位時間の最初にリフレッシュ動作を行う、こと
を特徴とする動的ダイナミックＲＡＭリフレッシュ方法
を採用するものである。

また、本発明は、動的ダイナミックＲＡＭリフレッシュ
装置において、ＤＲＡＭの各行アドレスに対するロウア
クセス動作を監視するロウアクセス監視機構と、ＤＲＡ
Ｍの各行アドレスに対するロウアクセス動作の発生の有
無を、リフレッシュ周期をＮ（Ｎは２以上の整数）分割
した時間以下の時間を単位時間とした単位時間毎に記憶
するロウアドレス記憶機構と、前記ロウアドレス記憶機
構に格納した各行アドレスのデータに基づいてリフレッ
シュを行うか否かを判定してリフレッシュ動作を制御す
るリフレッシュ制御機構と、を有することを特徴とする
動的ダイナミックＲＡＭリフレッシュ装置を採用するも
のである。

（実施例）次に、図面を参照して、本発明の好ましい実施例を説明
する。

最初に、第１Ａ図及び第１Ｂ図を参照して、本発明の詳
細な説明する。ここで、図面は、時間を縦軸にとったＤ
ＲＡＭの１つの行のアドレスのリフレッシュの状態を示
し、図中、Ｔｒｉはリフレッシュ周期を表し、Ｔｄｉは
リフレッシュ周期（Ｔｒｉ）をＮ（図中ではｎで示す）
分割したときの単位時間（ＤＤＲ方法の動作周期）を表
す。

また、ｉ番目の単位時間はｔｌから始まり、ｔｌや。

の直前で終わるものとする。

本発明は、リフレッシュ周期をＮ（Ｎは２以上の整数）
分割した時間以下の時間を単位時間とし、ＤＲＡＭのメ
モリセルの行列の個別の行について単位時間毎にその行
に対してロウアクセス動作が行われたか否かを監視し、
ロウアクセス動作が行われなかった単位時間がＮ−１回
連続した場合にだけ、その直後の単位時間の最初にリフ
レッシュ動作を行うものである。

例えば、第１Ａ図では、ｔｏでリフレッシュ動作を行い
（リフレッシュ１）、その後、通常アクセス動作が起こ
らなかった場合を考えると、リフレッシュ１によるロウ
アクセス動作がｔｏから始まる単位時間内に行われてお
り、１．．１２・・・ｔｎ−１の時点では、直前のロウ
アクセス動作のない単位時間は、Ｎ−１回未満であり、
したがって、１、．１２・・・ｊ　ａ−１では、リフレ
ッシュ動作は行わない。

ｔｏの時点では、ｔｌから始まる単位時間からｊ　ｎ−
１から始まる単位時間まで、Ｎ−１回の連続したロウア
クセス動作のない単位時間が存在するなめ、リフレッシ
ュ動作を行う（リフレッシュ２）。

以後、通常アクセス動作が行われないとすると、ｊｎ、
ｔ２ａ、ｔ３ａ、ｊ４＋＋、・・・と、単位時間のＮ倍
（即ち、リフレッシュ周期以下）の時間でリフレッシュ
動作を繰り返すことになり、従来のリフレッシュ法と全
く同じ動作になる。

リフレッシュ２を行ったｔａから始まる単位時間内で通
常アクセスが行われても、その単位時間内では、リフレ
ッシュ２によるロウアクセス動作が既に行われているた
め、以後のリフレッシュ動作に影響を与えない。

リフレッシュ３の後で最初の単位時間を越えた時間（図
中、ｔｌ。□とｊ　２ｎ＋にや１との間）で通常アクセ
スが行われると、この単位時間以降に、ロウアクセス動
作のない単位時間がＮ−１回連続するのは、ｔ２ａ＋に
＋１から始まる単位時間がらｔ３ｎ＋ｂ−＋から始まる
単位時間までであり、したがって、ｔ、ｌｌ＋にでリフ
レッシュ動作が行われる（リフレッシュ４）、従来の方
法では、ｔａ。に行われるリフレッシュ４が、この場合
、ｋ−Ｔｄｉだけ遅延されたことになる。

また、第１Ｂ図の場合には、通常アクセス動作が連続し
てｎ−１回の単位時間に１回以上行われているので、リ
フレッシュ１からこれらの間にはリフレッシュ動作が省
略されることとなる。

次に、発明の理解を容易にするために、Ｎが整数の２の
場合について、第２Ａ図及び第２Ｂ図を参照して説明す
る。

第２Ａ図では、ｔｏでリフレッシュ動作を行い（リフレ
ッシュ１）、その後、通常アクセス動作が起こらなかっ
た場合を考えると、リフレッシュ１によるロウアクセス
動作がｔ。から始まる単位時間内に行われており、１．
の時点では、直前のロウアクセス動作のない単位時間は
、１（即ち、２−１）回未満であり、したがって、１．
では、リフレッシュ動作は行わない。

ｔｌの時点では、１１から始まる単位時間からｔｌから
始まる単位時間まで、ロウアクセス動作のない単位時間
が存在するため、リフレッシュ動作を行う（リフレッシ
ュ２）。

以後、通常アクセス動作が行われないとすると、ｔｌ　
、ｔ４　、ｔｏ、ｔｓ　、・・・と、単位時間の２倍（
即ち、リフレッシュ周期以下）の時間でリフレッシュ動
作を繰り返すことになり、従来のリフレッシュ法と全く
同じ動作になる。

リフレッシュ２を行ったｔｌから始まる単位時間内で通
常アクセスが行われても、その単位時間内では、リフレ
ッシュ２によるロウアクセス動作が既に行われているた
め、以後のリフレッシュ動作に影響を与えない。

リフレッシュ３の後で最初の単位時間を越えた時間（図
中、ｔ、とｔｏとの間）で通常アクセスが行われると、
リフレッシュ動作が行われる（リフレッシュ４）、従来
の方法では、ｔｏに行われるリフレッシュ４が、この場
合、１／２だけ遅延されたことになる。

また、第２Ｂ図の場合には、通常アクセス動作が連続し
て単位時間に１回以上行われているので、リフレッシュ
１からこれらの間にはリフレッシュ動作が省略されるこ
ととなる。

このような本発明の原理に基づ＜ＤＤＲ方法、または、
このＤＤＲ方法を実装（実施）するＤＤＲ装置は、基本
的な構成として、ＤＲＡＭの各行アドレスに対するロウ
アクセス動作を監視する（１）ロウアクセス監視機構と
、ＤＲＡＭの各行アドレスに対するロウアクセス動作の
発生の有無を単位時間毎に記憶する（２０ウアドレス記
憶ｎ構と、ロウアドレス記憶機構に記憶した各行アドレ
スのデ−タに基づいてリフレッシュ条件を判定してリフ
レッシュ動作を制御する（３）リフレッシュ制御機構と
、が必要である。

第３図は、（１）のロウアクセス監視機構をデュアルポ
ートＲＡＭ２０で、（２Ｊのロウアドレス記憶機構及び
（３）のリフレッシュ制御機構をマイクロプロセッサ及
びローカルメモリ２２（制御用１チツプマイクロプロセ
ツサなど）で実施した例である。

なお、第２図及び第９図を比較するとわかるように、第
２図の構成は、第９図の従来装置のタイマ及びカウンタ
をデュアルポートＲＡＭ２０及びマイクロプロセッサ及
びローカルメモリ２２に置き換えたものであり、このな
め、従来装置にわずかな変更を加えるだけで本発明の装
置を実施できるものである。

第３図において、デュアルポートＲＡＭ２０の一方のポ
ート（ポートＡ）のアドレス久方端子は、ＤＲＡＭＩＯ
のＲＡＭアドレスに接続されており、そのチップセレク
ト端子は、ＤＲＡＭＩＯのＲＡＳ端子に接続されている
。また、データ端子はハイレベルに、Ｒ／Ｗ端子は、ロ
ーレベルに固定されている。

ＣＰＵ等が通常の読み書き動作（通常アクセス動作）を
行う場合、マルチプレクサ１２は、入力Ｂに入力した行
または列のアドレスを出力Ｙに出力する。リフレッシュ
動作の場合には、入力Ａに入力したリフレッシュアドレ
スが出力Ｙに出力される。これらの間の切替えはセレク
ト端子に入力される信号（リフレッシュ許可信号）によ
り行われる。どちらの場合にも、ロウアクセス動作が行
われる場合は、ＲＡＭアドレスに行アドレスが出力され
、同時にＲＡＳ端子が有効（ローレベル）となる。

したがって、この場合に使用した行アドレスと同じアド
レスがデュアルボー）ＲＡＭ２０のポートＡのアドレス
端子に加えられ、そのアドレスのデータが１（通常アク
セス動作ありを表す）となる。

また、マイクロプロセッサ及びローカルメモリ２２は、
デュアルポートＲＡＭ２０のポートＢに接続されており
、ＤＲＡＭＩＯの行アドレスの状態（通常アクセス動作
の有無）をデュアルポートＲＡＭ２０から読み出し、マ
イクロプロセッサ及びローカルメモリ２２のローカルメ
モリに格納する。マイクロプロセッサ及びローカルメモ
リ２２は、また、ローカルメモリに格納されたデータに
基づきＤＲＡＭＩＯのリフレッシュ動作を制御する。

マイクロプロセッサ及びローカルメモリ２２が、リフレ
ッシュ動作を起動する場合、リフレッシュアドレスにリ
フレッシュを行う行アドレスをマルチプレクサ１２の入
力Ａに対して出力し、メモリ制御機構１４に対してリフ
レッシュ要求信号を送り、リフレッシュ動作の起動を要
求する。このとき、メモリ制御機構１４はリフレッシュ
許可信号をマイクロプロセッサ及びローカルメモリ２２
及びマルチプレクサ１４のセレクト端子に送り、これに
よりＲＡＭアドレスにはリフレッシュアドレスが出力さ
れ、同時にＲＡＳ信号が有効となり、リフレッシュが行
われる。

次に、本発明の制御のフローチャートを示す第４図及び
そのフローチャートの主要なステップの詳細を示す第５
Ａ図−第５Ｅ図を参照して、本発明の詳細な説明する。

なお、フローチャートでは、次の記号を使用する。

Ｄｕａｌ［ｉコニデュアルポートＲＡＭのアドレスｉの
内容、Ｌｏｃａｌ　［ｉ、Ｊ］　：二次元配列で示されたロー
カルメモリの内容、即ち、行ｉ、列ｊの内容を示す。

Ｔｒｉ：ＤＲＡＭのリフレッシュ周期、Ｎｒｃ　：　Ｄ
ＲＡＭのリフレッシュサイクル、Ｎｄｖ　：　ＤＤＲ方
法の分割数（Ｎ）。

最初に初期設定を行う（Ｓ　Ｌ　）　、この初期設定は
、第５Ａ図に示すように、Ｄｕａｌの内容をすべて０に
しく５ｌａ）、Ｌｏｃａｌの内容をすべて０にしく５ｌ
ｂ）、ｉに０を入れる（Ｓｌｃ）ことにより行う。

次に、デュアルポートＲＡＭの行ｉのデータをローカル
メモリにコピーする（Ｓ２）。

次に、リフレッシュの判定を行う（Ｓ３）、この判定は
、第５Ｂ図に示すように、結果計算用のＲｅ５ｕｌｔを
Ｏにしく初期化し）（Ｓ３ａ）、ｊに１を入れ（Ｓ３ｂ
）、Ｒｅ５ｕ　１ｔ＋Ｌｏｃａｌ［ｉ、ｊ−１］をＲｅ
５ｕｌｔに入れ（Ｓ３ｃ）、ｊ＋１をｊに入れ（Ｓ３ｄ
）、ｊがＮｄｖよりか小さいか否かを判定しく５３ｅ）
、ｊがＮｄｖを越えるまでステップＳ３ｃ、Ｓ３ｄを繰
り返して、ローカルメモリの内容を次々加えていくこと
により行う。

次に、Ｒｅ５ｕｌｔが０か否か、即ち、行ｉに対するロ
ウアクセス動作がなかったか、を判定する（Ｓ４）。

ロウアクセス動作がなかった場合、行ｉに対するリフレ
ッシュ動作を行う（Ｓ５）。このリフレッシュ動作は、
第５Ｃ図に示すように、リフレッシュアドレスにｉを出
力しく５５ａ）、リフレッシュ要求信号をＯＮにし、即
ち、メモリ制御機構に対してリフレッシュを行うように
要求しく５５ｂ）リフレッシュ動作が終了するまで待つ
（リフレッシュ許可信号がＯＮになり、さらにＯＦＦに
戻るまで待つ（Ｓ５ｃ）ことにより行う。

ロウアクセス動作があった場合には、Ｄｕａｌ［ｉ］に
０を入れる（Ｓ６）。

ステップＳ５またはＳ６が行われた後、ローカルメモリ
の更新を行う（３７）、このローカルメモリの更新は、
第５Ｄ図で示すように、ｊに１を入れ（Ｓ７ａ）、Ｌｏ
ｃａｌ　ｃｉ、Ｎｄｖ−ｊ　−１］をＬｏｃａｌ　［ｉ
、Ｎｄｖ−ｊ］に入れ、即ち、隣のデータをコピーＬ　
（Ｓ７ｂ）、Ｊ＋１をｊに入れ（Ｓ７ｃ）、ｊがＮｄｖ
より小さいか否かを判定し、ｊがＮｄｖを越えるまでス
テップＳ７ｂ、Ｓ７ｃを繰り返すことにより行う。

次に、ｉの更新を行う（Ｓ８）、このｉの更新は、第５
Ｅ図で示すように、ｉ＋１をｉに入れ、即ち、次の行ア
ドレスをセットしく５８ａ）、ｉがＮｄｖより小さいか
否かを判定しく５８ｂ）、小さい場合、復帰し、大きい
場合、０をｉに入れる（Ｓ８ｃ）ことにより行う。

次に、Ｔｒ　ｉ／　（Ｎｒｃ　・Ｎｄｖ）時間待機する
、即ち、１サイクル分の時間待つ（Ｓ９）。

次に、本発明の他のＤＤＲ装置を第６図を参照して説明
する。

第６図のＤＤＲ装置は、第３図のＤＤＲ装置が既存の素
子（デュアルポートＲＡＭ）を１つ用いて実現したのに
対して、シングルショット（ワンショットマルチバイブ
レタ）を用いて実現したものであり、構成は多少複雑に
なるが、制御の動作が比軸的簡単になるように構成した
ものである。

前述したように、第６図の装置は、第３図のデュアルボ
ー）ＲＡＭを２つのデコーダ２４．２８と、これらの間
に接続されたシングルショット２６との組み合わせに置
き換えたものである。このシングルショットは、出力パ
ルス幅が（Ｎ−１）Ｔ　ｒ　ｉ　／　Ｎ　ｄ　ｖとなる
ように調整する必要がある。

また、このシングルショットはリトリガブル（再トリガ
可能）なものである必要がある。この場合、シングルシ
ョット２６の出力がロウアクセス動作の状況を示す、即
ち、あるシングルショットの出力が０であるということ
は、過去の（Ｎ−１）Ｔ　ｒ　ｉ　／　Ｎ　ｄ　ｖの間
にロウ行アクセス動作が一度も起こらなかったことを示
す０才な、１であることは、過去の（Ｎ−１）　・Ｔｒ
　ｉ／Ｎｄｖの間にロウアクセス動作が起こったことを
示す。

したがって、ＭＰＵ及びローカルメモリは、このシング
ルショットの出力をポートＢ（デコーダのポートＢ）か
ら読み出すことでリフレッシュ動作を行うべきか否かの
判定が簡単にできる。

このように構成したＤＤＲ装置の制御のフローチャート
を第６図及び第７図（第６図の初期設定の詳細を示す）
を参照して次に説明する。

最初に初期設定を行う（ＳＩＯ）、この初期設定は、第
７図に示すように、Ｄｕａｌの内容をすべて０にしく５
１０ａ）、ｉに０を入れる（Ｓｌ　０ｂ）ことにより行
う。

次に、Ｄｕａｌ［ｉ］が０か否かを判定する（Ｓｌｌ）
。

Ｄｕａｌ［ｉ］がＯのとき、行ｉのリフレッシュ動作を
行う（Ｓ１２）。

１）ｕａｌ［ｉ］がＯでないとき、または、行ｉのリフ
レッシュ動作を行った後、ｉの更新を行う（３１３）。

次に、Ｔ　ｒ　ｉ　／　Ｎ　ｒ　ｃ　−Ｎ　ｄ　ｖ時間
待機する（Ｓ１４）。

なお、行ｉのリフレッシュ及びｉの更新は第４Ｃ図及び
第４Ｅ図と同じであるので省略する。

第７図、第８図に示したフローチャートは、非常に単純
であり、ローカルメモリも使用しないことから、マイク
ロプロセッサを用いなくても、ＴＴＬ素子数個で構成で
きる。

（発明の効果）以上詳細に説明したように、本発明は、リフレッシュ周
期をＮ分割し、そのＮ分割した各期間内で通常アクセス
動作があったか否かを判定し、その結果により、リフレ
ッシュ動作を遅延させ、または、省略できるので、リフ
レッシュ動作にかかる時間を節約でき、システム全体の
効率を高めることができる。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、本発明のＤＤＲ方法及び装置
の原理を説明するための説明図である。第２Ａ図及び第２Ｂ図は、最も単純な場合の本発明の詳
細な説明するための説明図である。第３図は、本発明のＤＤＲ装置の１実施例を示す概略ブ
ロック図である。第４図は、第３図のＤＤＲ装置の制御の主要部を示すフ
ローチャートである。第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図及び第５Ｅ図
は、第４図のステップの詳細を示すフローチャートであ
る。第６図は、本発明のＤＤＲ装置のデュアルポートＲＡＭ
の他の実施例を示す概略ブロック図である。第７図は、第６図のＤＤＲ装置の制御の主要部を示すフ
ローチャートである。第８図は、第７図のステップの詳細を示すフローチャー
トである。第９Ａ図及び第９Ｂ図は、従来のリフレッシュ動作を説
明するための説明図である。第１０図は、従来の装置を示す概略ブロック図である。１０・・・ＤＲＡＭ、１２・・・マルチプレクサ、１４・・・メモリ制御機構、２０・・・デュアルポートＲＡＭ、２２・・・マイクロプロセッサ及びローカルメモリ、２
４．２８・・・デコーダ、２６・・・シングルショット。第　ＩＡ　図第１８図第２Ａ図第Ｂ図第図ＲＡＭ第９Ａ図第Ｂ図第０図ＲＡＭ

Claims

【特許請求の範囲】

（１）動的ダイナミックＲＡＭリフレッシュ方法におい
て、リフレッシュ周期をＮ（Ｎは２以上の整数）分割した時
間以下の時間を単位時間とし、ＤＲＡＭのメモリセルの行列の個別の行について単位時
間毎にその行に対してロウアクセス動作が行われたか否
かを監視し、ロウアクセス動作が行われなかつた単位時間がＮ−１回
連続した場合にだけ、その直後の単位時間の最初にリフ
レッシュ動作を行う、ことを特徴とする動的ダイナミックＲＡＭリフレッシュ
方法。
（２）動的ダイナミックＲＡＭリフレッシュ方法におい
て、リフレッシュ周期をＮ（Ｎは２以上の整数）分割した時
間以下の時間を単位時間とした場合の少なくともＮ−１
個のＤＲＡＭの各行アドレスのデータをローカルメモリ
に格納し、ローカルメモリのある行アドレスのＮ−１個のデータを
チェックしてリフレッシュ動作をすべきか否かを判定し
、リフレッシュ動作をすべきと判定した場合、その直後の
単位時間の最初にリフレッシュ動作を行い、次のチェックに備えてローカルメモリを最新の少なくと
もＮ−１個のデータになるように更新し、次のチェックに備えて行アドレスを次の行アドレスに更
新し、行の１サイクル分待機する、ことを特徴とする動的ダイナミックＲＡＭリフレッシュ
方法。
（３）動的ダイナミックＲＡＭリフレッシュ方法におい
て、ＤＲＡＭの各行アドレスに対して出力パルス幅が（Ｎ−
１）Ｔｒｉ／Ｎｄｖを持ち、１サイクル毎にリトリガブ
ルなシングルショットを設け、ここで、Ｎは２以上の整
数であり、Ｔｒｉはリフレッシュ周期であり、Ｎｄｖは
分割数、即ち、Ｎであり、ＤＲＡＭのある行に対するシングルショットの出力パル
スを判定し、リフレッシュ動作をすべきと判定した場合、その直後に
リフレッシュ動作を行い、次のチェックに備えて行アドレスを次の行アドレスに更
新し、行の１サイクル分待機する、ことを特徴とする動的ダイナミックＲＡＭリフレッシュ
方法。
（４）動的ダイナミックＲＡＭリフレッシュ装置におい
て、ＤＲＡＭの各行アドレスに対するロウアクセス動作を監
視するロウアクセス監視機構と、ＤＲＡＭの各行アドレ
スに対するロウアクセス動作の発生の有無を、リフレッ
シュ周期をＮ（Ｎは２以上の整数）分割した時間以下の
時間を単位時間とした単位時間毎に記憶するロウアドレ
ス記憶機構と、前記ロウアドレス記憶機構に格納した各行アドレスのデ
ータに基づいてリフレッシュを行うか否かを判定してリ
フレッシュ動作を制御するリフレッシュ制御機構と、を
有することを特徴とする動的ダイナミックＲＡＭリフレッシュ
装置。
（５）請求項４記載の動的ダイナミックＲＡＭリフレッ
シュ装置において、ロウアクセス監視機構としてデュア
ルポートＲＡＭを用いる、ことを特徴とする動的ダイナ
ミックＲＡＭリフレッシュ装置。
（６）請求項４記載の動的ダイナミックＲＡＭリフレッ
シュ装置において、ロウアクセス監視機構とロウアドレ
ス記憶機構とを兼ねた機構としてシングルショットのよ
うな時定数を持つ素子で構成したデュアルポートＲＡＭ
を用いる、ことを特徴とする動的ダイナミックＲＡＭリ
フレッシュ装置。
（７）請求項４記載の動的ダイナミックＲＡＭリフレッ
シュ装置において、リフレッシュ制御機構としてマイク
ロプロセッサを用いる、ことを特徴とする動的ダイナミ
ックＲＡＭリフレッシュ装置。
（８）請求項７記載の動的ダイナミックＲＡＭリフレッ
シュ装置において、ロウアドレス記憶機構としてマイク
ロプロセッサのローカルメモリを用いる、ことを特徴と
する動的ダイナミックＲＡＭリフレッシュ装置。
（９）動的ダイナミックＲＡＭリフレッシュ装置におい
て、ＤＲＡＭの各行アドレスに接続されて各行アドレスのロ
ウアクセス動作を監視するためのデータが入力される入
力ポートと、入力ポートと同一のデータを出力する出力
ポートと、を持つデュアルポートＲＡＭと、前記デュアルポートＲＡＭの出力ポートに接続されてＤ
ＲＡＭの各行アドレスのリフレッシュ周期をＮ（Ｎは２
以上の整数）分割した時間以下の時間を単位時間とし少
なくともＮ−１個の各行アドレスのデータを前記デュア
ルポートＲＡＭの出力ポートを介して記憶しかつ各行ア
ドレスのＮ−１個のデータからリフレッシュ動作を行う
か否かを判定するマイクロプロセッサ及びローカルメモ
リと、前記ＤＲＡＭと前記ＭＰＵ及びローカルメモリとに接続
され、リフレッシュ動作を行うべきであると判定した場
合、判定時の直後の単位時間の最初にリフレッシュ動作
を行うメモリ制御機構と、を有することを特徴とする動的ダイナミックＲＡＭリフ
レッシュ装置。
（１０）動的ダイナミックＲＡＭリフレッシュ装置にお
いて、ＤＲＡＭの各行アドレスに接続されて各行アドレスのロ
ウアクセス動作を監視するためのデータが入力される入
力ポートと、入力ポートと同一のデータを出力する出力
ポートと、を持つデュアルポートＲＡＭを有し、前記デュアルポートＲＡＭは、ＤＲＡＭの各行アドレス
に対して出力パルス幅が（Ｎ−１）Ｔｒｉ／Ｎｄｖを持
ち、かつ１サイクル毎にリトリガブルなシングルショッ
トを有し、ここで、Ｎは２以上の整数であり、Ｔｒｉは
リフレッシュ周期であり、Ｎｄｖは分割数、即ち、Ｎで
あり、ＤＲＡＭのある行に対するシングルショットの出力パル
スを判定し、リフレッシュ動作をすべきと判定した場合
、その直後にリフレッシュ動作を行う制御装置を有する
、ことを特徴とする動的ダイナミックＲＡＭリフレッシュ
装置。